JPH02278596A

JPH02278596A - 半導体記憶装置

Info

Publication number: JPH02278596A
Application number: JP1098463A
Authority: JP
Inventors: Nobuo Shishikura; 宍倉　伸夫
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-04-18
Filing date: 1989-04-18
Publication date: 1990-11-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は一般に半導体記憶装置に関し、特に電気的に書
き換え可能な不揮発性半導体記憶装置に関する。

（従来の技術）第２図は、−膜内な電気的に書換え可能な半導体記憶装
置のメモリセルの構造を示したものである。このメモリ
セルにはフローティングゲート１０３を備えたＭＯＳ）
ランジスタが用いられ、これに対するデータの書き換え
作業は、コントロールゲート１０１又はドレイン１０２
の一方に書き換え電圧と呼ばれる高電圧を印加し、他方
にＯＶの電圧を印加することにより行われる。即ち、例
えばコントロールゲー１−１０１に書き換え電圧が、ド
レイン１０２にＯｖが印加されることにより既に蓄積・
保存されているデータの消去が実行され、次にドレイン
１０２に書き換え電圧が、コントロールゲート１０１に
ＯＶが印加されることにより新たなデータの書き込みが
実行される。

このようなメモリセルを有する従来の電気的に書き換え
可能な半導体記憶装置の一般的構成を第３図に示す。同
図においてアドレス入力回路３４は、アドレス入力端子
１，２から夫々入力されるアドレス信号ＡＯ，Ａｌを受
けてアドレス信号ＡＯＯ，ＡＩＯを夫々アドレスデコー
ダ５に出力する。アドレスデコーダ５は、アドレス入力
回路３．４から出力されたアドレス信号ＡＯＯＡＩＯを
受けてこれをデコードし、メモリセル領域１６内に配設
されているアトレイラインＸ０ＸＩ　　Ｘ２　　Ｘ３の
１つを選択する。制御回路１０は、御端子１１，１２．
１３に夫々加えられる書き込み信号Ｗ１消去信号Ｅ或い
は読み出し信号Ｒに従ってメモリセルＭＯＯ〜Ｍ３３の
書き込み、消去又は読み出しを実行する。書き込み時に
は、データＤＯ，Ｄ２．Ｄ３がデータ出力端子６゜７．
８．９からデータ入出力回路］５を介してメモリセルＭ
ＯＯ〜Ｍ３Ｂへ与えられ、読み出し時には、これと逆方
向にデータが読み出される。デ夕の消去及び書き込み（
書き換え）時には、制御回路１０には端子１４から書き
換え電圧■ｐｐか供給される。

この従来の装置における書き換え動作は次のようにして
行われる。まず、消去信号Ｅのレベル“１”により、消
去ラインＺに書き換え電圧■ｐｐが、データラインＤｏ
−Ｄ３１にＯＶが出力される。これにより、デコーダ５
により選択されているアドレスライン、例えばＸＯに属
するメモリセルＭ００〜Ｍ３０のコントロールゲート及
びドレインに、トランジスタ（セレクトゲーム）ＴＲ２
゜ＴＲＩを介して夫々書き換え電圧■ｐｐ′＆びＯＶか
印加され、それらメモリセルのデータが消去される。次
いで、書き込み信号Ｗのレベル“１“により、消去ライ
ンＺにＯＶが出力され、またデータラインＤＯ］〜Ｄ３
１のうち入力データＤＯ〜Ｄ３のレベルが“０”のライ
ンに０■が、“１“のラインに書き換え電圧Ｖ　が出力
される。デコｐダ５により選択されているアドレスライン、例えばＸＯ
に属するメモリセルＭＯＯ〜Ｍ３０にデ＝　４ −タＤＯ〜Ｄ３が書き込まれる。

（発明が解決しようとする課題）上述したように、従来の電気的にデータの書き換えが可
能な不揮発性半導体記憶装置においては、データの書き
換え作業は、書き込みデータの論理値に関らず、まず書
き換えを行うアドレスに対応する全部のメモリセルに対
してデータ消去を実行し、次いで前記書き込みデータの
論理値に応じて特定の論理値（例えば“１″）を書き込
むべきメモリセルに対して書き込みを実行するという順
序でなされる。つまり、データの消去と書込みとが必ず
別々の時間になされる。その上、データの消去に用する
時間及び書き込みに要する時間はいずれも、数ミリ秒の
オーダという他種の半導体記憶装置におけるそれよりも
長い時間を必要とする。

そのため、データ書き換え作業全体に要する時間が大変
に長いという欠点がある。また、データ消去動作及びデ
ータ書き込み動作を別々の時間に実行するため、その処
理作業が面倒であるという欠点もある。更には、メモリ
セルに対して高電圧の書き換え電圧が印加される時間が
長い上に、印加される回数も多いので、メモリセルの劣
化が早く寿命が短いという問題点もある。

従って本発明の目的は、電気的に書き換え可能な不揮発
性半導体記憶装置において、データの書き換え作業に要
する時間を従来装置より大幅に短縮するとともに、デー
タの書き換え作業に伴う処理作業も簡単化し、且つメモ
リセルの寿命も大巾に延長することにある。

〔発明の構成〕

（課題を解決するだめの手段）上記目的を達成するため、本発明は、電気的に書き換え
可能な複数の不揮発性メモリセルと、各メモリセル毎に
個別にデータの消去又は書き込みを実行できるように各
メモリセルに接続された制御回路とを有し、この制御回
路は、複数のメモリセルに保持されたデータの書き換え
を行う場合、複数の一連の論理値から成る入力データの
各論理値に応じて、各メモリセル毎にデータの消去又は
書き込みのいずれか一方の動作を選択して、それら選択
した動作を複数のメモリセルに対し同時に実行するよう
に構成されている半導体記憶装置を提供する。

（作　用）本発明に従う半導体記憶装置によれば、電気的に書き換
え可能な不揮発性メモリセルにデータの書き換えを行な
うに当り、入力データの各論理値に応じて、各メモリセ
ル毎にそのメモリセルに記憶されているデータの消去又
は前記メモリセルに対するデータの書き込みのいずれか
の動作か選択される。つまり、第１の論理値（例えば“
０”）が書き込まれるメモリセルに対しては消去が選択
され、第２の論理値（例えば“１“）が書き込まれるメ
モリセルに対しては書き込みが選択される。

そして、それら複数のメモリセルに対して同時に、選択
された消去又は書き換え作業が終了する。

（実施例）以下、図面により本発明の一実施例について説明する。

第１図は、本発明に従う半導体記憶装置の一実施例の構
成を示したものである。本実施例は、説明の都合上、記
憶容量が１６ビツトでメモリ構成が４語×４ビットの構
成のものとする。

第１図を参照して、本実施例は、アドレス入力回路３，
４、アドレスデコーダ５、記憶素子領域１７、制御回路
１８及びデータ入出力回路１５等を具備する。アドレス
入力回路３，４は、夫々アドレス入力端子１，２を介し
て与えられる信号ＡＯ，ＡＩを受けてアドレス信号ＡＯ
Ｏ，ＡＩＯをアドレスデコーダ５に出力する。アドレス
デコーダ５は、アドレス入力回路３，４から出力された
アドレス信号ＡＯＯ，ＡＩＯをデコードし、メモリセル
領域１７内に配設されているアドレスラインＸＯ，ＸＩ
、Ｘ２，３の一つを選択する。

メモリセル領域１７には、メモリセルＭ００゜ＭＯＩ、
ＭＯ２，ＭＯ３，ＭＩＯ，Ｍｌｌ。

Ｍ１２．Ｍ］、３．Ｍ２Ｏ，Ｍ２１．Ｍ２２゜Ｍ２３．
Ｍ２Ｏ，Ｍ３］、、ＭＢ２．ＭＢ２がマトリクス状に配
置され、図上横方向に配列された４個のメモリセル（例
えば、ＭＯＯ，ＭＩＯ。

Ｍ２Ｏ，Ｍ２Ｏ）のコントロールゲートは、同じアドレ
スライン（例えば、ＸＯ）にゲートが接続されたトラン
ジスタ（セレクトゲート）ＴＲ２を介して、データ消去
ラインＤＯＯ，ＤＩＯ。

Ｄ２０．Ｄ３０に接続されている。また、それら４個の
メモリセル（ＭＯＯ，ＭＩＯ，Ｍ２Ｏ。

Ｍ２Ｏ）のドレインは、同じアドレスライン（ＸＯ）に
ゲートが接続されたセレクトゲートＴＲＩを介して、デ
ータ書き込みラインＤＯＩＤｌｌ、Ｄ２１．Ｄ３１に接
続されている。

また、図上縦方向に配列された４個のメモリセル（例え
ば、ＭＯＯ，ＭＯＩ、ＭＯ２，ＭＯ３）のコントロール
ゲートは、セレクトゲー１−ＴＲ２を介して同じデータ
消去ライン（例えば、Ｄｏｏ）に接続され、ドレインは
セレクトケ−１−ＴＲＩを介して同じデータ書き込みラ
イン（例えば、Ｄｏｌ）に接続されている。

４本のデータ消去ラインＤＯＯ，Ｄ１．Ｏ。

Ｄ２０．Ｄ３０及び４本のデータ書き込みラインＤＯＩ
、ＤＩ、２１．Ｄ３１は制御回路１８に接続されている
。全メモリセルＭＯＯ〜Ｍ３３のソースは接地されてい
る。

データ入出力回路１５は、データ入出力端子６゜７．８
．９をから与えられる４ビツトのデータＤｏ、ＤＩ、Ｄ
２．Ｄ３を制御回路１８に出力し、また制御回路１８に
よってメモリセル領域］７から読み出された４ビツトデ
ータをデータ入出力端子６．　７．８．　９に出力する
。このデータ入出力回路１５には、例えばバッファ回路
やラッチ回路が使用される。

制御回路１８は、メモリセル領域１７に対するデータ読
み出し動作、データ消去動作およびデータ書き込み動作
を実行するためのもので、書き換え制御端子１９、読み
出し制御端子２ｏ及び書き換え電圧入力端子２１を有し
、制御端子１９゜２０に加えられる電圧Ｅ／Ｗ、Ｈによ
り動作が選択される。この制御回路１８は、前述したよ
うにデータ消去ラインＤＯＯ〜Ｄ３０及びデータ書き込
みラインＤ０１〜Ｄ３１を介して各メモリセルＭＯＯ−
Ｍ３３のコントロールケ−１・及びドレインに接続され
ている。

制御回路１８は、制御端子１９に加えられる書き換え信
号Ｅ／Ｗのレベル“１”により書き換え動作を行ない、
制御端子２０に加えられる読み出し信号Ｒのレベル“１
”により読み出し動作を行なう。ここで、同じアドレス
に属するメモリセル、例えばＭＯＯ，ＭＩＯ，Ｍ２Ｏ，
Ｍ２Ｏに着目すると、それらは夫々穴なるデータ消去ラ
インＤＯＯ〜Ｄ３０及び異なるデータ書き込みラインＤ
０１〜Ｄ３１に接続されている。制御回路１８は、書き
換え動作において、各メモリセル毎に、それに接続され
ているデータ消去ラインとデータ書き込みラインのいず
れに書き換え電圧Ｖ　或いｐはＯＶを加えるかを選択する。これによって、各メモリ
セル毎にデータ消去又は書き込みの一方の動作が選択さ
れる。この時、書き換え電圧■　はｐ書き換え電圧入力端子２１から制御回路１８に供給され
る。

第４図は、制御回路１８の一回路例を示す。

ここでは入出力データの１ビツト目Ｄｏに対応する部分
のみ図示されており、同様の回路が残りの３ビツトＤ１
〜Ｄ３についても設けられている。

同図において、データ書き込み時には、データ入出力回
路１５から入力されたデータＤｏがインバータ３０によ
り反転されて選択信号ｆ００として第１出力切換回路３
１に加えられ、かつ反転されずにそのまま選択信号ｆＯ
］として第２出力切換回路３２に加えられる。これら出
力切換回路３１．３２は供に、書き換え信号Ｅ／Ｗ、読
み出し信号Ｒ及び書ぎ換え電圧Ｖ　の供給を受け、書ｐき換え信号Ｅ／Ｗ及び読み出し信号Ｒによってその状態
が制御される。また、第１出力切換回路３１の出力はデ
ータ消去ラインＤＯＯに、第２出力切換回路３２の出力
はデータ書き込みラインＤ０１に接続されている。書き
込み時は書き換え信号Ｅ／Ｗは“１″であり、これによ
り出力切換回路３１．３２は出力状態にされる。この時
、書き換え電圧Ｖｐ−はＯＶのいずれを出力するかの選
択が選択信号ｆ００．ｆ０１によりなされる。

つまり、選択信号ｆｏｅ、ｆｏ１が“１″の時は］１書き換え電圧Ｖ　が、また“０”の時はＯＶが選ｐ択される。従って、入力データＤＯか“０”の時、デー
タ消去ラインＤ○０には書き換え電圧Ｖ　がｐ出力され、データ書き込みラインＤＯＩにはＯＶが出力
される。入力データＤＯが“１”の時はこの逆となる。

データ書き換えラインＤＯＩは、続出回路３３の入力端
とも接続されている。この続出回路３３は書き換え信号
Ｅ／Ｗ及び読み出し信号Ｒにより制御され、データ書き
込み時には書き換え信号Ｅ／Ｗの“１″によってハイイ
ンピーダンス状態にされる。よって、データ書き換えラ
インＤＯ］の状態に影響を与えない。

データ読出し時には、読み出し信号Ｒが１”となる。こ
れにより第１出力切換回路３１は読み出し電圧ＶＲを出
力する状態に、第２出力切換回路３２はハイインピーダ
ンス状態に、また読出回路３３は読出し状態にされる。

従って、選択されたメモリセル内のデータＤｏがデータ
書き換えラインＤＯＩに出力され、読出回路３３を通じ
てデータ人出回路１らへ読み出される。

上述した制御回路１８における信号の人出力の関係を表
１に示す。

表１Ｖ　：書きかえ電圧ｐ ■Ｒ：続出し時のコントロールゲートの電圧又比較のた
めに、第２図に示す従来の制御回路１０の入出力関係を
表２に示す。

表２（単位二Ｖ）Ｖ　−書き換え電圧ｐ ■Ｒ：読出し時のコントロールゲートの電圧表１、表２
を比較対照して明らかなように、従来の半導体記憶装置
においては、データの書き換え動作を実行する場合には
、書き込みデータたる入力データＤｎ　（ｎ＝０〜３）
の論理値に関らず、まず書き換え動作を実行するアドレ
スに対応する全部のメモリセルに対してこれらメモリセ
ルに記憶されているデータの消去を実行し、次いて人力
データＤｎ　（ｎ＝０〜３）の論理値に応じて、“１”
　（負論理の場合は“０”）を書き込むべきメモリセル
に対して書き込みを実行するようになっている。

これに対して、本実施例においては、表１に示すように
、データの書き換え動作を実行する場合（Ｅ／Ｗ＝１の
場合）には、入力データＤｎ　（ｎ＝０〜３）の論理値
に応じて、論理値“０“　（負論理の場合は“１″）を
書き込むべきメモリセルにはコントロールゲートに書き
換え電圧Ｖ　か、ｐドレインに電圧ＯＶが印加されて消去が実行され、論理
値“１“　（負論理の場合は“０”）を書き込むべきメ
モリセルにはコントロールゲートに電圧Ｏ■が、ドレイ
ンに書き換え電圧■ｐｐが印加されて書き込みが実行さ
れる。即ち、書き込むべきデータの論理値に応じて各メ
モリ毎にデータ消去動作又はデータ書き込み動作の一方
が選択され、それら選択された動作が全メモリセルにつ
いて同時に実行される。従って、１回の動作で書き換え
が可能となり、従来のようにデータ消去動作とブタ書き
込み動作の２回の動作を行う場合と比較して、データ書
き換えに要する時間を約半分に減少させることができる
と共に、データ書き換えに要する処理作業も半減し、更
には高電圧の印加回数も減るため各メモリセルの寿命を
延長させることが可能となる。

〔発明の効果〕

以上説明したように、本発明によれば、電気的に書き換
え可能な不揮発性メモリセルにおけるデータの書き換え
を行なうに当たって、入力データの論理値に応じて各メ
モリセル毎にデータ消去又は書き込みのいずれかを選択
して、それらを全メモリセルについて同時に実行するよ
うにしたので、データの書き換え作業に要する時間が大
幅に短縮するとともに、データの書き換え作業に伴う処
理作業も減少し且つメモリセルの寿命も延びるという効
果が得られる。

【図面の簡単な説明】

第１図は本発明に従う半導体記憶装置の一実施例の回路
構成図、第２図は電気的に書き換え可能な半導体記憶装
置に一般的に使用されているメモリセルの構成を示す図
、第３図は従来技術に従う半導体記憶装置の回路構成図
、第４図は第１図の実施例の制御回路のブロック図であ
る。１５・・・データ入出力回路、１８・・・制御回路、３
０・・・インバータ、３１・・・第１出力切換回路、３
２・・・第２出力切換回路、３３・・・続出回路、ＭＯ
Ｏ，ＭＯＩ、ＭＯ２，ＭＯ３，ＭＩＯ。Ｍｌｌ、Ｍ１２．Ｍ１３．Ｍ２Ｏ０，Ｍ２１゜Ｍ２２．
Ｍ２３．Ｍ２Ｏ，ＭＢ２．ＭＢ２；ＭＢ２・・・電気的
に書き換え可能な不揮発性半導体メモリセル、ＤＯ，Ｄ
Ｉ、Ｄ２．Ｄ３・・・入力データ、ＤＯＯ，Ｄｌ、Ｏ，
Ｄ２０．Ｄ３０・・・データ消去ライン、ＤＯＩ、Ｄｌ
ｌ、Ｄ２１．、Ｄ３１・・・データ書き込みライン。出願人代理人　　佐　　藤　　−雄

Claims

【特許請求の範囲】

電気的に書き換え可能な複数の不揮発性メモリセルと、
前記各メモリセル毎にデータの消去又は書き込みを選択
的に実行できるように前記各メモリセルに接続された制
御回路とを有し、この制御回路は、前記複数のメモリセ
ルに保持されたデータを書き換える場合、複数の一連の
論理値から成る入力データの各論理値に応じて、前記各
メモリセル毎にデータの消去又は書き込みのいずれか一
方の動作を選択し、これら選択した動作を前記複数のメ
モリセルについて同時に実行するように構成されている
半導体記憶装置。