JPH04256088A - Ｉｃメモリカードシステム - Google Patents
ＩｃメモリカードシステムInfo
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- JPH04256088A JPH04256088A JP3036539A JP3653991A JPH04256088A JP H04256088 A JPH04256088 A JP H04256088A JP 3036539 A JP3036539 A JP 3036539A JP 3653991 A JP3653991 A JP 3653991A JP H04256088 A JPH04256088 A JP H04256088A
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- JP
- Japan
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- data
- memory card
- signal
- erase
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- 238000006243 chemical reaction Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 4
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- 230000003213 activating effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 206010048669 Terminal state Diseases 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/102—External programming circuits, e.g. EPROM programmers; In-circuit programming or reprogramming; EPROM emulators
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、たとえば画像データな
どのデータを記録するためのＩＣメモリカードシステム
に関する。
どのデータを記録するためのＩＣメモリカードシステム
に関する。
【０００２】
【従来の技術】近年、たとえば、ディジタル電子スチル
カメラにおいては、撮像した画像を表わす画像データを
記録する媒体として半導体メモリを用いたＩＣメモリカ
ードが使用されるようになってきた。
カメラにおいては、撮像した画像を表わす画像データを
記録する媒体として半導体メモリを用いたＩＣメモリカ
ードが使用されるようになってきた。
【０００３】このようなＩＣメモリカードとしては、Ｓ
ＲＡＭ（スタティックＲＡＭ）が多く適用されているが
、最近では主として経済性の点からＥＥＰＲＯＭ（電気
的に消去および再書込可能なメモリ） を用いる傾向も
ある。このため、ディジタル電子スチルカメラシステム
としては、ＩＣメモリカードに対するインタフェースが
ＳＲＡＭおよびＥＥＰＲＯＭの双方に互換性があること
が望ましい。
ＲＡＭ（スタティックＲＡＭ）が多く適用されているが
、最近では主として経済性の点からＥＥＰＲＯＭ（電気
的に消去および再書込可能なメモリ） を用いる傾向も
ある。このため、ディジタル電子スチルカメラシステム
としては、ＩＣメモリカードに対するインタフェースが
ＳＲＡＭおよびＥＥＰＲＯＭの双方に互換性があること
が望ましい。
【０００４】従来、ＳＲＡＭを用いたＩＣメモリカード
システムの場合に、たとえばＩＣメモリカードに入出力
するデータバスが８ビットの並列転送バスの場合、その
コネクタには、８端子（Ｄ０ 〜Ｄ７） が使用される
。これらの８端子には、メモリチップに読み出しまたは
書き込まれるデータのみならず、その記憶位置を指定す
るアドレスも供給される。
システムの場合に、たとえばＩＣメモリカードに入出力
するデータバスが８ビットの並列転送バスの場合、その
コネクタには、８端子（Ｄ０ 〜Ｄ７） が使用される
。これらの８端子には、メモリチップに読み出しまたは
書き込まれるデータのみならず、その記憶位置を指定す
るアドレスも供給される。
【０００５】これらデータとアドレスとの区別は、別な
２つのステート端子（Ａ０，Ａ１） の論理状態で指定
される。 メモリチップの記憶領域を指定するアドレスが複数バイ
トで構成される場合、これら２つのステート端子の論理
状態の組合せでそれらのバイトが指定される。
２つのステート端子（Ａ０，Ａ１） の論理状態で指定
される。 メモリチップの記憶領域を指定するアドレスが複数バイ
トで構成される場合、これら２つのステート端子の論理
状態の組合せでそれらのバイトが指定される。
【０００６】たとえば、６４Ｋｂｙｔｅ を越える記憶
容量を有するＳＲＡＭを用いたＩＣメモリカードの場合
は、アドレスが３バイトにて構成されている。この場合
、２つのステート端子Ａ０，Ａ１ が共に低レベル「Ｌ
Ｌ」の場合に下位バイトのアドレスの読み込み、「ＨＬ
」の場合に中位バイトのアドレスの読み込み、「ＬＨ」
の場合に上位バイトのアドレスの読み込み、さらに、ス
テート端子の状態が「ＨＨ」の場合にデータの読み込み
または書き込みを示すようになっていた。
容量を有するＳＲＡＭを用いたＩＣメモリカードの場合
は、アドレスが３バイトにて構成されている。この場合
、２つのステート端子Ａ０，Ａ１ が共に低レベル「Ｌ
Ｌ」の場合に下位バイトのアドレスの読み込み、「ＨＬ
」の場合に中位バイトのアドレスの読み込み、「ＬＨ」
の場合に上位バイトのアドレスの読み込み、さらに、ス
テート端子の状態が「ＨＨ」の場合にデータの読み込み
または書き込みを示すようになっていた。
【０００７】このデータの書き込みおよび読み出しの区
別は、別に設けられたリード端子およびライト端子の論
理状態にて指定される。たとえばリード端子が高レベル
「Ｈ」 となったときにデータの読み込み、ライト端子
が高レベル「Ｈ」 となったときにデータの書き込みが
行なわれる。このようにＳＲＡＭを用いたＩＣメモリカ
ードのコネクタには、データおよびアドレスを入出力す
るためのデータ端子と、これらの区別を行なうためのス
テート端子と、読み込みまたは書き込みの区別を行なう
ためのリード端子およびライト端子とを備えてこれらの
端子に供給されるカメラ側からの制御信号に基づいてデ
ータの書き込みおよび読み出しを行なっていた。
別は、別に設けられたリード端子およびライト端子の論
理状態にて指定される。たとえばリード端子が高レベル
「Ｈ」 となったときにデータの読み込み、ライト端子
が高レベル「Ｈ」 となったときにデータの書き込みが
行なわれる。このようにＳＲＡＭを用いたＩＣメモリカ
ードのコネクタには、データおよびアドレスを入出力す
るためのデータ端子と、これらの区別を行なうためのス
テート端子と、読み込みまたは書き込みの区別を行なう
ためのリード端子およびライト端子とを備えてこれらの
端子に供給されるカメラ側からの制御信号に基づいてデ
ータの書き込みおよび読み出しを行なっていた。
【０００８】ところで、ＥＥＰＲＯＭにおいては、デー
タの書き換え時にそのデータを書き込もうとするアドレ
スに前回のデータが格納されている場合、この前回のデ
ータを消去した後でなければ、次のデータを書き込めな
い。この消去電圧および書き込み電圧として、５Ｖの論
理電圧Ｖｃｃ の他に１２Ｖ のプログラム電圧Ｖｐｐ
が必要であった。また、ＥＥＰＲＯＭを用いたＩＣメ
モリカードは、ＳＲＡＭを用いたものと異なる動作を行
なうので、たとえば消去動作、ベリファイ動作などを行
なうので、これらの動作中にカメラ側からの制御信号お
よびデータの送出を一時停止させるために、カード側か
らホスト側に処理中であることを示す指示信号を送出す
る必要があった。
タの書き換え時にそのデータを書き込もうとするアドレ
スに前回のデータが格納されている場合、この前回のデ
ータを消去した後でなければ、次のデータを書き込めな
い。この消去電圧および書き込み電圧として、５Ｖの論
理電圧Ｖｃｃ の他に１２Ｖ のプログラム電圧Ｖｐｐ
が必要であった。また、ＥＥＰＲＯＭを用いたＩＣメ
モリカードは、ＳＲＡＭを用いたものと異なる動作を行
なうので、たとえば消去動作、ベリファイ動作などを行
なうので、これらの動作中にカメラ側からの制御信号お
よびデータの送出を一時停止させるために、カード側か
らホスト側に処理中であることを示す指示信号を送出す
る必要があった。
【０００９】これらプログラム電圧端子およびカード側
指示端子を備えたものとして、日本電子工業振興協会（
ＪＥＩＤＡ） のＩＣメモリカードラインにて提案され
ているＩ／Ｏ バス方式があった。
指示端子を備えたものとして、日本電子工業振興協会（
ＪＥＩＤＡ） のＩＣメモリカードラインにて提案され
ているＩ／Ｏ バス方式があった。
【００１０】
【発明が解決しようとする課題】しかしながら、上記Ｉ
／Ｏ バス方式のＥＥＰＲＯＭを用いたＩＣメモリカー
ドでは、消去動作の判断および消去信号の生成等をカー
ド内部にて行なわなければならなかった。このため、従
来のＩ／Ｏ バス方式におけるＥＥＰＲＯＭを用いたＩ
Ｃメモリカードは、ＳＲＡＭを用いたＩＣメモリカ−ド
に比べてその制御部の構成が複雑となり、また、その動
作も遅くなるという欠点があった。
／Ｏ バス方式のＥＥＰＲＯＭを用いたＩＣメモリカー
ドでは、消去動作の判断および消去信号の生成等をカー
ド内部にて行なわなければならなかった。このため、従
来のＩ／Ｏ バス方式におけるＥＥＰＲＯＭを用いたＩ
Ｃメモリカードは、ＳＲＡＭを用いたＩＣメモリカ−ド
に比べてその制御部の構成が複雑となり、また、その動
作も遅くなるという欠点があった。
【００１１】本発明はこのような従来技術の欠点を解消
し、ホスト装置にＳＲＡＭおよびＥＥＰＲＯＭを用いた
ＩＣメモリカードを共通に用いることができ、かつＥＥ
ＰＲＯＭを用いたカードの内部構成を簡略化することが
でき、さらに処理動作の迅速化を図ったＩＣメモリカー
ドシステムを提供することを目的とする。
し、ホスト装置にＳＲＡＭおよびＥＥＰＲＯＭを用いた
ＩＣメモリカードを共通に用いることができ、かつＥＥ
ＰＲＯＭを用いたカードの内部構成を簡略化することが
でき、さらに処理動作の迅速化を図ったＩＣメモリカー
ドシステムを提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明によるＩＣメモリ
カードシステムは、上記課題を解決するために、データ
記録媒体としてＳＲＡＭまたはＥＥＰＲＯＭを内蔵した
ＩＣメモリカードをホスト装置に着脱自在に構成したＩ
Ｃメモリカードシステムにおいて、ＩＣメモリカードと
ホスト装置との間のコネクタに、データおよびアドレス
を転送するためのバスが接続される複数のデータアドレ
ス共通端子と、このデータアドレス共通端子にて入出力
されるデータおよびアドレスの区別を行なうためのステ
ート信号が供給される２つのステート端子と、ＥＥＰＲ
ＯＭを内蔵したＩＣメモリカードにてデータの書き換え
を行なう場合に、そのアドレスのデータの消去をホスト
装置側からＩＣメモリカード側へ指示するための消去信
号が供給される消去信号用端子と、ＥＥＰＲＯＭを内蔵
したＩＣメモリカード内にて処理を行なっている場合に
、ホスト装置側にアクセスの一時停止を指示するＢＵＳ
Ｙ信号を送出するためのカ−ド側指示端子とを備えたこ
とを特徴とする。
カードシステムは、上記課題を解決するために、データ
記録媒体としてＳＲＡＭまたはＥＥＰＲＯＭを内蔵した
ＩＣメモリカードをホスト装置に着脱自在に構成したＩ
Ｃメモリカードシステムにおいて、ＩＣメモリカードと
ホスト装置との間のコネクタに、データおよびアドレス
を転送するためのバスが接続される複数のデータアドレ
ス共通端子と、このデータアドレス共通端子にて入出力
されるデータおよびアドレスの区別を行なうためのステ
ート信号が供給される２つのステート端子と、ＥＥＰＲ
ＯＭを内蔵したＩＣメモリカードにてデータの書き換え
を行なう場合に、そのアドレスのデータの消去をホスト
装置側からＩＣメモリカード側へ指示するための消去信
号が供給される消去信号用端子と、ＥＥＰＲＯＭを内蔵
したＩＣメモリカード内にて処理を行なっている場合に
、ホスト装置側にアクセスの一時停止を指示するＢＵＳ
Ｙ信号を送出するためのカ−ド側指示端子とを備えたこ
とを特徴とする。
【００１３】この場合、ＩＣメモリカードにてそのデー
タの書き換えを行なう際に、ＥＥＰＲＯＭを内蔵したＩ
Ｃメモリカードではホスト装置側から供給される消去信
号に基づいて消去動作を行ない、この間にそのＩＣメモ
リカードはホスト側にＢＵＳＹ信号を送出してデータの
転送待ちを指示する、一方、ＳＲＡＭを内蔵したＩＣメ
モリカードでは消去信号を無視してそのままホスト装置
側から供給されるデータの書き込み動作を行なう。
タの書き換えを行なう際に、ＥＥＰＲＯＭを内蔵したＩ
Ｃメモリカードではホスト装置側から供給される消去信
号に基づいて消去動作を行ない、この間にそのＩＣメモ
リカードはホスト側にＢＵＳＹ信号を送出してデータの
転送待ちを指示する、一方、ＳＲＡＭを内蔵したＩＣメ
モリカードでは消去信号を無視してそのままホスト装置
側から供給されるデータの書き込み動作を行なう。
【００１４】一方、ホスト装置は、ＩＣメモリカードの
データの書き換えを行なう場合に、アドレス送出のため
のステート信号とともに前回のデータの消去を行なうた
めの消去信号を送出する制御部を有する。
データの書き換えを行なう場合に、アドレス送出のため
のステート信号とともに前回のデータの消去を行なうた
めの消去信号を送出する制御部を有する。
【００１５】また、ＥＥＰＲＯＭを内蔵したＩＣメモリ
カードは、ホスト装置から供給されるそれぞれの制御信
号に基づいて消去モード信号、ライトモード信号および
リードモード信号を送出する動作モードデコーダと、こ
の動作モードデコーダから送出される消去モード信号に
基づいて消去動作を行なわせる消去シーケンサと、動作
モードデコーダから送出されるライトモード信号に基づ
いてデータの書き込みを行なわせるライトシーケンサと
、動作モードデコーダから送出されるリードモード信号
に基づいてデータの読み込みを行なわせるリードシーケ
ンサとを備えたことを特徴とする。
カードは、ホスト装置から供給されるそれぞれの制御信
号に基づいて消去モード信号、ライトモード信号および
リードモード信号を送出する動作モードデコーダと、こ
の動作モードデコーダから送出される消去モード信号に
基づいて消去動作を行なわせる消去シーケンサと、動作
モードデコーダから送出されるライトモード信号に基づ
いてデータの書き込みを行なわせるライトシーケンサと
、動作モードデコーダから送出されるリードモード信号
に基づいてデータの読み込みを行なわせるリードシーケ
ンサとを備えたことを特徴とする。
【００１６】
【作用】本発明によるＩＣメモリカードシステムによれ
ば、データの処理を行なうホスト装置は、装着されたＩ
Ｃメモリカードのデータの書き換えを行なう場合に、そ
のＩＣメモリカードに内蔵されたＳＲＡＭまたはＥＥＰ
ＲＯＭの区別なく、アドレスを送る際にデータとの区別
を指示するステート信号を送出するとともに、前回のデ
ータの消去を行なうための消去信号を送出する。この場
合、ＥＥＰＲＯＭを内蔵したＩＣメモリカードでは、そ
の消去信号に基づいてデータの消去を行ない、この間に
ホスト装置へＢＵＳＹ信号を送出する。また、ＳＲＡＭ
を内蔵したＩＣメモリカードでは消去信号を無視してデ
ータの入力を待つ。ホスト装置は、ＥＥＰＲＯＭを内蔵
したＩＣメモリカードからＢＵＳＹ信号を受けると、デ
ータの送出を一時停止して、ＢＵＳＹ信号が送られてこ
ないＳＲＡＭの場合にはデータの送出をそのまま続けて
行なう。ホスト装置は、ＥＥＰＲＯＭを内蔵したＩＣメ
モリカードから送出されているＢＵＳＹ信号が解除され
ると、データの送出を開始する。
ば、データの処理を行なうホスト装置は、装着されたＩ
Ｃメモリカードのデータの書き換えを行なう場合に、そ
のＩＣメモリカードに内蔵されたＳＲＡＭまたはＥＥＰ
ＲＯＭの区別なく、アドレスを送る際にデータとの区別
を指示するステート信号を送出するとともに、前回のデ
ータの消去を行なうための消去信号を送出する。この場
合、ＥＥＰＲＯＭを内蔵したＩＣメモリカードでは、そ
の消去信号に基づいてデータの消去を行ない、この間に
ホスト装置へＢＵＳＹ信号を送出する。また、ＳＲＡＭ
を内蔵したＩＣメモリカードでは消去信号を無視してデ
ータの入力を待つ。ホスト装置は、ＥＥＰＲＯＭを内蔵
したＩＣメモリカードからＢＵＳＹ信号を受けると、デ
ータの送出を一時停止して、ＢＵＳＹ信号が送られてこ
ないＳＲＡＭの場合にはデータの送出をそのまま続けて
行なう。ホスト装置は、ＥＥＰＲＯＭを内蔵したＩＣメ
モリカードから送出されているＢＵＳＹ信号が解除され
ると、データの送出を開始する。
【００１７】このようにホスト装置は、データの送出を
待つか否かの判断のみにてＳＲＡＭ、ＥＥＰＲＯＭ 共
通にその動作を行なう。また、ＥＥＰＲＯＭを内蔵した
ＩＣメモリカードでは、消去の判断をカード内部にて行
なうことなく、ホスト側から送出される消去信号に基づ
いてその動作を行なう。
待つか否かの判断のみにてＳＲＡＭ、ＥＥＰＲＯＭ 共
通にその動作を行なう。また、ＥＥＰＲＯＭを内蔵した
ＩＣメモリカードでは、消去の判断をカード内部にて行
なうことなく、ホスト側から送出される消去信号に基づ
いてその動作を行なう。
【００１８】
【実施例】次に添付図面を参照して本発明によるＩＣメ
モリカードシステムの実施例を詳細に説明する。この実
施例におけるＩＣメモリカードシステムは、図１に示す
ように電子スチルカメラ等のホスト処理装置１００ に
、データ記録媒体としてＥＥＰＲＯＭを内蔵したＩＣメ
モリカード２００または図示しないＳＲＡＭを内蔵した
ＩＣメモリカードがコネクタ３００ を介して共通に着
脱自在に接続される。以下、ＥＥＰＲＯＭが内蔵された
ＩＣメモリカード２００ をホスト処理装置１００ に
接続した場合を例に挙げて説明する。
モリカードシステムの実施例を詳細に説明する。この実
施例におけるＩＣメモリカードシステムは、図１に示す
ように電子スチルカメラ等のホスト処理装置１００ に
、データ記録媒体としてＥＥＰＲＯＭを内蔵したＩＣメ
モリカード２００または図示しないＳＲＡＭを内蔵した
ＩＣメモリカードがコネクタ３００ を介して共通に着
脱自在に接続される。以下、ＥＥＰＲＯＭが内蔵された
ＩＣメモリカード２００ をホスト処理装置１００ に
接続した場合を例に挙げて説明する。
【００１９】図１においてホスト処理装置１００ は、
ＩＣメモリカード２００ の制御に関する部分が図示さ
れており、この実施例に直接関係のない他の部分はその
説明を省略する。このホスト処理装置１００ は、デー
タ変換部（ＣＯＲＤＥＲ）１０２ と、カードインタフ
ェース（ＣＤＩＦ）部１０４ と、システムコントロー
ラ部１０６ とを備えている。
ＩＣメモリカード２００ の制御に関する部分が図示さ
れており、この実施例に直接関係のない他の部分はその
説明を省略する。このホスト処理装置１００ は、デー
タ変換部（ＣＯＲＤＥＲ）１０２ と、カードインタフ
ェース（ＣＤＩＦ）部１０４ と、システムコントロー
ラ部１０６ とを備えている。
【００２０】データ変換部１０２ は、たとえば画像デ
ータをＩＣメモリカード２００ の記録形式に適合する
データに符号化する符号化回路と、ＩＣメモリカード２
００ から読み出したデータをホスト処理装置１００
の画像データに複号化する復号化回路とを備えている。 これら符号化されたデータはデータ変換部１０２ から
、およびＩＣメモリカード２００ から読み出されるデ
ータはこのデータ変換部１０２ に、カードインタフェ
ース１０４ に接続されたデータバス（ＤＡＴＡ）にて
転送される。
ータをＩＣメモリカード２００ の記録形式に適合する
データに符号化する符号化回路と、ＩＣメモリカード２
００ から読み出したデータをホスト処理装置１００
の画像データに複号化する復号化回路とを備えている。 これら符号化されたデータはデータ変換部１０２ から
、およびＩＣメモリカード２００ から読み出されるデ
ータはこのデータ変換部１０２ に、カードインタフェ
ース１０４ に接続されたデータバス（ＤＡＴＡ）にて
転送される。
【００２１】また、この実施例におけるデータ変換部１
０２ は、カードインタフェース１０４ を介してＩＣ
メモリカード２００ へデータの記録およびデータの読
み出しに関する制御信号を送出する機能を有する。この
制御信号としては、符号化回路にて変換したデータをＩ
Ｃメモリカード２００ に記録することを指示するため
のライト信号ＣＷＲ と、ＩＣメモリカード２００ か
らデータを読み出すことを指示するためのリード信号Ｃ
ＲＤ とがある。その読み出し先アドレスまたは書き込
み先アドレスは、データ送出前にデータバス（ＤＡＴＡ
）を介して送出される。これらアドレスおよびそれぞれ
の制御信号は、システムコントローラ部１０６ にある
中央処理装置（ＣＰＵ） （図示略）にて生成される。 さらに、このカード変換部１０２ は、カードインタフ
ェース１０４ を介してＩＣメモリカード２００ から
、カード内部にて処理を行なっていることを示すＢＵＳ
Ｙ信号を入力すると、次に送出する制御信号またはデー
タの送出待ちを行なうように制御される。
０２ は、カードインタフェース１０４ を介してＩＣ
メモリカード２００ へデータの記録およびデータの読
み出しに関する制御信号を送出する機能を有する。この
制御信号としては、符号化回路にて変換したデータをＩ
Ｃメモリカード２００ に記録することを指示するため
のライト信号ＣＷＲ と、ＩＣメモリカード２００ か
らデータを読み出すことを指示するためのリード信号Ｃ
ＲＤ とがある。その読み出し先アドレスまたは書き込
み先アドレスは、データ送出前にデータバス（ＤＡＴＡ
）を介して送出される。これらアドレスおよびそれぞれ
の制御信号は、システムコントローラ部１０６ にある
中央処理装置（ＣＰＵ） （図示略）にて生成される。 さらに、このカード変換部１０２ は、カードインタフ
ェース１０４ を介してＩＣメモリカード２００ から
、カード内部にて処理を行なっていることを示すＢＵＳ
Ｙ信号を入力すると、次に送出する制御信号またはデー
タの送出待ちを行なうように制御される。
【００２２】カードインタフェース部１０４ は、コネ
クタ３００ に接続されてＩＣメモリカード２００ と
データ変換部１０２ との間にて信号の送受信を行なう
入出力インタフェースである。このカードインタフェー
ス部１０４ では、データ変換部１０２ から送出され
るデータおよび制御信号に加えて、データまたはアドレ
スの送出の区別を示すステート信号Ａ０，Ａ１ および
ＥＥＰＲＯＭにおけるデータ書き換えの際に必要とする
消去信号Ａ２を送出する。これら制御信号Ａ０〜Ａ２も
システムコントーラ１０６ の中央処理装置ＣＰＵ に
て生成される。
クタ３００ に接続されてＩＣメモリカード２００ と
データ変換部１０２ との間にて信号の送受信を行なう
入出力インタフェースである。このカードインタフェー
ス部１０４ では、データ変換部１０２ から送出され
るデータおよび制御信号に加えて、データまたはアドレ
スの送出の区別を示すステート信号Ａ０，Ａ１ および
ＥＥＰＲＯＭにおけるデータ書き換えの際に必要とする
消去信号Ａ２を送出する。これら制御信号Ａ０〜Ａ２も
システムコントーラ１０６ の中央処理装置ＣＰＵ に
て生成される。
【００２３】システムコントローラ１０６ は、データ
変換部１０２ およびカードインタフェース１０４ を
制御するための制御部であり、データ変換部１０２ に
て符号化されたデータをＩＣメモリカード２００へ書き
込む際に、その書き込みのためのライト信号ＣＷＲ お
よびアドレスを生成して、これらをデータ変換部１０２
を介して送出するとともに、書き込み先アドレスおよ
びデータの区別を示すステート信号Ａ０，Ａ１ および
データ書き換えに必要な消去信号Ａ２をカードインタフ
ェース１０４を介して送出する機能を有する。またＩＣ
メモリカード２００ からデータを読み出す際に、その
データを読み出すためのリード信号ＣＲＤ および読み
出し先アドレスを生成して、これらをデータ変換部１０
２ を介して送出し、その際のステート信号Ａ０，Ａ１
をカードインタフェース１０４ を介して送出する。 これらの制御および各信号の生成は、その中央処理装置
（ＣＰＵ） にて行なわれる。
変換部１０２ およびカードインタフェース１０４ を
制御するための制御部であり、データ変換部１０２ に
て符号化されたデータをＩＣメモリカード２００へ書き
込む際に、その書き込みのためのライト信号ＣＷＲ お
よびアドレスを生成して、これらをデータ変換部１０２
を介して送出するとともに、書き込み先アドレスおよ
びデータの区別を示すステート信号Ａ０，Ａ１ および
データ書き換えに必要な消去信号Ａ２をカードインタフ
ェース１０４を介して送出する機能を有する。またＩＣ
メモリカード２００ からデータを読み出す際に、その
データを読み出すためのリード信号ＣＲＤ および読み
出し先アドレスを生成して、これらをデータ変換部１０
２ を介して送出し、その際のステート信号Ａ０，Ａ１
をカードインタフェース１０４ を介して送出する。 これらの制御および各信号の生成は、その中央処理装置
（ＣＰＵ） にて行なわれる。
【００２４】ＩＣメモリカード２００ は、ホスト処理
装置１００ から送出される制御信号およびアドレスの
入出力処理を行なうＩ／Ｏ 部４００ と、ＥＥＰＲＯ
Ｍセル５０２ を備えたメモリチップ部５００ とから
構成されている。ＥＥＰＲＯＭセル５０２ は、ブロッ
ク消去型のＥＥＰＲＯＭ（電気的消去および再書き込み
可能なＲＯＭ ）にて構成されており、複数のブロック
＃１，＃２．．．を備えている。この実施例のブロック
＃１，＃２．．．はそれぞれ８Ｋｂｙｔｅの容量を有し
ており、データの書き込みおよび読み出しは８ビットづ
つ行なわれて、消去は８Ｋｂｙｔｅ全部が一度に消去さ
れる。
装置１００ から送出される制御信号およびアドレスの
入出力処理を行なうＩ／Ｏ 部４００ と、ＥＥＰＲＯ
Ｍセル５０２ を備えたメモリチップ部５００ とから
構成されている。ＥＥＰＲＯＭセル５０２ は、ブロッ
ク消去型のＥＥＰＲＯＭ（電気的消去および再書き込み
可能なＲＯＭ ）にて構成されており、複数のブロック
＃１，＃２．．．を備えている。この実施例のブロック
＃１，＃２．．．はそれぞれ８Ｋｂｙｔｅの容量を有し
ており、データの書き込みおよび読み出しは８ビットづ
つ行なわれて、消去は８Ｋｂｙｔｅ全部が一度に消去さ
れる。
【００２５】各ブロック＃１，＃２，．．． は、その
先頭アドレスがＩ／Ｏ 部４００ にてアクセスされて
、アドレスコントロール５０４ にてそのアドレスがイ
ンクリメントされることによりそのデータの読み出しま
たは書き込みが行なわれる。その読み出しおよび書き込
みのコマンドはコマンドＲＯＭ ５０６ から送出され
る。読み出されたデータまたは書き込みのためのデータ
は、バッファ５０８ を介してホスト処理装置１００
に転送され、または各ブロック＃１，＃２．．．に入力
される。
先頭アドレスがＩ／Ｏ 部４００ にてアクセスされて
、アドレスコントロール５０４ にてそのアドレスがイ
ンクリメントされることによりそのデータの読み出しま
たは書き込みが行なわれる。その読み出しおよび書き込
みのコマンドはコマンドＲＯＭ ５０６ から送出され
る。読み出されたデータまたは書き込みのためのデータ
は、バッファ５０８ を介してホスト処理装置１００
に転送され、または各ブロック＃１，＃２．．．に入力
される。
【００２６】メモリチップ部５００ において、ベリフ
ァイＥＣＣ ５１０ は、ＥＥＰＲＯＭセル５０２ の
各ブロック＃１，＃２．．．にデータが書き込まれる度
毎に、そのデータのエラーチェック等を行なってデータ
のベリファイすなわち照合を行なう回路である。転送ク
ロック回路５１２は、データの転送および読み込みを行
なう際に必要とする同期信号を生成して送出する回路で
ある。使用エリアマップ５１６ は、ＥＥＰＲＯＭセル
５０２ の各ブロック＃１，＃２．．．のデータ格納状
態を指示する回路であり、たとえば、使用不可となった
ブロック等の指示を行なう。
ァイＥＣＣ ５１０ は、ＥＥＰＲＯＭセル５０２ の
各ブロック＃１，＃２．．．にデータが書き込まれる度
毎に、そのデータのエラーチェック等を行なってデータ
のベリファイすなわち照合を行なう回路である。転送ク
ロック回路５１２は、データの転送および読み込みを行
なう際に必要とする同期信号を生成して送出する回路で
ある。使用エリアマップ５１６ は、ＥＥＰＲＯＭセル
５０２ の各ブロック＃１，＃２．．．のデータ格納状
態を指示する回路であり、たとえば、使用不可となった
ブロック等の指示を行なう。
【００２７】Ｉ／Ｏ 部４００ は、ホスト処理装置１
００ から送出される制御信号すなわちステート信号Ａ
０，Ａ１ 、消去信号Ａ２、ライト信号ＷＲおよびリー
ド信号ＲＤおよびアドレスをそれぞれ読み込んでメモリ
チップ部５００ にアクセスを行なう回路である。この
Ｉ／Ｏ 部４００ は、アドレスラッチ回路４０２ と
、アドレスデコーダ４０４ と、動作モードデコーダ４
０６ と、消去シーケンサ４０８ と、ライトシーケン
サ４１０ と、リードシーケンサ４１２ とを備えてい
る。
００ から送出される制御信号すなわちステート信号Ａ
０，Ａ１ 、消去信号Ａ２、ライト信号ＷＲおよびリー
ド信号ＲＤおよびアドレスをそれぞれ読み込んでメモリ
チップ部５００ にアクセスを行なう回路である。この
Ｉ／Ｏ 部４００ は、アドレスラッチ回路４０２ と
、アドレスデコーダ４０４ と、動作モードデコーダ４
０６ と、消去シーケンサ４０８ と、ライトシーケン
サ４１０ と、リードシーケンサ４１２ とを備えてい
る。
【００２８】アドレスラッチ回路４０２ は、複数のア
ドレスレジスタから構成されており、ホスト処理装置１
００ からデータバスを介して転送される複数バイトの
アドレスをそれぞれのバイト毎にラッチするラッチ回路
である。 ブロックデコーダ４０４ は、アドレスラッチ回路４０
２ にてラッチされたアドレスを解読して、そのアドレ
スにて指定されるＥＥＰＲＯＭセル５０２ の各ブロッ
ク＃１，＃２．．．をアクセスするブロックイネーブル
信号ＢＥ＃１，ＢＥ＃２．．．を送出する回路である。
ドレスレジスタから構成されており、ホスト処理装置１
００ からデータバスを介して転送される複数バイトの
アドレスをそれぞれのバイト毎にラッチするラッチ回路
である。 ブロックデコーダ４０４ は、アドレスラッチ回路４０
２ にてラッチされたアドレスを解読して、そのアドレ
スにて指定されるＥＥＰＲＯＭセル５０２ の各ブロッ
ク＃１，＃２．．．をアクセスするブロックイネーブル
信号ＢＥ＃１，ＢＥ＃２．．．を送出する回路である。
【００２９】動作モードデコーダ４０６ は、ホスト処
理装置１００ からコネクタ３００ を介してステート
信号Ａ０，Ａ１ 、消去信号Ａ２、ライト信号ＷＲおよ
びリード信号ＲＤを入力して、これらの信号から消去モ
ード信号Ｓｅ、ライトモード信号Ｓｗおよびリードモー
ド信号Ｓｒをそれぞれ送出するとともに、アドレスラッ
チ回路４０２ の各レジスタを起動する選択信号Ｓｓを
送出する回路である。
理装置１００ からコネクタ３００ を介してステート
信号Ａ０，Ａ１ 、消去信号Ａ２、ライト信号ＷＲおよ
びリード信号ＲＤを入力して、これらの信号から消去モ
ード信号Ｓｅ、ライトモード信号Ｓｗおよびリードモー
ド信号Ｓｒをそれぞれ送出するとともに、アドレスラッ
チ回路４０２ の各レジスタを起動する選択信号Ｓｓを
送出する回路である。
【００３０】詳しくは、ステート信号Ａ０，Ａ１ がと
もに低レベル「Ｌｏｗ」 で、ライト信号ＷＲが高レベ
ル「Ｈｉｇｈ」となったときに、アドレスラッチ回路４
０２ の第１のレジスタを起動する選択信号Ｓｓを送出
して８ビットにて示される下位アドレスをラッチ回路４
０２ にラッチさせる。ステート信号Ａ０が高レベル「
Ｈｉｇｈ」、ステート信号Ａ１が低レベル「Ｌｏｗ」
で、ライト信号ＷＲが高レベル「Ｈｉｇｈ」となったと
きに第２のレジスタを起動させる選択信号Ｓｓを送出し
て中位アドレスをアドレスラッチ回路４０２ にラッチ
させる。さらにステート信号Ａ０が「Ｌｏｗ」 となり
、ステート信号Ａ１が高レベル「Ｈｉｇｈ」となって、
ライト信号ＷＲが高レベル「Ｈｉｇｈ」となったときに
第３のレジスタを起動させる選択信号Ｓｓを送出して、
上位アドレスをラッチさせる。
もに低レベル「Ｌｏｗ」 で、ライト信号ＷＲが高レベ
ル「Ｈｉｇｈ」となったときに、アドレスラッチ回路４
０２ の第１のレジスタを起動する選択信号Ｓｓを送出
して８ビットにて示される下位アドレスをラッチ回路４
０２ にラッチさせる。ステート信号Ａ０が高レベル「
Ｈｉｇｈ」、ステート信号Ａ１が低レベル「Ｌｏｗ」
で、ライト信号ＷＲが高レベル「Ｈｉｇｈ」となったと
きに第２のレジスタを起動させる選択信号Ｓｓを送出し
て中位アドレスをアドレスラッチ回路４０２ にラッチ
させる。さらにステート信号Ａ０が「Ｌｏｗ」 となり
、ステート信号Ａ１が高レベル「Ｈｉｇｈ」となって、
ライト信号ＷＲが高レベル「Ｈｉｇｈ」となったときに
第３のレジスタを起動させる選択信号Ｓｓを送出して、
上位アドレスをラッチさせる。
【００３１】また、この動作モードデコーダ４０６ は
、ホスト処理装置１００ からステート信号Ａ０， Ａ
１とともに消去信号Ａ２を受けると、アドレスの読み込
みの後に、消去シーケンサ４０８ へ消去モード信号Ｓ
ｅを送出する。消去信号Ａ２は通常高レベル「Ｈｉｇｈ
」であり、消去の場合に低レベル「Ｌｏｗ」 となる。 その後、データが送出されてライト信号ＷＲが「Ｈｉｇ
ｈ」となると、ライトシーケンサ４１０へライトモード
信号Ｓｗを送出する。また、アドレスが読み込まれた後
にリード信号ＲＤが「Ｈｉｇｈ」となったときは、リー
ドシーケンサ４１２ へリードモード信号Ｓｒを送出す
る。
、ホスト処理装置１００ からステート信号Ａ０， Ａ
１とともに消去信号Ａ２を受けると、アドレスの読み込
みの後に、消去シーケンサ４０８ へ消去モード信号Ｓ
ｅを送出する。消去信号Ａ２は通常高レベル「Ｈｉｇｈ
」であり、消去の場合に低レベル「Ｌｏｗ」 となる。 その後、データが送出されてライト信号ＷＲが「Ｈｉｇ
ｈ」となると、ライトシーケンサ４１０へライトモード
信号Ｓｗを送出する。また、アドレスが読み込まれた後
にリード信号ＲＤが「Ｈｉｇｈ」となったときは、リー
ドシーケンサ４１２ へリードモード信号Ｓｒを送出す
る。
【００３２】消去シーケンサ４０８ は、動作モードデ
コーダ４０６ から消去モード信号Ｓｅを受けてメモリ
チップ部５００ を動作させる回路である。詳しくは、
この消去シーケンサ４０６ は、動作モードデコーダ４
０６ から消去モード信号Ｓｅを受けると、コマンドＲ
ＯＭ ５０６ をアクセスして消去コマンドをＥＥＰＲ
ＯＭセル５０２ に送出させ、ブロックデコーダ４０４
にて指定されているブロックの内容を消去させる制御
を行なう。
コーダ４０６ から消去モード信号Ｓｅを受けてメモリ
チップ部５００ を動作させる回路である。詳しくは、
この消去シーケンサ４０６ は、動作モードデコーダ４
０６ から消去モード信号Ｓｅを受けると、コマンドＲ
ＯＭ ５０６ をアクセスして消去コマンドをＥＥＰＲ
ＯＭセル５０２ に送出させ、ブロックデコーダ４０４
にて指定されているブロックの内容を消去させる制御
を行なう。
【００３３】ライトシーケンサ４１０ は、ライトモー
ド信号Ｓｗを受けて、メモリチップ部５００ に書き込
み動作を行なわせる順序制御を行なう回路である。詳し
くは、ライトモード信号Ｓｗを受けると、バッファ５０
８ と転送クロック回路５１２ を起動して、このとき
ホスト処理装置１００ から送られてくるデータをバッ
ファ５０８ に読み込ませる。 この後、コマンドＲＯＭ ５０６ をアクセスすること
により、ライトコマンドをＥＥＰＲＯＭセル５０２ に
送出させて、かつ転送クロック回路５１２ およびバッ
ファ５０８ を起動させてデータをブロックデコーダ４
０４ にてアクセスされているブロックに書き込ませる
。続いて、ベリファイ回路５１０ を起動して、ブロッ
クに書き込まれたデータとバッファに蓄積されたデータ
との照合を行なわせる。照合が終了すると、アドレスコ
ントロール５０４ を起動してアドレスをインクリメン
トさせる。以下同様に、ホスト処理装置１００ から送
られてくるデータ８ビット毎にデータの書き込み、アド
レスのインクリメントを行ないつつ上記動作を繰り返し
行なわせる。
ド信号Ｓｗを受けて、メモリチップ部５００ に書き込
み動作を行なわせる順序制御を行なう回路である。詳し
くは、ライトモード信号Ｓｗを受けると、バッファ５０
８ と転送クロック回路５１２ を起動して、このとき
ホスト処理装置１００ から送られてくるデータをバッ
ファ５０８ に読み込ませる。 この後、コマンドＲＯＭ ５０６ をアクセスすること
により、ライトコマンドをＥＥＰＲＯＭセル５０２ に
送出させて、かつ転送クロック回路５１２ およびバッ
ファ５０８ を起動させてデータをブロックデコーダ４
０４ にてアクセスされているブロックに書き込ませる
。続いて、ベリファイ回路５１０ を起動して、ブロッ
クに書き込まれたデータとバッファに蓄積されたデータ
との照合を行なわせる。照合が終了すると、アドレスコ
ントロール５０４ を起動してアドレスをインクリメン
トさせる。以下同様に、ホスト処理装置１００ から送
られてくるデータ８ビット毎にデータの書き込み、アド
レスのインクリメントを行ないつつ上記動作を繰り返し
行なわせる。
【００３４】リードシーケンサ４１２ は、動作モード
デコーダ４０６ からリードモード信号Ｓｒを受けて、
メモリチップ部５００ に読み出し動作を行なわせる順
序制御を行なう回路である。詳しくは、リードモード信
号Ｓｒを受けると、コマンドＲＯＭ ５０６ を起動し
てリードコマンドをＥＥＰＲＯＭセル５０２ に送出さ
せ、かつバッファ５０８ および転送クロック回路５１
２ を起動してブロックデコーダ４０４ にてアクセス
されているブロックからデータを読み出させる制御を行
なう。この場合も書き込み動作と同様に８ビットづつ繰
り返し行なわれる。
デコーダ４０６ からリードモード信号Ｓｒを受けて、
メモリチップ部５００ に読み出し動作を行なわせる順
序制御を行なう回路である。詳しくは、リードモード信
号Ｓｒを受けると、コマンドＲＯＭ ５０６ を起動し
てリードコマンドをＥＥＰＲＯＭセル５０２ に送出さ
せ、かつバッファ５０８ および転送クロック回路５１
２ を起動してブロックデコーダ４０４ にてアクセス
されているブロックからデータを読み出させる制御を行
なう。この場合も書き込み動作と同様に８ビットづつ繰
り返し行なわれる。
【００３５】このＩＣメモリカード２００ とホスト処
理装置１００との間のコネクタ３００ は、図２に示す
ように２０ピンの構成となっている。図２において、端
子１，２０は接地端子、端子２〜９はデータおよびアド
レスが供給されるデータ端子である。端子１０はホスト
処理装置側１００ からＩＣメモリカ−ド２００ へ読
み出し用の電圧として５Ｖが供給される論理電源端子で
ある。端子１１は書き込みおよび消去用の電圧として１
２Ｖ が供給されるプログラム電源端子である。端子１
２はＩＣメモリカード２００ 側からホスト処理装置１
００ へその処理中状態を指示するためＢＵＳＹ信号が
供給されるカード側指示端子である。端子１３はカード
をアクティブとするためのカードイネーブル端子である
。端子１４および１５はステート信号Ａ０，Ａ１ が供
給されるステート端子、端子１６はリード信号ＲＤが供
給されるリード端子、端子１７はライト信号ＷＲが供給
されるライト端子である。 端子１８はＩＣメモリカード２００ に設けられた書き
込み保護スイッチがオンとなっている場合にホスト処理
装置１００ 側へ書き込み禁止信号が送出されるカード
ライトプロテクト端子である。端子１９は消去信号Ａ２
が供給される消去信号端子である。
理装置１００との間のコネクタ３００ は、図２に示す
ように２０ピンの構成となっている。図２において、端
子１，２０は接地端子、端子２〜９はデータおよびアド
レスが供給されるデータ端子である。端子１０はホスト
処理装置側１００ からＩＣメモリカ−ド２００ へ読
み出し用の電圧として５Ｖが供給される論理電源端子で
ある。端子１１は書き込みおよび消去用の電圧として１
２Ｖ が供給されるプログラム電源端子である。端子１
２はＩＣメモリカード２００ 側からホスト処理装置１
００ へその処理中状態を指示するためＢＵＳＹ信号が
供給されるカード側指示端子である。端子１３はカード
をアクティブとするためのカードイネーブル端子である
。端子１４および１５はステート信号Ａ０，Ａ１ が供
給されるステート端子、端子１６はリード信号ＲＤが供
給されるリード端子、端子１７はライト信号ＷＲが供給
されるライト端子である。 端子１８はＩＣメモリカード２００ に設けられた書き
込み保護スイッチがオンとなっている場合にホスト処理
装置１００ 側へ書き込み禁止信号が送出されるカード
ライトプロテクト端子である。端子１９は消去信号Ａ２
が供給される消去信号端子である。
【００３６】これらの端子は、ＥＥＰＲＯＭを内蔵した
ＩＣメモリカード２００ だけでなく、ＳＲＡＭを内蔵
したＩＣメモリカードにも適用されるが、ＳＲＡＭを内
蔵したＩＣメモリカードの場合は、プログラム電源端子
１１、カード側指示端子１２および消去信号端子１９が
カード内部に接続されず、これらの信号を無視した状態
で動作する。
ＩＣメモリカード２００ だけでなく、ＳＲＡＭを内蔵
したＩＣメモリカードにも適用されるが、ＳＲＡＭを内
蔵したＩＣメモリカードの場合は、プログラム電源端子
１１、カード側指示端子１２および消去信号端子１９が
カード内部に接続されず、これらの信号を無視した状態
で動作する。
【００３７】次に、上記構成におけるＩＣメモリカード
システムの動作を図１、図３および図４を参照して説明
する。操作者は、ＩＣメモリカード２００ をそのコネ
クタ３００ を電子スチルカメラ等のホスト処理装置１
００ に接続することにより装着して、ホスト処理装置
１００ の所定の操作を行う。
システムの動作を図１、図３および図４を参照して説明
する。操作者は、ＩＣメモリカード２００ をそのコネ
クタ３００ を電子スチルカメラ等のホスト処理装置１
００ に接続することにより装着して、ホスト処理装置
１００ の所定の操作を行う。
【００３８】まず、データの書き込みを行う場合は、図
３に示すようにホスト処理装置側１００ からデータの
書き込み番地を指定するアドレス信号がデータ端子Ｄ０
〜Ｄ７を介して１バイトづつ下位アドレス、中位アドレ
ス、上位アドレスの順序にて連続的に３回続けて送られ
てくる。 このときステート信号Ａ０は、下位アドレスのときに「
Ｌｏｗ」 、中位アドレスのときに「Ｈｉｇｈ」、上位
アドレスのときに「Ｌｏｗ」 として送出され、またス
テート信号Ａ１は、下位アドレスおよび中位アドレスの
とき「Ｌｏｗ」 、上位アドレスのときに「Ｈｉｇｈ」
として送られる。さらに、消去信号Ａ２はアドレスすべ
てを送る間に「Ｌｏｗ」 となって送出される。また、
ライト信号ＷＲは、それぞれのアドレス毎に「Ｈｉｇｈ
」となって送出される。
３に示すようにホスト処理装置側１００ からデータの
書き込み番地を指定するアドレス信号がデータ端子Ｄ０
〜Ｄ７を介して１バイトづつ下位アドレス、中位アドレ
ス、上位アドレスの順序にて連続的に３回続けて送られ
てくる。 このときステート信号Ａ０は、下位アドレスのときに「
Ｌｏｗ」 、中位アドレスのときに「Ｈｉｇｈ」、上位
アドレスのときに「Ｌｏｗ」 として送出され、またス
テート信号Ａ１は、下位アドレスおよび中位アドレスの
とき「Ｌｏｗ」 、上位アドレスのときに「Ｈｉｇｈ」
として送られる。さらに、消去信号Ａ２はアドレスすべ
てを送る間に「Ｌｏｗ」 となって送出される。また、
ライト信号ＷＲは、それぞれのアドレス毎に「Ｈｉｇｈ
」となって送出される。
【００３９】これら制御信号およびアドレスを受けたＩ
Ｃメモリカード２０は、その動作モードデコーダ４０６
からアドレスラッチ回路４０２のそれぞれのレジスタ
に選択信号Ｓｓを送出して起動させ、それぞれのレジス
タにアドレスの読み込みを行なわせる。アドレスラッチ
回路４０２ にラッチされたアドレスは、ブロックデコ
ーダ４０４ にて解読されて、そのアドレスの指示する
ブロックにブロックイネーブル信号ＢＥを送出すること
により所望のブロックがアクセスされる。
Ｃメモリカード２０は、その動作モードデコーダ４０６
からアドレスラッチ回路４０２のそれぞれのレジスタ
に選択信号Ｓｓを送出して起動させ、それぞれのレジス
タにアドレスの読み込みを行なわせる。アドレスラッチ
回路４０２ にラッチされたアドレスは、ブロックデコ
ーダ４０４ にて解読されて、そのアドレスの指示する
ブロックにブロックイネーブル信号ＢＥを送出すること
により所望のブロックがアクセスされる。
【００４０】次いで、動作モードデコーダ４０６ は、
消去シーケンサ４０８ に消去モード信号Ｓｅを送出す
る。これにより消去モードシーケンサ４０８ は、コマ
ンドＲＯＭ ５０６ をアクセスしてＥＥＰＲＯＭセル
５０２ へ消去コマンドを送出させる。この結果、ブロ
ックデコーダ４０４ にてアクセスされているブロック
の内容が消去される。この間、メモリチップ部５００
からは「Ｈｉｇｈ」となっているカード指示端子１２を
「Ｌｏｗ」 とすることにより、処理中であることを示
すＢＵＳＹ信号をホスト処理装置１００ へ送出する。 ホスト処理装置１００ ではＢＵＳＹ信号が送出されて
いる間、次に送出するデータの送出を停止している。
消去シーケンサ４０８ に消去モード信号Ｓｅを送出す
る。これにより消去モードシーケンサ４０８ は、コマ
ンドＲＯＭ ５０６ をアクセスしてＥＥＰＲＯＭセル
５０２ へ消去コマンドを送出させる。この結果、ブロ
ックデコーダ４０４ にてアクセスされているブロック
の内容が消去される。この間、メモリチップ部５００
からは「Ｈｉｇｈ」となっているカード指示端子１２を
「Ｌｏｗ」 とすることにより、処理中であることを示
すＢＵＳＹ信号をホスト処理装置１００ へ送出する。 ホスト処理装置１００ ではＢＵＳＹ信号が送出されて
いる間、次に送出するデータの送出を停止している。
【００４１】ブロックの内容が消去されると、メモリチ
ップ部５００ はカード指示端子１２を「Ｈｉｇｈ」と
して、ＢＵＳＹ信号を解除する。これにより、ホスト処
理装置１００ は、最初の８ビットのデータを送出する
。このとき、ライト信号ＷＲが「Ｈｉｇｈ」として送出
される。動作モードデコーダ４０６ は、ライト信号Ｗ
Ｒを受けると、ライトシーケンサ４１０ にライトモー
ド信号Ｓｗを送出する。
ップ部５００ はカード指示端子１２を「Ｈｉｇｈ」と
して、ＢＵＳＹ信号を解除する。これにより、ホスト処
理装置１００ は、最初の８ビットのデータを送出する
。このとき、ライト信号ＷＲが「Ｈｉｇｈ」として送出
される。動作モードデコーダ４０６ は、ライト信号Ｗ
Ｒを受けると、ライトシーケンサ４１０ にライトモー
ド信号Ｓｗを送出する。
【００４２】これにより、ライトシーケンサ４１０ は
、バッファ５０８および転送クロック回路５１２ を起
動する。この結果、ホスト処理装置１００ から送られ
てくるデータがバッファ５０８ にラッチされる。デー
タがラッチされると、ライトシーケンサ４１０ は、コ
マンドＲＯＭ ５０６ をアクセスしてライトコマンド
をＥＥＰＲＯＭセル５０２ へ送出させ、かつバッファ
５０８ および転送クロック回路５１２ を起動する。 これによりバッファ５０８ にラッチされたデータがブ
ロックデコーダ４０４ にてアクセスされているアドレ
スへ書き込まれていく。 この間、メモリチップ部５
００ は、カード指示端子１２を「Ｌｏｗ」 として、
ＢＵＳＹ信号をホスト処理装置１００ へ送出して、続
いて送られてくるデータの送出を停止させている。
、バッファ５０８および転送クロック回路５１２ を起
動する。この結果、ホスト処理装置１００ から送られ
てくるデータがバッファ５０８ にラッチされる。デー
タがラッチされると、ライトシーケンサ４１０ は、コ
マンドＲＯＭ ５０６ をアクセスしてライトコマンド
をＥＥＰＲＯＭセル５０２ へ送出させ、かつバッファ
５０８ および転送クロック回路５１２ を起動する。 これによりバッファ５０８ にラッチされたデータがブ
ロックデコーダ４０４ にてアクセスされているアドレ
スへ書き込まれていく。 この間、メモリチップ部５
００ は、カード指示端子１２を「Ｌｏｗ」 として、
ＢＵＳＹ信号をホスト処理装置１００ へ送出して、続
いて送られてくるデータの送出を停止させている。
【００４３】次いで、ライトシーケンサ４１０ は、ベ
リファイ回路５１０ を起動して、ブロックに書き込ま
れたデータの照合を行なわせる。この照合にてエラーが
ある場合は、もう一度バッファ５０８ にラッチされて
いるデータの書き込み処理を行なわせる。照合がうまく
行なわれてデータの書き込みが正確に行なわれると、ラ
イトシーケンサ４１０ は、アドレスコントロール５０
４ を起動して、アドレスのインクリメントを行なわせ
る。ここまでの処理の間、カード指示端子１２は「Ｌｏ
ｗ」 とされてＢＵＳＹ信号を送出したままとなってい
る。
リファイ回路５１０ を起動して、ブロックに書き込ま
れたデータの照合を行なわせる。この照合にてエラーが
ある場合は、もう一度バッファ５０８ にラッチされて
いるデータの書き込み処理を行なわせる。照合がうまく
行なわれてデータの書き込みが正確に行なわれると、ラ
イトシーケンサ４１０ は、アドレスコントロール５０
４ を起動して、アドレスのインクリメントを行なわせ
る。ここまでの処理の間、カード指示端子１２は「Ｌｏ
ｗ」 とされてＢＵＳＹ信号を送出したままとなってい
る。
【００４４】アドレスのインクリメントが行なわれると
、メモリチップ部５００ は、カード指示端子１２を「
Ｈｉｇｈ」として、ＢＵＳＹ信号の解除を行なう。これ
により、ホスト処理装置１００ は次の８ビットのデー
タを送出する。このときもライト信号ＷＲが「Ｈｉｇｈ
」として送出される。これにより、上記と同様にライト
信号ＷＲを受けた動作モードデコーダ４０６ からライ
トモード信号Ｓｗが送出されて、ライトシーケンサ４１
０ にて上記と同様に書き込み処理制御が行なわれる。 以下同様にホスト処理装置１００ から送出されたデー
タがＥＥＰＲＯＭセル５０２ の所定のブロックのそれ
ぞれのアドレスに書き込まれていく。
、メモリチップ部５００ は、カード指示端子１２を「
Ｈｉｇｈ」として、ＢＵＳＹ信号の解除を行なう。これ
により、ホスト処理装置１００ は次の８ビットのデー
タを送出する。このときもライト信号ＷＲが「Ｈｉｇｈ
」として送出される。これにより、上記と同様にライト
信号ＷＲを受けた動作モードデコーダ４０６ からライ
トモード信号Ｓｗが送出されて、ライトシーケンサ４１
０ にて上記と同様に書き込み処理制御が行なわれる。 以下同様にホスト処理装置１００ から送出されたデー
タがＥＥＰＲＯＭセル５０２ の所定のブロックのそれ
ぞれのアドレスに書き込まれていく。
【００４５】次に、データの読み出しを行なう場合は、
始めに書き込みの場合と同様にホスト処理装置１００
から送出されるアドレスがＩＣメモリカード２００ に
読み込まれる。この場合ブロックにおけるデータの消去
を必要としないので、消去信号Ａ２は「Ｈｉｇｈ」のま
まで送出されない。 このため、ＩＣメモリカード２００ では消去動作は行
なわれずに、ＢＵＳＹ信号も送出されない。したがって
、アドレスの読み込みが行なわれた後に、ホスト処理装
置１００ からリード信号ＲＤが続いて送出されると、
動作モードデコーダ４０６ は、リードシーケンサ４１
２ へリードモード信号Ｓｒを送出する。リードシーケ
ンサ４１２ は、コマンドＲＯＭ ５０６ をアクセス
するとともに、バッファ５０８ および転送クロック回
路５１２ を起動する。これにより、コマンドＲＯＭ
５０６ からリードコマンドがＥＥＰＲＯ セル５０２
へ送出されて、ブロックデコーダ４０４ にて指定さ
れているブロックの最初の８ビットのデータがバッファ
５０８ へ読み出され、このデータがデータ端子Ｄ０〜
Ｄ７を介してホスト処理装置１００ へ読み出される。 続いて、リードシーケンサ４１２ は、アドレスコント
ロール５０４ を起動して、アドレスのインクリメント
を行ない次の８ビットのデータを読み出す。この動作が
繰り返し行なわれることにより、ブロックのデータがホ
スト処理装置１００へ読み出されていく。
始めに書き込みの場合と同様にホスト処理装置１００
から送出されるアドレスがＩＣメモリカード２００ に
読み込まれる。この場合ブロックにおけるデータの消去
を必要としないので、消去信号Ａ２は「Ｈｉｇｈ」のま
まで送出されない。 このため、ＩＣメモリカード２００ では消去動作は行
なわれずに、ＢＵＳＹ信号も送出されない。したがって
、アドレスの読み込みが行なわれた後に、ホスト処理装
置１００ からリード信号ＲＤが続いて送出されると、
動作モードデコーダ４０６ は、リードシーケンサ４１
２ へリードモード信号Ｓｒを送出する。リードシーケ
ンサ４１２ は、コマンドＲＯＭ ５０６ をアクセス
するとともに、バッファ５０８ および転送クロック回
路５１２ を起動する。これにより、コマンドＲＯＭ
５０６ からリードコマンドがＥＥＰＲＯ セル５０２
へ送出されて、ブロックデコーダ４０４ にて指定さ
れているブロックの最初の８ビットのデータがバッファ
５０８ へ読み出され、このデータがデータ端子Ｄ０〜
Ｄ７を介してホスト処理装置１００ へ読み出される。 続いて、リードシーケンサ４１２ は、アドレスコント
ロール５０４ を起動して、アドレスのインクリメント
を行ない次の８ビットのデータを読み出す。この動作が
繰り返し行なわれることにより、ブロックのデータがホ
スト処理装置１００へ読み出されていく。
【００４６】なお、上記実施例においてはＥＥＰＲＯＭ
を内蔵したＩＣメモリカード２００ をホスト処理装置
１００ に装着した場合について説明したが、この実施
例のホスト処理装置１００ には、ＳＲＡＭを内蔵した
ＩＣメモリカードを装着してもよい。この場合も、ホス
ト処理装置１００ は、上記と同様に動作するが、ＳＲ
ＡＭを内蔵したＩＣメモリカードにおいては、消去端子
１９がカード内部に接続されていないので、消去信号Ａ
２を無視した状態で動作する。したがって、データの書
き込みの場合、ホスト処理装置１００ は、アドレスの
送出に続いてデータを送出する。ＳＲＡＭカードでは、
そのデータをアドレスにて指定されたブロックに上書き
の状態で書き換えていくようになっている。
を内蔵したＩＣメモリカード２００ をホスト処理装置
１００ に装着した場合について説明したが、この実施
例のホスト処理装置１００ には、ＳＲＡＭを内蔵した
ＩＣメモリカードを装着してもよい。この場合も、ホス
ト処理装置１００ は、上記と同様に動作するが、ＳＲ
ＡＭを内蔵したＩＣメモリカードにおいては、消去端子
１９がカード内部に接続されていないので、消去信号Ａ
２を無視した状態で動作する。したがって、データの書
き込みの場合、ホスト処理装置１００ は、アドレスの
送出に続いてデータを送出する。ＳＲＡＭカードでは、
そのデータをアドレスにて指定されたブロックに上書き
の状態で書き換えていくようになっている。
【００４７】
【発明の効果】以上詳細に説明したように本発明による
ＩＣメモリカードシステムによれば、ホスト装置にて、
その装着されたＩＣメモリカードのデータの書き換えを
行なう場合に、ＳＲＡＭまたはＥＥＰＲＯＭの区別なく
、アドレスを送る際にデータとの区別を指示するステー
ト信号とともに消去を指示する消去信号を送出するよう
にしたので、ＥＥＰＲＯＭを内蔵したＩＣメモリカード
は、その消去信号に基づいてデータの消去を行ない、こ
の間にホスト装置へＢＵＳＹ信号を送出して、データの
消去を行なうことができる。 また、ＳＲＡＭカードでは、消去信号を無視して通常の
書き込み動作を行なうことができる。
ＩＣメモリカードシステムによれば、ホスト装置にて、
その装着されたＩＣメモリカードのデータの書き換えを
行なう場合に、ＳＲＡＭまたはＥＥＰＲＯＭの区別なく
、アドレスを送る際にデータとの区別を指示するステー
ト信号とともに消去を指示する消去信号を送出するよう
にしたので、ＥＥＰＲＯＭを内蔵したＩＣメモリカード
は、その消去信号に基づいてデータの消去を行ない、こ
の間にホスト装置へＢＵＳＹ信号を送出して、データの
消去を行なうことができる。 また、ＳＲＡＭカードでは、消去信号を無視して通常の
書き込み動作を行なうことができる。
【００４８】このようにホスト装置は、データの送出を
待つか否かの判断のみにてＳＲＡＭ、ＥＥＰＲＯＭ 共
通にその動作を行なうことができ、したがって、ＳＲＡ
ＭまたはＥＥＰＲＯＭを内蔵したＩＣメモリカードを同
様に接続することができる。
待つか否かの判断のみにてＳＲＡＭ、ＥＥＰＲＯＭ 共
通にその動作を行なうことができ、したがって、ＳＲＡ
ＭまたはＥＥＰＲＯＭを内蔵したＩＣメモリカードを同
様に接続することができる。
【００４９】また、ＥＥＰＲＯＭを内蔵したＩＣメモリ
カードでは消去の判断をカード内部にて行なうことなく
、ホスト装置側から送出される消去信号に基づいてその
動作を行なうことができる。したがって、消去の判断お
よび消去信号の生成等の処理を省くことができ、その内
部の制御を簡単化することができる。この結果、その制
御部の構成も簡略化することができ、かつ動作を高速に
することができるという効果を奏する。
カードでは消去の判断をカード内部にて行なうことなく
、ホスト装置側から送出される消去信号に基づいてその
動作を行なうことができる。したがって、消去の判断お
よび消去信号の生成等の処理を省くことができ、その内
部の制御を簡単化することができる。この結果、その制
御部の構成も簡略化することができ、かつ動作を高速に
することができるという効果を奏する。
【図１】本発明によるＩＣメモリカードシステムの実施
例を示すブロック図である。
例を示すブロック図である。
【図２】同実施例におけるコネクタの端子構成を示す図
である。
である。
【図３】同実施例における書き込み動作を説明するため
のフローチャートである。
のフローチャートである。
【図４】同実施例における書き込み動作を説明するため
のフローチャートである。
のフローチャートである。
２〜９ データ端子
１２ カード指示端子
１４，１５ ステート端子
１６ リード端子
１７ ライト端子
１９ 消去信号端子
１００ ホスト処理装置
１０２ データ変換部
１０４ カードインタフェース
１０６ システムコントローラ
２００ ＩＣメモリカード
３００ コネクタ
４００ Ｉ／Ｏ 部
４０２ アドレスラッチ回路
４０４ ブロックデコーダ
４０６ 動作モードデコーダ
４０８ 消去シーケンサ
４１０ ライトシーケンサ
４１２ リードシーケンサ
５００ メモリチップ部
５０２ ＥＥＰＲＯＭセル
５０４ アドレスコントロール
５０６ コマンドＲＯＭ
５０８ バッファ
５１０ ベリファイ回路
５１２ 転送クロック回路
５１４ 使用エリアマップ
Claims (4)
- 【請求項１】 データ記録媒体としてＳＲＡＭまたはＥ
ＥＰＲＯＭを内蔵したＩＣメモリカードをホスト装置に
着脱自在に構成したＩＣメモリカードシステムにおいて
、前記ＩＣメモリカードとホスト装置との間のコネクタ
には、データおよびアドレスを転送するためのバスが接
続される複数のデータアドレス共通端子と、該データア
ドレス共通端子にて入出力されるデータおよびアドレス
の区別を行なうためのステート信号が供給される２つの
ステート端子と、前記ＥＥＰＲＯＭを内蔵したＩＣメモ
リカードにてデータの書き換えを行なう場合に、そのア
ドレスのデータの消去をホスト装置側からＩＣメモリカ
ード側へ指示するための消去信号が供給される消去信号
用端子と、前記ＥＥＰＲＯＭを内蔵したＩＣメモリカー
ド内にて処理を行なっている場合に、ホスト装置側にア
クセスの一時停止を指示するＢＵＳＹ信号を送出するた
めのカード側指示端子とを備えたことを特徴とするＩＣ
メモリカードシステム。 - 【請求項２】 請求項１に記載のＩＣメモリカードシ
ステムにおいて、前記ＩＣメモリカードにてデータの書
き換えを行なう場合に、前記ＥＥＰＲＯＭを内蔵したＩ
Ｃメモリカードでは、ホスト装置側から供給される前記
消去信号に基づいて消去動作を行ない、この間に該ＥＥ
ＰＲＯＭを内蔵したＩＣメモリカードはホスト側にＢＵ
ＳＹ信号を送出してデータの転送待ちを指示する、一方
、ＳＲＡＭを内蔵したＩＣメモリカードでは前記消去信
号を無視してホスト装置側から供給されるデータの書き
込み動作を行なうことを特徴とするＩＣメモリカードシ
ステム。 - 【請求項３】 請求項１に記載のＩＣメモリカードシ
ステムにおいて、前記ホスト装置は、ＩＣメモリカード
のデータの書き換えを行なう場合に、アドレス送出を指
示するステート信号とともにそのアドレスの消去を行な
うための消去信号を送出する制御部を備えたことを特徴
とするＩＣメモリカードシステム。 - 【請求項４】 請求項１に記載のＩＣメモリカードシ
ステムにおいて、前記ＥＥＰＲＯＭを内蔵したＩＣメモ
リカードは、ホスト装置から供給されるそれぞれの制御
信号に基づいて消去モード信号、ライトモード信号およ
びリードモード信号を送出する動作モードデコーダと、
該動作モードデコーダから送出される消去モード信号に
基づいて消去動作を行なわせる消去シーケンサと、前記
動作モードデコーダから送出されるライトモード信号に
基づいてデータの書き込みを行なわせるライトシーケン
サと、前記動作モードデコーダから送出されるリードモ
ード信号に基づいてデータの読み出しを行なわせるリー
ドシーケンサとを備えたことを特徴とするＩＣメモリカ
ードシステム。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3036539A JP2724046B2 (ja) | 1991-02-07 | 1991-02-07 | Ｉｃメモリカードシステム |
| EP92101894A EP0498392B1 (en) | 1991-02-07 | 1992-02-05 | IC memory card system |
| DE69216646T DE69216646T2 (de) | 1991-02-07 | 1992-02-05 | IC-Speicherkartensystem |
| US08/387,376 US5548741A (en) | 1991-02-07 | 1995-02-13 | IC memory card system having a host processor selectively operable with an IC memory card including either an SRAM or an EEPROM |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3036539A JP2724046B2 (ja) | 1991-02-07 | 1991-02-07 | Ｉｃメモリカードシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04256088A true JPH04256088A (ja) | 1992-09-10 |
| JP2724046B2 JP2724046B2 (ja) | 1998-03-09 |
Family
ID=12472589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3036539A Expired - Fee Related JP2724046B2 (ja) | 1991-02-07 | 1991-02-07 | Ｉｃメモリカードシステム |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5548741A (ja) |
| EP (1) | EP0498392B1 (ja) |
| JP (1) | JP2724046B2 (ja) |
| DE (1) | DE69216646T2 (ja) |
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| US9798688B1 (en) | 2013-03-15 | 2017-10-24 | Bitmicro Networks, Inc. | Bus arbitration with routing and failover mechanism |
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| US9430386B2 (en) | 2013-03-15 | 2016-08-30 | Bitmicro Networks, Inc. | Multi-leveled cache management in a hybrid storage system |
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| US10489318B1 (en) | 2013-03-15 | 2019-11-26 | Bitmicro Networks, Inc. | Scatter-gather approach for parallel data transfer in a mass storage system |
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- 1995-02-13 US US08/387,376 patent/US5548741A/en not_active Expired - Lifetime
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