JPS6174200A - Ｅｅｐｒｏｍ搭載カ−ド - Google Patents
Ｅｅｐｒｏｍ搭載カ−ドInfo
- Publication number
- JPS6174200A JPS6174200A JP59197389A JP19738984A JPS6174200A JP S6174200 A JPS6174200 A JP S6174200A JP 59197389 A JP59197389 A JP 59197389A JP 19738984 A JP19738984 A JP 19738984A JP S6174200 A JPS6174200 A JP S6174200A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- terminals
- eeproms
- eeprom
- data
- Prior art date
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はデータ処理装置におけるＥＥＰＲＯＭ搭載カー
ドに関するもので、特にデータ消去および書込みの可能
なカード（関するものである。
ドに関するもので、特にデータ消去および書込みの可能
なカード（関するものである。
従来の技術
従来、この種のＥＥＰＲＯＭのデータ書き替えに際して
は、搭載カード基板に直接半田付けちれているＥＥＰＲ
ＯＭを抜き取り、プログラム専用装置でデータ消去と書
込みとを行なった後に、再度カード基板に半田付けする
といった操作が必要であつｆＣ。
は、搭載カード基板に直接半田付けちれているＥＥＰＲ
ＯＭを抜き取り、プログラム専用装置でデータ消去と書
込みとを行なった後に、再度カード基板に半田付けする
といった操作が必要であつｆＣ。
したがって、このような操作を繰り返えすことは、半田
付けの際の熱や部品の抜取りおよび挿入の際の端子付近
の配線パターンの損傷などくより、カード基板の劣化を
招き信頼性を著しく低下させるという欠点があった。
付けの際の熱や部品の抜取りおよび挿入の際の端子付近
の配線パターンの損傷などくより、カード基板の劣化を
招き信頼性を著しく低下させるという欠点があった。
見間が解決しようとする問題点
本発明の目的は、上記の欠点、すなわちＥＥＰＲＯＭ搭
載のまま消去、書込みができないという問題点を解決し
たＥＥＰＲＯＭ搭載のカードを提供することにある。
載のまま消去、書込みができないという問題点を解決し
たＥＥＰＲＯＭ搭載のカードを提供することにある。
問題点を解決するための手段
本発明は上述の問題点ｔ−解決するために、複数個のア
ドレス端子と、ＰＧＭとＣ８の動作モード指示端子と、
’ＣＣとＶＰＰの電圧端子と、データ入出力端子とを有
する複数個のＥＥＰＲＯＭと、制御信号が入力するカウ
ンタとデコーダと複数個のＡＮＤ回路との組合せよりな
り前記の各ＰＧＭ端子に信号を与えるプログラム回路と
、制御信号が入力するデコーダと複数個の選択回路との
組合せよりなり前記の各Ｃ８端子に信号を与える選択制
御回路と、前記の各データ入出力端子からの出力全党は
他装置にデータを出力する接続囲路とよりなり、前記の
各ＰＧＭ端子への入力信号と各Ｃ８端子への入力信号と
各ｖｃｃ、ｖＰＰ端子への供給電圧とを制御することＫ
より、前記ｖｉ数個の１２ＥＦＲＯＭの動作モードを消
去、ＩＦ込み、読出しのいずれかに切替えるようにした
構成を採用するものである。
ドレス端子と、ＰＧＭとＣ８の動作モード指示端子と、
’ＣＣとＶＰＰの電圧端子と、データ入出力端子とを有
する複数個のＥＥＰＲＯＭと、制御信号が入力するカウ
ンタとデコーダと複数個のＡＮＤ回路との組合せよりな
り前記の各ＰＧＭ端子に信号を与えるプログラム回路と
、制御信号が入力するデコーダと複数個の選択回路との
組合せよりなり前記の各Ｃ８端子に信号を与える選択制
御回路と、前記の各データ入出力端子からの出力全党は
他装置にデータを出力する接続囲路とよりなり、前記の
各ＰＧＭ端子への入力信号と各Ｃ８端子への入力信号と
各ｖｃｃ、ｖＰＰ端子への供給電圧とを制御することＫ
より、前記ｖｉ数個の１２ＥＦＲＯＭの動作モードを消
去、ＩＦ込み、読出しのいずれかに切替えるようにした
構成を採用するものである。
作用
本発明は上述のように構成したので、本発明のカードを
装置に実装して読出しを行う場合およびデータの消去、
書込みを行う場合、各制御ＸＩ端子に第２表のような制
御信号を印加することによって、各ＥＥＰＲＯＡｉから
のデータ続出し、消去および書込みが可能となる。
装置に実装して読出しを行う場合およびデータの消去、
書込みを行う場合、各制御ＸＩ端子に第２表のような制
御信号を印加することによって、各ＥＥＰＲＯＡｉから
のデータ続出し、消去および書込みが可能となる。
したがって従来のように−々ＥＥＰＲＯＭ ｔカート′
から取外す必要がなくなる。
から取外す必要がなくなる。
実施例
次に本発明の実施例について図ｍｔ−参照して詳細に説
明する。
明する。
まずＥＥＰＲＯＭ単体での仕様例を第２図および！１表
に示す。
に示す。
第１表
説明を簡単にするため、このＥＥＰＲＯＭ単体は１ｂｉ
ｔｘＢｗ構成とし、また本発明に直接関係しない部分は
省略する。第２図において、ＡＱ、ＡｌおよびＡ２はア
ドレス入力端子、ＰＧＭおよびＣＳは動作モード指示端
子、０はデータ入出力端子。
ｔｘＢｗ構成とし、また本発明に直接関係しない部分は
省略する。第２図において、ＡＱ、ＡｌおよびＡ２はア
ドレス入力端子、ＰＧＭおよびＣＳは動作モード指示端
子、０はデータ入出力端子。
ＶＣＣおよびＶＰＰは電源端子である。
次に各動作モードについて第１表を参照して説明する。
ＥＥＰＲＯＭに有効なデータを書込んだ後、装置に実装
して使用する場合は、ＶＣＣおよびＶＰＰＫＡ常電圧、
たとえば＋５ｖを供給することＫよシ、通常読出モード
あるいは通常非選択モードの２つのモードで動作する。
して使用する場合は、ＶＣＣおよびＶＰＰＫＡ常電圧、
たとえば＋５ｖを供給することＫよシ、通常読出モード
あるいは通常非選択モードの２つのモードで動作する。
ＰＧＭとＣ８をそれぞれ論理“０゛と“１′にすると、
通常読出モードとなり、０に読出しデータが出力される
。ま念ＣＳを論理ａｔ Ｏｍにすると、通常非選択モー
ドとな９、ＯはＨｉｇｈＺ状態となる。
通常読出モードとなり、０に読出しデータが出力される
。ま念ＣＳを論理ａｔ Ｏｍにすると、通常非選択モー
ドとな９、ＯはＨｉｇｈＺ状態となる。
ＥＥＰＲＯＭのデータ書込みを行な５ｊｉｌＲ合は、書
込み用電圧例えばｖｃｃ Ｋ ＋ ５ Ｖ 、 Ｖｐｐ
ニ＋ ２５ Ｖを供給することにょクプログラムモー
ドとなる。
込み用電圧例えばｖｃｃ Ｋ ＋ ５ Ｖ 、 Ｖｐｐ
ニ＋ ２５ Ｖを供給することにょクプログラムモー
ドとなる。
Ｃ８を論理“１゛（し、ＰＧＭＩＣ論理“Ｏ“から“１
′のパルスを与えると、プログラム消去モードとなり、
全ワードのデータが消去される。ＰＧＭとＣ８を共に論
理“Ｏ゛にすると、プログラム非選択モードとなり、Ｏ
はＨｉｇｈ Ｚ状態となる。Ｃ８を論理“０゛にし、Ｐ
ＧＭＫ論理“０゛から“１゛のパルスを与えると、プロ
グラム書込みモードとな、り、ＡＯ、ＡＩ 、Ａ２から
のアドレスにＯからのデータｔ″書込む。
′のパルスを与えると、プログラム消去モードとなり、
全ワードのデータが消去される。ＰＧＭとＣ８を共に論
理“Ｏ゛にすると、プログラム非選択モードとなり、Ｏ
はＨｉｇｈ Ｚ状態となる。Ｃ８を論理“０゛にし、Ｐ
ＧＭＫ論理“０゛から“１゛のパルスを与えると、プロ
グラム書込みモードとな、り、ＡＯ、ＡＩ 、Ａ２から
のアドレスにＯからのデータｔ″書込む。
次（本発明の一実施例をブロック回路図で示す第１図を
参照すると、本発明のＥＥＰ几ＯＭ搭載カードは第１表
のように動作し、ｌｂｌｔＸｇＷ構成のＥＥｆ’ＲＯＭ
１〜４と、端子１０１からの論理“Ｏ゛から′１′の
パルスをカウントし端子１０２からの論理″１′″によ
りＯクリアされる５ビツトのカウンタ５と、端子１０２
が論理″０１でカウンタ５のビットＯ〜１が“００”、
”０１”。
参照すると、本発明のＥＥＰ几ＯＭ搭載カードは第１表
のように動作し、ｌｂｌｔＸｇＷ構成のＥＥｆ’ＲＯＭ
１〜４と、端子１０１からの論理“Ｏ゛から′１′の
パルスをカウントし端子１０２からの論理″１′″によ
りＯクリアされる５ビツトのカウンタ５と、端子１０２
が論理″０１でカウンタ５のビットＯ〜１が“００”、
”０１”。
“１０゛、“１１′″の時にＡＮＤ回路１３〜１６にそ
れぞれ“１０００″、’０１００’、”００１０”。
れぞれ“１０００″、’０１００’、”００１０”。
“０００１”″を供給し端子１０２が“１′″の時はＡ
ＮＤ回路１３〜１６に“１１１１＠を供給するデコーダ
７と、端子１０１からの信号とデコーダフの出力のそれ
ぞれとｔ−ＡＮＤしてＥＥＰＲＯＭ１〜４の各ＰＧＭｆ
ｉ子へ入力するＡＮＤ回路１３〜１６と、端子１０３〜
１０４からの信号が“ＯＯ″″。
ＮＤ回路１３〜１６に“１１１１＠を供給するデコーダ
７と、端子１０１からの信号とデコーダフの出力のそれ
ぞれとｔ−ＡＮＤしてＥＥＰＲＯＭ１〜４の各ＰＧＭｆ
ｉ子へ入力するＡＮＤ回路１３〜１６と、端子１０３〜
１０４からの信号が“ＯＯ″″。
“０１′、“１０”、”１１°の時選択回路８〜１１へ
それぞれ“１０００″″、１０１００″、”００１０”
。
それぞれ“１０００″″、１０１００″、”００１０”
。
’０００１”を入力するデーーダ６と、端子１０８から
の信号が“Ｏ′″の時デコーダ６のそれぞれの出力をＥ
ＥＰＲＯＭ１〜４のＣ８端子へそれぞれ入力し、端子１
０８からの信４ｔ カＨｉ ｇｈ Ｚ ａ ！１ （端
子がオープン）の時端子１０２かもの信号をＥＥＰＲＯ
Ｍ １〜４の各Ｃ８端子へ入力する選択回路８〜１１と
、ＥＥＰＲＯＭのＡＯ〜Ａ２端子のそれぞれに共通に接
続された端子１０５〜１０７と、ＥＥＰＲＯＭ１〜４の
’／ＣＣ端子に＋５Ｙを供給するための端子１０９と、
端子１１０に電圧が印加されていない時は端子１０９か
らの＋５ｙｔ−１端子１１０に＋２５ＶＺ＞！印ｎｔｌ
ＪｔＬティ、６時ハ＋ ２５ Ｖｔ−ＥＥＰＲＯＭ１〜
４０ＶＰＰ端子に供給するためのダイオード１２と、Ｅ
ＥＰＲＯＭ１〜４の０端子と端子１１１とｔ−接続する
接続回路１７とから構成されている。
の信号が“Ｏ′″の時デコーダ６のそれぞれの出力をＥ
ＥＰＲＯＭ１〜４のＣ８端子へそれぞれ入力し、端子１
０８からの信４ｔ カＨｉ ｇｈ Ｚ ａ ！１ （端
子がオープン）の時端子１０２かもの信号をＥＥＰＲＯ
Ｍ １〜４の各Ｃ８端子へ入力する選択回路８〜１１と
、ＥＥＰＲＯＭのＡＯ〜Ａ２端子のそれぞれに共通に接
続された端子１０５〜１０７と、ＥＥＰＲＯＭ１〜４の
’／ＣＣ端子に＋５Ｙを供給するための端子１０９と、
端子１１０に電圧が印加されていない時は端子１０９か
らの＋５ｙｔ−１端子１１０に＋２５ＶＺ＞！印ｎｔｌ
ＪｔＬティ、６時ハ＋ ２５ Ｖｔ−ＥＥＰＲＯＭ１〜
４０ＶＰＰ端子に供給するためのダイオード１２と、Ｅ
ＥＰＲＯＭ１〜４の０端子と端子１１１とｔ−接続する
接続回路１７とから構成されている。
本実施例のカードは説明を簡単にする九め、１ｂｉｔ
ｘ ８ ＷのＥＥＰｆＬＯＭ４チップで１ｂｉｔｘ３２
Ｗ構成のメモリカードを構成しているものとする。
ｘ ８ ＷのＥＥＰｆＬＯＭ４チップで１ｂｉｔｘ３２
Ｗ構成のメモリカードを構成しているものとする。
次に本実施例の動作を第１図および第１表、第２表を参
照してｊＬＪに説明する。
照してｊＬＪに説明する。
第２表
まず本カードが装置に実装され九場合の動作を説明する
。
。
本カードが装置に実装されると、端子１０１には論理＠
０１端子１０８には論５ｉ″Ｏ″″、端子１０３〜１０
７には５ ｂｔ ｔ Ｏ７）” Ｖ ス（ｌ ｔ ＋
Ｗ 子１０９には＋５ｖが供給される。端子１０２゜１
１０はオープンとなる。これによ３ＥＥＰＲＯＭ１〜４
はＶＣＣ端子＞２びＶｐｐｆｆ１子に＋ ５ Ｖ 、Ｐ
ＧＭ端子に論ＩＩ“Ｏ″″が供給され、通常読出モード
ちるいは通常非選択モードとなる。また１子１０３〜１
０７かものアドレス信号５ ｂｉｔの下ｊｉ３ｂｉｔに
相当する端子１０５〜１０７からのアドレスはＥＥＰＲ
ＯＭ１〜４のそれぞれの８Ｗをアドレスし、端子１０３
〜１０７からのアドレス信号５ｂｉｔの上位２ ｂｉｔ
に相当する端子１０３〜１０４からのアドレスはデコー
ダ６でデコードされｚＥＰＲＯＭ１〜４のＣ８Ｑ子の１
つだけを論理“１１にする。
０１端子１０８には論５ｉ″Ｏ″″、端子１０３〜１０
７には５ ｂｔ ｔ Ｏ７）” Ｖ ス（ｌ ｔ ＋
Ｗ 子１０９には＋５ｖが供給される。端子１０２゜１
１０はオープンとなる。これによ３ＥＥＰＲＯＭ１〜４
はＶＣＣ端子＞２びＶｐｐｆｆ１子に＋ ５ Ｖ 、Ｐ
ＧＭ端子に論ＩＩ“Ｏ″″が供給され、通常読出モード
ちるいは通常非選択モードとなる。また１子１０３〜１
０７かものアドレス信号５ ｂｉｔの下ｊｉ３ｂｉｔに
相当する端子１０５〜１０７からのアドレスはＥＥＰＲ
ＯＭ１〜４のそれぞれの８Ｗをアドレスし、端子１０３
〜１０７からのアドレス信号５ｂｉｔの上位２ ｂｉｔ
に相当する端子１０３〜１０４からのアドレスはデコー
ダ６でデコードされｚＥＰＲＯＭ１〜４のＣ８Ｑ子の１
つだけを論理“１１にする。
したがってＢＥＰＲＯＭ１〜４０１つだけは＝を出しデ
ータをＯ：Ａ子に出力し、他は）ＩｉｇｈＺ状態となシ
、端子１１１には胱出しデータが出力てれる。
ータをＯ：Ａ子に出力し、他は）ＩｉｇｈＺ状態となシ
、端子１１１には胱出しデータが出力てれる。
例えば端子１０３〜１０７に“０１０１１”の７）”Ｌ
／Ｘが入力されると、ＥＥＰＲＯＭ２のアドレス”０１
１’″のデータが端子１１１に読出される訳で、カード
としては１ｂｉｔｘ３２Ｗ構成となる。
／Ｘが入力されると、ＥＥＰＲＯＭ２のアドレス”０１
１’″のデータが端子１１１に読出される訳で、カード
としては１ｂｉｔｘ３２Ｗ構成となる。
次に本カードを装置からはずし、ＥＥＰＲＯＭ１〜４の
それぞれのデータが書替えられる動作を説明する。
それぞれのデータが書替えられる動作を説明する。
端子１０１〜１０２，１０５〜１０７，１０９〜１１０
にはＥＥＰＲＯＭが単体でプログラムされる場合のＰＧ
Ｍ、Ｃ８，ＡＯ〜Ａ２ 、Ｖ（Ｃ＊ＶＰ？信号がそれぞ
れ供給される。池の端子１０３〜１０４゜１０８はオー
プンとなる。
にはＥＥＰＲＯＭが単体でプログラムされる場合のＰＧ
Ｍ、Ｃ８，ＡＯ〜Ａ２ 、Ｖ（Ｃ＊ＶＰ？信号がそれぞ
れ供給される。池の端子１０３〜１０４゜１０８はオー
プンとなる。
したがって第１表のプログラムモードを参照して各モー
ドの動作を説明する。
ドの動作を説明する。
端子１０２が論理“１′″にされ端子１０１に論理“Ｏ
′から′１′″のパルスが与えられると、Ａ ？Ｊ １
）回路１３−１６によシＥＥＰＲＯン１１〜４の全てＣ
’） Ｐ Ｇ Ｍ ４子に端子１０１のパルスが供給さ
れる。′また、選ノ（回路８〜１１によシＥＥＰＲＯＭ
１〜４の全てのＣ８端子に論理“１″を供給する。
′から′１′″のパルスが与えられると、Ａ ？Ｊ １
）回路１３−１６によシＥＥＰＲＯン１１〜４の全てＣ
’） Ｐ Ｇ Ｍ ４子に端子１０１のパルスが供給さ
れる。′また、選ノ（回路８〜１１によシＥＥＰＲＯＭ
１〜４の全てのＣ８端子に論理“１″を供給する。
したがってＥＥＰＲＯＭ １〜４は全てプログラム消去
モードとな）消去される。一方カウンタ５は端子１０２
からの論理″１１によ！１１０クリアされる。
モードとな）消去される。一方カウンタ５は端子１０２
からの論理″１１によ！１１０クリアされる。
次に端子１０２が論理“０゛にされ端子１０１に論理“
０゛から“ｌ゛のパルスが与えられると、カクンタ５は
パルス全カウントし、その結果ＡＮＤ回路１３〜１６は
１回〜８回のパルスをＥＥＰＲＯＭｌのＰＧＭ端子に、
９回〜１６回のパルスをＥＥＰＲＯＭ２のＰＧＭ端子に
、１７回〜２４回のパルスをＥＥＰＲＯＭ３のＰＧＭ端
子に、２５回〜３２回のパルスをＥＥＰＲＯＭ４のＰ
Ｇ Ｍ端子にのみ供給する。また選択回路８〜１１によ
りＥＥＰＲＯＭ １〜４の全てのＣ８端子は論理″０１
にされる０したがって１回〜８回のパルスではＥＥＰＲ
ＯＭｌのみが、９回〜１６回のパルスではＥＥＰＲＯＭ
２のみが、１７回〜２４回のパルスではＥＥＰＲＯＭ３
のみが、２５回〜３２回のパルスではＥＥＰＲＯＭ４の
みがプログラム書込みモードとなり、その他はプログラ
ム非選択モードとなる。ζ２Ｌによプそれぞれのパルス
のタイミングでＥＥＰ几ＯＭ１〜４は端子１０５〜１０
７で与えられるアドレスに端子１１１からのデータが書
込まれていく。
０゛から“ｌ゛のパルスが与えられると、カクンタ５は
パルス全カウントし、その結果ＡＮＤ回路１３〜１６は
１回〜８回のパルスをＥＥＰＲＯＭｌのＰＧＭ端子に、
９回〜１６回のパルスをＥＥＰＲＯＭ２のＰＧＭ端子に
、１７回〜２４回のパルスをＥＥＰＲＯＭ３のＰＧＭ端
子に、２５回〜３２回のパルスをＥＥＰＲＯＭ４のＰ
Ｇ Ｍ端子にのみ供給する。また選択回路８〜１１によ
りＥＥＰＲＯＭ １〜４の全てのＣ８端子は論理″０１
にされる０したがって１回〜８回のパルスではＥＥＰＲ
ＯＭｌのみが、９回〜１６回のパルスではＥＥＰＲＯＭ
２のみが、１７回〜２４回のパルスではＥＥＰＲＯＭ３
のみが、２５回〜３２回のパルスではＥＥＰＲＯＭ４の
みがプログラム書込みモードとなり、その他はプログラ
ム非選択モードとなる。ζ２Ｌによプそれぞれのパルス
のタイミングでＥＥＰ几ＯＭ１〜４は端子１０５〜１０
７で与えられるアドレスに端子１１１からのデータが書
込まれていく。
以上のようにＥＥＰＲＯＭ単体でのプログラム時と同様
のプログラム専用装置で、カード上の複数のＥＥＰＲＯ
Ｍのチップの選択を自動的に行い、プログラムが可能と
なる利点がある。
のプログラム専用装置で、カード上の複数のＥＥＰＲＯ
Ｍのチップの選択を自動的に行い、プログラムが可能と
なる利点がある。
発明の効果
以上に説明し念よりに、本発明によれば、続出しモード
とプログラムモードとの切替のための回路を設けること
により、複数のＥＥＰＲＯＭを搭載するカードのまま従
来のＥＥＰＲＯＭ単体の時と同じプログラム装置でプロ
グラムが行えるため、チップを抜き取ったｐ取シ付けし
ｆｃフしてカード基板を劣化させることがなく、カード
の信頼性およびプログラム時の操作性が向上するという
効果がちる。
とプログラムモードとの切替のための回路を設けること
により、複数のＥＥＰＲＯＭを搭載するカードのまま従
来のＥＥＰＲＯＭ単体の時と同じプログラム装置でプロ
グラムが行えるため、チップを抜き取ったｐ取シ付けし
ｆｃフしてカード基板を劣化させることがなく、カード
の信頼性およびプログラム時の操作性が向上するという
効果がちる。
第１図は本発明の一実施例を示すブロック図、第２図は
ＥＥＰＲＯＭチップ単体のブロック図である０ １〜４．・・・・・ＥＥＰＲＯＭチップ、５・・・・・
・カクンタ、６・・・・・・第１のデコーダ、７・・・
・・・第２のデコーダ、８〜１１・・・・・・選択回路
、１２・・・・・・ダイオード、１３〜１６・・・・・
・ＡＮＤ回路、１７・・・・・・接続回路、１０１．１
０２・・・・・・プログラム制御端子、１０３゜１０４
・・・・・・Ｏ８の制御端子、１０５〜１０７・・・・
・・アドレス共通端子、１０８・・・・・・制御＃１子
、１０９゜１１０・・・・・・電圧共通端子、１１１・
・・・・・データ端子、人。〜Ａ、・・・・・・アドレ
ス端子、ＰＧＭ、Ｃ８・・・・・・動作モード指示端子
、ｖＣＣ＋ ■ＰＰ・・・・・・電圧端子、Ｏ・・・・
・・入出力端子。 二二ε
ＥＥＰＲＯＭチップ単体のブロック図である０ １〜４．・・・・・ＥＥＰＲＯＭチップ、５・・・・・
・カクンタ、６・・・・・・第１のデコーダ、７・・・
・・・第２のデコーダ、８〜１１・・・・・・選択回路
、１２・・・・・・ダイオード、１３〜１６・・・・・
・ＡＮＤ回路、１７・・・・・・接続回路、１０１．１
０２・・・・・・プログラム制御端子、１０３゜１０４
・・・・・・Ｏ８の制御端子、１０５〜１０７・・・・
・・アドレス共通端子、１０８・・・・・・制御＃１子
、１０９゜１１０・・・・・・電圧共通端子、１１１・
・・・・・データ端子、人。〜Ａ、・・・・・・アドレ
ス端子、ＰＧＭ、Ｃ８・・・・・・動作モード指示端子
、ｖＣＣ＋ ■ＰＰ・・・・・・電圧端子、Ｏ・・・・
・・入出力端子。 二二ε
Claims (1)
- 複数個のＥＥＰＲＯＭを搭載カード基板上に搭載したま
ま前記各ＥＥＰＲＯＭの動作モードを切替えられるＥＥ
ＰＲＯＭ搭載カードであって、複数個のアドレス端子と
、ＰＧＭとＣＳの動作モード指示端子と、ＶｃｃとＶｐ
ｐの電圧端子と、データ入出力端子とを有する複数個の
ＥＥＰＲＯＭと、制御信号が入力するカウンタとデコー
ダと複数個のＡＮＤ回路との組合せよりなり前記の各Ｐ
ＧＭ端子に信号を与えるプログラム回路と、制御信号が
入力するデコーダと複数個の選択回路との組合せよりな
り前記の各ＣＳ端子に信号を与える選択制御回路と、前
記の各データ入出力端子からの出力を受け他装置にデー
タを出力する接続回路とよりなり、前記の各ＰＧＭ端子
への入力信号と各ＣＳ端子への入力信号と各Ｖｃｃ、Ｖ
ｐｐ端子への供給電圧とを制御することにより、前記複
数個のＥＥＰＲＯＭの動作モードを消去、書込み、読出
しのいずれかに切替えるように構成されていることを特
徴とするＥＥＰＲＯＭ搭載カード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59197389A JPS6174200A (ja) | 1984-09-20 | 1984-09-20 | Ｅｅｐｒｏｍ搭載カ−ド |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59197389A JPS6174200A (ja) | 1984-09-20 | 1984-09-20 | Ｅｅｐｒｏｍ搭載カ−ド |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6174200A true JPS6174200A (ja) | 1986-04-16 |
Family
ID=16373693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59197389A Pending JPS6174200A (ja) | 1984-09-20 | 1984-09-20 | Ｅｅｐｒｏｍ搭載カ−ド |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6174200A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1989007319A1 (en) * | 1988-02-04 | 1989-08-10 | Fanuc Ltd | Memory module |
| JPH04256088A (ja) * | 1991-02-07 | 1992-09-10 | Fuji Photo Film Co Ltd | Ｉｃメモリカードシステム |
-
1984
- 1984-09-20 JP JP59197389A patent/JPS6174200A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1989007319A1 (en) * | 1988-02-04 | 1989-08-10 | Fanuc Ltd | Memory module |
| JPH04256088A (ja) * | 1991-02-07 | 1992-09-10 | Fuji Photo Film Co Ltd | Ｉｃメモリカードシステム |
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