JPH0758502B2 - Ｉｃカード - Google Patents
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- JPH0758502B2 JPH0758502B2 JP63160742A JP16074288A JPH0758502B2 JP H0758502 B2 JPH0758502 B2 JP H0758502B2 JP 63160742 A JP63160742 A JP 63160742A JP 16074288 A JP16074288 A JP 16074288A JP H0758502 B2 JPH0758502 B2 JP H0758502B2
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- 238000001514 detection method Methods 0.000 claims description 10
- 238000012360 testing method Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 10
- 230000006870 function Effects 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
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- Semiconductor Integrated Circuits (AREA)
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ICカードに係り、特にICカード自身のテス
ト（製品テスト）を実行するテストプログラムとICカー
ドを使用するために各種の機能を実行する応用プログラ
ムとの双方を格納しているICカードに関するものであ
る。
ト（製品テスト）を実行するテストプログラムとICカー
ドを使用するために各種の機能を実行する応用プログラ
ムとの双方を格納しているICカードに関するものであ
る。
第６図は従来のICカードの構成を示すブロック図であ
る。CPU（１）にバス（２）を介してシステムROM（３）
及び応用ROM（４）が接続されている。第７図に示すよ
うに、システムROM（３）内にはICカード自身のテスト
を行うためのテストプログラム（31）が格納され、応用
ROM（４）内にはICカードを使用する上で必要な各種の
機能を実行する応用プログラム（41）が格納されてい
る。また、システムROM（３）内には、テストプログラ
ム（31）と応用プログラム（41）とのいずれを実行する
かを判断してこれから実行するプログラムへ分岐する分
岐ルーチン（32）も格納されている。
る。CPU（１）にバス（２）を介してシステムROM（３）
及び応用ROM（４）が接続されている。第７図に示すよ
うに、システムROM（３）内にはICカード自身のテスト
を行うためのテストプログラム（31）が格納され、応用
ROM（４）内にはICカードを使用する上で必要な各種の
機能を実行する応用プログラム（41）が格納されてい
る。また、システムROM（３）内には、テストプログラ
ム（31）と応用プログラム（41）とのいずれを実行する
かを判断してこれから実行するプログラムへ分岐する分
岐ルーチン（32）も格納されている。
第６図において、バス（２）にはさらに可変データを格
納するEEPROM（５）、一時的にデータを記憶するRAM
（６）及び外部機器との間でデータの入出力を行う入出
力回路（７）が接続されている。そして、第８図に示す
ようにシステムROM（３）、応用ROM（４）、EEPROM
（５）、RAM（６）及び入出力回路（７）は同一のメモ
リ空間上に配置されており、同じ形の命令で容易にこれ
ら各領域をアクセスすることができるようになってい
る。
納するEEPROM（５）、一時的にデータを記憶するRAM
（６）及び外部機器との間でデータの入出力を行う入出
力回路（７）が接続されている。そして、第８図に示す
ようにシステムROM（３）、応用ROM（４）、EEPROM
（５）、RAM（６）及び入出力回路（７）は同一のメモ
リ空間上に配置されており、同じ形の命令で容易にこれ
ら各領域をアクセスすることができるようになってい
る。
また、システムROM（３）、応用ROM（４）、EEPROM
（５）、RAM（６）の各メモリ及び入出力回路（７）に
は、それぞれバス（２）の状態から第８図のメモリ空間
の配置に基づいてこれらメモリあるいは入出力回路
（７）を選択するための選択回路（13）、（14）、（1
5）、（16）及び（17）が接続されている。
（５）、RAM（６）の各メモリ及び入出力回路（７）に
は、それぞれバス（２）の状態から第８図のメモリ空間
の配置に基づいてこれらメモリあるいは入出力回路
（７）を選択するための選択回路（13）、（14）、（1
5）、（16）及び（17）が接続されている。
尚、端子（P1）は正電源入力端子、（P2）は電源用接地
端子、（P3）はCPU（１）の初期化を行うリセット信号
を入力するリセット信号端子、（P4）はクロック信号を
入力するクロック端子、（P5）はI/O端子である。
端子、（P3）はCPU（１）の初期化を行うリセット信号
を入力するリセット信号端子、（P4）はクロック信号を
入力するクロック端子、（P5）はI/O端子である。
このようなICカードにおいて、リセット信号端子（P3）
からリセット信号が入力されると、CPU（１）は予めシ
ステムROM（３）内の所定の番地に格納されている分岐
ルーチン（32）の実行開始番地を読み出し、この実行開
始番地から分岐ルーチン（32）の実行を開始する。分岐
ルーチン（32）では、CPU（１）は、テストプログラム
（31）の実行指令が外部機器からI/O端子（P5）に入力
されたときにはそのままテストプログラム（31）に移行
する。このテストプログラム（31）には十分なる製品テ
ストが可能となるように任意の番地をアクセスすること
のできる機能が設けられており、CPU（１）はテストプ
ログラム（31）に従って各番地をアクセスし、これによ
り製品テストが行なわれる。
からリセット信号が入力されると、CPU（１）は予めシ
ステムROM（３）内の所定の番地に格納されている分岐
ルーチン（32）の実行開始番地を読み出し、この実行開
始番地から分岐ルーチン（32）の実行を開始する。分岐
ルーチン（32）では、CPU（１）は、テストプログラム
（31）の実行指令が外部機器からI/O端子（P5）に入力
されたときにはそのままテストプログラム（31）に移行
する。このテストプログラム（31）には十分なる製品テ
ストが可能となるように任意の番地をアクセスすること
のできる機能が設けられており、CPU（１）はテストプ
ログラム（31）に従って各番地をアクセスし、これによ
り製品テストが行なわれる。
一方、テストプログラム（31）の実行指令が入力されな
い場合には予め応用ROM（４）内の所定の番地に格納さ
れている応用プログラム（41）の実行開始番地を読み出
し、この実行開始番地から応用プログラム（41）の実行
を開始する。
い場合には予め応用ROM（４）内の所定の番地に格納さ
れている応用プログラム（41）の実行開始番地を読み出
し、この実行開始番地から応用プログラム（41）の実行
を開始する。
しかしながら、上述したようにシステムROM（３）と応
用ROM（４）とが同一のメモリ空間に配置されているた
め、ICカードを通常に使用するとき、すなわち応用プロ
グラム（41）の実行時にテストプログラム（31）を読み
出し、テストプログラム（31）に入る手段を知ることが
可能となってしまう。その結果、テストプログラム（3
1）に設けられている機能を用いて任意の番地にアクセ
スすることができるようになり、不正なアクセスが行な
われる恐れがあるという問題点を有していた。
用ROM（４）とが同一のメモリ空間に配置されているた
め、ICカードを通常に使用するとき、すなわち応用プロ
グラム（41）の実行時にテストプログラム（31）を読み
出し、テストプログラム（31）に入る手段を知ることが
可能となってしまう。その結果、テストプログラム（3
1）に設けられている機能を用いて任意の番地にアクセ
スすることができるようになり、不正なアクセスが行な
われる恐れがあるという問題点を有していた。
この発明はこのような問題点を解消するためになされた
もので、不正なアクセスを防止することができる安全性
の高いICカードを得ることを目的とする。
もので、不正なアクセスを防止することができる安全性
の高いICカードを得ることを目的とする。
この発明に係るICカードは、CPUと、テストプログラム
が格納された第１のメモリと、応用プログラムが格納さ
れた第２のメモリと、前記CPUと前記第１及び第２のメ
モリとを接続するバスと、前記CPUが前記第２のメモリ
内の応用プログラムを実行したことを検出する検出手段
と、前記検出手段が前記CPUによる前記応用プログラム
の実行を検出したときには前記第１のメモリと前記バス
との接続を遮断する遮断手段とを備えたものである。
が格納された第１のメモリと、応用プログラムが格納さ
れた第２のメモリと、前記CPUと前記第１及び第２のメ
モリとを接続するバスと、前記CPUが前記第２のメモリ
内の応用プログラムを実行したことを検出する検出手段
と、前記検出手段が前記CPUによる前記応用プログラム
の実行を検出したときには前記第１のメモリと前記バス
との接続を遮断する遮断手段とを備えたものである。
この発明においては、検出手段が第２のメモリ内の応用
プログラムの実行を検出すると、遮断手段によりテスト
プログラムが格納されている第１のメモリとバスとの接
続が遮断される。
プログラムの実行を検出すると、遮断手段によりテスト
プログラムが格納されている第１のメモリとバスとの接
続が遮断される。
以下、この発明の実施例を添付図面に基づいて説明す
る。
る。
第１図はこの発明の一実施例に係るICカードの構成を示
すブロック図である。このICカードはCPU（１）を有
し、CPU（１）にバス（２）を介して第１のメモリであ
るシステムROM（３）及び第２のメモリである応用ROM
（４）が接続されている。バス（２）にはさらに可変デ
ータを格納するEEPROM（５）、一時的にデータを記憶す
るRAM（６）及び外部機器との間でデータの入出力を行
う入出力回路（７）が接続されている。
すブロック図である。このICカードはCPU（１）を有
し、CPU（１）にバス（２）を介して第１のメモリであ
るシステムROM（３）及び第２のメモリである応用ROM
（４）が接続されている。バス（２）にはさらに可変デ
ータを格納するEEPROM（５）、一時的にデータを記憶す
るRAM（６）及び外部機器との間でデータの入出力を行
う入出力回路（７）が接続されている。
システムROM（３）内にはICカード自身のテストを行う
ためのテストプログラムが格納され、応用ROM（４）内
にはICカードを使用する上で必要な各種の機能を実行す
る応用プログラムが格納されている。また、システムRO
M（３）内には、テストプログラムと応用プログラムと
のいずれを実行するかを判断してこれから実行するプロ
グラムへ分岐する分岐ルーチンも格納されている。
ためのテストプログラムが格納され、応用ROM（４）内
にはICカードを使用する上で必要な各種の機能を実行す
る応用プログラムが格納されている。また、システムRO
M（３）内には、テストプログラムと応用プログラムと
のいずれを実行するかを判断してこれから実行するプロ
グラムへ分岐する分岐ルーチンも格納されている。
また、応用ROM（４）、EEPROM（５）、RAM（６）の各メ
モリ及び入出力回路（７）にはそれぞれ選択回路（1
4）、（15）、（16）及び（17）が接続されている。こ
れらの選択回路は、バス（２）の状態から上記のメモリ
あるいは入出力回路（７）を選択するためのものであ
る。
モリ及び入出力回路（７）にはそれぞれ選択回路（1
4）、（15）、（16）及び（17）が接続されている。こ
れらの選択回路は、バス（２）の状態から上記のメモリ
あるいは入出力回路（７）を選択するためのものであ
る。
一方、システムROM（３）には遮断手段となる選択回路
（８）が接続され、さらにこの選択回路（８）に検出手
段たる検出回路（９）が接続されている。検出回路
（９）はCPU（１）が応用ROM（４）内の応用プログラム
の実行開始番地を読み出したことをバス（２）を介して
検出すると、システムROM選択禁止信号を選択回路
（８）に出力する。選択回路（８）は他の選択回路（1
4）〜（17）と同様にバス（２）の状態によりシステムR
OM（３）を選択してバス（２）との情報の伝達を可能と
させるものであるが、検出回路（９）からシステムROM
選択禁止信号が入力されるとバス（２）の状態に拘わら
ずにシステムROM（３）の選択を行わず、これによりシ
ステムROM（３）とバス（２）との接続を実質的に遮断
する。
（８）が接続され、さらにこの選択回路（８）に検出手
段たる検出回路（９）が接続されている。検出回路
（９）はCPU（１）が応用ROM（４）内の応用プログラム
の実行開始番地を読み出したことをバス（２）を介して
検出すると、システムROM選択禁止信号を選択回路
（８）に出力する。選択回路（８）は他の選択回路（1
4）〜（17）と同様にバス（２）の状態によりシステムR
OM（３）を選択してバス（２）との情報の伝達を可能と
させるものであるが、検出回路（９）からシステムROM
選択禁止信号が入力されるとバス（２）の状態に拘わら
ずにシステムROM（３）の選択を行わず、これによりシ
ステムROM（３）とバス（２）との接続を実質的に遮断
する。
尚、第６図の従来例と同様に、このICカードには、正電
源入力端子（P1）、電源用接地端子（P2）、リセット信
号端子（P3）、クロック端子（P4）、I/O端子（P5）が
設けられている。
源入力端子（P1）、電源用接地端子（P2）、リセット信
号端子（P3）、クロック端子（P4）、I/O端子（P5）が
設けられている。
次に、この実施例の動作を述べる。
まず、リセット信号端子（P3）からリセット信号が入力
されると、CPU（１）は予めシステムROM（３）内の所定
の番地に格納されている分岐ルーチンの実行開始番地を
読み出し、この実行開始番地から分岐ルーチンの実行を
開始する。
されると、CPU（１）は予めシステムROM（３）内の所定
の番地に格納されている分岐ルーチンの実行開始番地を
読み出し、この実行開始番地から分岐ルーチンの実行を
開始する。
分岐ルーチンでは、始めにI/O端子（P5）の状態チェッ
クが行なわれ、製品テスト実行の指令の有無が判断され
る。その結果、製品テストを実行する旨の指令があった
ときには、この分岐ルーチンに引き続いてそのままテス
トプログラムが実行される。このテストプログラムには
十分なる製品テストが可能となるように任意の番地をア
クセスすることのできる機能が設けられており、CPU
（１）はテストプログラムに従って各番地をアクセス
し、これにより製品テストが行なわれる。
クが行なわれ、製品テスト実行の指令の有無が判断され
る。その結果、製品テストを実行する旨の指令があった
ときには、この分岐ルーチンに引き続いてそのままテス
トプログラムが実行される。このテストプログラムには
十分なる製品テストが可能となるように任意の番地をア
クセスすることのできる機能が設けられており、CPU
（１）はテストプログラムに従って各番地をアクセス
し、これにより製品テストが行なわれる。
このとき、バス（２）に接続されているシステムROM
（３）、応用ROM（４）、EEPROM（５）、RAM（６）の各
メモリ及び入出力回路（７）は第2A図に示すように同一
のメモリ空間上に配置され、それぞれ選択回路（８）、
（14）、（15）、（16）及び（17）によりバス（２）の
状態に基づいて選択されるようになっている。
（３）、応用ROM（４）、EEPROM（５）、RAM（６）の各
メモリ及び入出力回路（７）は第2A図に示すように同一
のメモリ空間上に配置され、それぞれ選択回路（８）、
（14）、（15）、（16）及び（17）によりバス（２）の
状態に基づいて選択されるようになっている。
一方、製品テスト実行の指令が入力されない場合には、
分岐ルーチンから応用ROM（４）内の応用プログラムへ
と移行すべく、CPU（１）はバス（２）を介して予め応
用ROM（４）内の所定の番地に格納されている応用プロ
グラムの実行開始番地を読み出す。このとき、CPU
（１）が応用プログラムの実行開始番地を読み出したこ
とが検出回路（９）により検出され、検出回路（９）か
ら選択回路（８）にシステムROM選択禁止信号が出力さ
れる。これにより、選択回路（８）はバス（２）の状態
に拘わらずにシステムROM（３）を選択しないようにな
る。すなわち、システムROM（３）とバス（２）との接
続が実質的に遮断され、第2B図に示すようにメモリ空間
からシステムROM（３）が排除された状態となる。
分岐ルーチンから応用ROM（４）内の応用プログラムへ
と移行すべく、CPU（１）はバス（２）を介して予め応
用ROM（４）内の所定の番地に格納されている応用プロ
グラムの実行開始番地を読み出す。このとき、CPU
（１）が応用プログラムの実行開始番地を読み出したこ
とが検出回路（９）により検出され、検出回路（９）か
ら選択回路（８）にシステムROM選択禁止信号が出力さ
れる。これにより、選択回路（８）はバス（２）の状態
に拘わらずにシステムROM（３）を選択しないようにな
る。すなわち、システムROM（３）とバス（２）との接
続が実質的に遮断され、第2B図に示すようにメモリ空間
からシステムROM（３）が排除された状態となる。
このような状態でCPU（１）により応用プログラムが実
行される。従って、応用プログラムの実行時にこの応用
プログラムからシステムROM（３）内のテストプログラ
ムにアクセスすることは不可能となり、不正なアクセス
が防止される。
行される。従って、応用プログラムの実行時にこの応用
プログラムからシステムROM（３）内のテストプログラ
ムにアクセスすることは不可能となり、不正なアクセス
が防止される。
ここで、システムROM（３）及び応用ROM（４）のための
選択回路（８）及び（14）と検出回路（９）とを具体的
に構成した回路図を第３図に示す。この回路は、フリッ
プフロップ回路（18）、アンド回路（19）〜（21）、ナ
ンド回路（22）及びインバータ回路（23）〜（25）から
なり、16進数４桁（16ビット構成）の番地を有するメモ
リ空間から、指定された番地によってシステムROM
（３）あるいは応用ROM（４）の選択を制御するもので
ある。
選択回路（８）及び（14）と検出回路（９）とを具体的
に構成した回路図を第３図に示す。この回路は、フリッ
プフロップ回路（18）、アンド回路（19）〜（21）、ナ
ンド回路（22）及びインバータ回路（23）〜（25）から
なり、16進数４桁（16ビット構成）の番地を有するメモ
リ空間から、指定された番地によってシステムROM
（３）あるいは応用ROM（４）の選択を制御するもので
ある。
通常時のメモリ配置図を第4A図に示す。応用ROM（４）
は4000〜7FFF番地に、システムROM（３）はC000〜FFFF
番地にそれぞれ配置される。応用ROM（４）内の応用プ
ログラムの実行開始番地を5000番地とし、この5000番地
に応用プログラムの最初の命令A9が格納されている。ま
た、実行開始番地5000が応用ROM（４）内の7FFE番地及
び7FFF番地に格納されている。この応用プログラムの実
行開始番地5000が格納された番地のうち下位の番地7FFE
がシステムROM（３）内のE001番地及びE002番地に格納
され、これらのすく下位のE000番地にあるジャンプ命令
6Cにより番地7FFE及び7FFFを介して応用プログラムの実
行開始番地5000にジャンプできるように構成されてい
る。
は4000〜7FFF番地に、システムROM（３）はC000〜FFFF
番地にそれぞれ配置される。応用ROM（４）内の応用プ
ログラムの実行開始番地を5000番地とし、この5000番地
に応用プログラムの最初の命令A9が格納されている。ま
た、実行開始番地5000が応用ROM（４）内の7FFE番地及
び7FFF番地に格納されている。この応用プログラムの実
行開始番地5000が格納された番地のうち下位の番地7FFE
がシステムROM（３）内のE001番地及びE002番地に格納
され、これらのすく下位のE000番地にあるジャンプ命令
6Cにより番地7FFE及び7FFFを介して応用プログラムの実
行開始番地5000にジャンプできるように構成されてい
る。
次に、第３図の回路の動作を第５図のタイミングチャー
ト図を参照しながら説明する。
ト図を参照しながら説明する。
まず、電源が入り、リセット信号がフリップフロップ回
路（18）の端子RDに入力されると、フリップフロップ回
路（18）はリセット状態となり、システムROM選択禁止
信号はＬレベルとなる。従って、インバータ回路（25）
を介してアンド回路（20）にＨレベルの信号が入力し、
これによりシステムROM（３）の選択が可能な状態とな
る。すなわち、メモリ配置は第4A図に示す通りとなる。
路（18）の端子RDに入力されると、フリップフロップ回
路（18）はリセット状態となり、システムROM選択禁止
信号はＬレベルとなる。従って、インバータ回路（25）
を介してアンド回路（20）にＨレベルの信号が入力し、
これによりシステムROM（３）の選択が可能な状態とな
る。すなわち、メモリ配置は第4A図に示す通りとなる。
そして、バス（図示せず）を通してシステムROM（３）
の領域であるC000〜FFFF番地の中の任意の番地が指定さ
れると、この領域ではADOからAD15までの16ビットから
なる各番地の上位２ビットAD14及びAD15が共に必ずＨレ
ベルとなるので、第３図におけるアンド回路（19）及び
（21）を介してシステムROM（３）にＨレベルのシステ
ムROM選択信号が入力され、これによりシステムROM
（３）が選択される。
の領域であるC000〜FFFF番地の中の任意の番地が指定さ
れると、この領域ではADOからAD15までの16ビットから
なる各番地の上位２ビットAD14及びAD15が共に必ずＨレ
ベルとなるので、第３図におけるアンド回路（19）及び
（21）を介してシステムROM（３）にＨレベルのシステ
ムROM選択信号が入力され、これによりシステムROM
（３）が選択される。
一方、応用ROM（４）の領域である4000〜7FFF番地の中
の任意の番地が指定されると、この領域では各番地の上
位２ビットAD14及びAD15がそれぞれ必ずＨレベル及びＬ
レベルとなるので、アンド回路（19）、（21）及びイン
バータ回路（24）を介して応用ROM（４）にＨレベルの
応用ROM選択信号が入力され、これにより応用ROM（４）
が選択される。
の任意の番地が指定されると、この領域では各番地の上
位２ビットAD14及びAD15がそれぞれ必ずＨレベル及びＬ
レベルとなるので、アンド回路（19）、（21）及びイン
バータ回路（24）を介して応用ROM（４）にＨレベルの
応用ROM選択信号が入力され、これにより応用ROM（４）
が選択される。
ところで、システムROM（３）内の分岐ルーチンにおい
て応用ROM（４）の応用プログラムに分岐する場合には
次ぎのようになる。まず、E000番地でジャンプ命令6Cが
読み込まれ、この命令によりE001番地及びE002番地に格
納されている番地7FFEが読まれ、さらに7FFE番地及びこ
れに続く7FFF番地に格納されている応用プログラムの実
行開始番地5000が読み込まれる。
て応用ROM（４）の応用プログラムに分岐する場合には
次ぎのようになる。まず、E000番地でジャンプ命令6Cが
読み込まれ、この命令によりE001番地及びE002番地に格
納されている番地7FFEが読まれ、さらに7FFE番地及びこ
れに続く7FFF番地に格納されている応用プログラムの実
行開始番地5000が読み込まれる。
応用ROM（４）内の領域であるこの実行開始番地5000が
読み込まれる時刻t1には、上述したように応用ROM
（４）にＨレベルの応用ROM選択信号が入力されると共
に5000番地を示す最下位ビットAD0がＨレベルとなるの
で、第３図のナンド回路（22）からフリップフロップ回
路（18）にＬレベルの信号が入力される。これにより、
このフリップフロップ回路（18）から出力されるシステ
ムROM選択禁止信号はＨレベルに反転し、以後フリップ
フロップ回路（18）に再びリセット信号が入力されるま
でシステムROM選択禁止信号のＨレベルが維持される。
このため、システムROM（３）に接続されたアンド回路
（20）にはインバータ回路（25）を介してＬレベルの信
号が入力し、バスの状態、特にビットAD14及びAD15のレ
ベルに拘わらずシステムROM選択信号はＬレベルとなっ
てシステムROM（３）を選択することができない状態と
なる。
読み込まれる時刻t1には、上述したように応用ROM
（４）にＨレベルの応用ROM選択信号が入力されると共
に5000番地を示す最下位ビットAD0がＨレベルとなるの
で、第３図のナンド回路（22）からフリップフロップ回
路（18）にＬレベルの信号が入力される。これにより、
このフリップフロップ回路（18）から出力されるシステ
ムROM選択禁止信号はＨレベルに反転し、以後フリップ
フロップ回路（18）に再びリセット信号が入力されるま
でシステムROM選択禁止信号のＨレベルが維持される。
このため、システムROM（３）に接続されたアンド回路
（20）にはインバータ回路（25）を介してＬレベルの信
号が入力し、バスの状態、特にビットAD14及びAD15のレ
ベルに拘わらずシステムROM選択信号はＬレベルとなっ
てシステムROM（３）を選択することができない状態と
なる。
すなわち、システムROM（３）とバスとの接続が実質上
遮断され、第4B図に示すようにシステムROM（３）が存
在しないメモリ配置となる。
遮断され、第4B図に示すようにシステムROM（３）が存
在しないメモリ配置となる。
これら第３〜５図の具体例は単に一例を示したに過ぎ
ず、この発明はこの具体例に限定されるものではない。
ず、この発明はこの具体例に限定されるものではない。
以上説明したようにこの発明によれば、CPUと、テスト
プログラムが格納された第１のメモリと、応用プログラ
ムが格納された第２のメモリと、前記CPUと前記第１及
び第２のメモリとを接続するバスと、前記CPUが前記第
２のメモリ内の応用プログラムを実行したことを検出す
る検出手段と、前記検出手段が前記CPUによる前記応用
プログラムの実行を検出したときには前記第１のメモリ
を選択するためのアンド回路を無効化してバスを介する
情報の読み出し及び書き込みを禁止する遮断手段とを備
えているので、応用プログラムの実行時にテストプログ
ラムを読み出し、テストプログラムに入る手段を知るこ
とが防止され、ICカードの安全性が向上する。
プログラムが格納された第１のメモリと、応用プログラ
ムが格納された第２のメモリと、前記CPUと前記第１及
び第２のメモリとを接続するバスと、前記CPUが前記第
２のメモリ内の応用プログラムを実行したことを検出す
る検出手段と、前記検出手段が前記CPUによる前記応用
プログラムの実行を検出したときには前記第１のメモリ
を選択するためのアンド回路を無効化してバスを介する
情報の読み出し及び書き込みを禁止する遮断手段とを備
えているので、応用プログラムの実行時にテストプログ
ラムを読み出し、テストプログラムに入る手段を知るこ
とが防止され、ICカードの安全性が向上する。
第１図はこの発明の第１実施例に係るICカードの構成を
示すブロック図、第2A図は第１実施例における通常時の
メモリ配置図、第2B図は第１実施例における応用プログ
ラム実行時のメモリ配置図、第３図は第２実施例の主要
部を示す回路図、第4A図は第２実施例における通常時の
メモリ配置図、第4B図は第２実施例における応用プログ
ラム実行時のメモリ配置図、第５図は第２実施例の動作
を示すタイミングチャート図、第６図は従来のICカード
の構成を示すブロック図、第７図はシステムROMと応用R
OMとの構成を示す説明図、第８図は従来例におけるメモ
リ配置図である。 図において、（１）はCPU、（２）はバス、（３）はシ
ステムROM、（４）は応用ROM、（８）は選択回路、
（９）は検出回路である。 なお、各図中同一符号は同一または相当部分を示す。
示すブロック図、第2A図は第１実施例における通常時の
メモリ配置図、第2B図は第１実施例における応用プログ
ラム実行時のメモリ配置図、第３図は第２実施例の主要
部を示す回路図、第4A図は第２実施例における通常時の
メモリ配置図、第4B図は第２実施例における応用プログ
ラム実行時のメモリ配置図、第５図は第２実施例の動作
を示すタイミングチャート図、第６図は従来のICカード
の構成を示すブロック図、第７図はシステムROMと応用R
OMとの構成を示す説明図、第８図は従来例におけるメモ
リ配置図である。 図において、（１）はCPU、（２）はバス、（３）はシ
ステムROM、（４）は応用ROM、（８）は選択回路、
（９）は検出回路である。 なお、各図中同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松原 利之 兵庫県伊丹市瑞原４丁目１番地 三菱電機 セミコンダクタソフトウェア株式会社北伊 丹事業所内 (72)発明者 井上 健 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社北伊丹製作所内 (72)発明者 高比良 賢一 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社北伊丹製作所内
Claims (2)
- 【請求項１】CPUと、 テストプログラムが格納された第１のメモリと、 応用プログラムが格納された第２のメモリと、 前記CPUと前記第１及び第２のメモリとを接続するバス
と、 前記CPUが前記第２のメモリ内の応用プログラムを実行
したことを検出する検出手段と、 前記検出手段が前記CPUによる前記応用プログラムの実
行を検出したときには前記第１のメモリと前記バスとの
接続を遮断する遮断手段と を備えたことを特徴とするICカード。 - 【請求項２】前記遮断手段は第１のメモリに選択信号を
出力するためのアンド回路を有し、前記検出手段が前記
CPUによる前記応用プログラムの実行を検出したときに
は前記アンド回路が無効化されることを特徴とする特許
請求の範囲第１項に記載のICカード。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63160742A JPH0758502B2 (ja) | 1988-06-30 | 1988-06-30 | Ｉｃカード |
| FR8812907A FR2633755B1 (fr) | 1988-06-30 | 1988-10-03 | Carte a circuit integre |
| DE3833938A DE3833938A1 (de) | 1988-06-30 | 1988-10-05 | Ic-karte |
| US07/278,451 US5016212A (en) | 1988-06-30 | 1988-12-01 | IC card having system ROM selection inhibit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63160742A JPH0758502B2 (ja) | 1988-06-30 | 1988-06-30 | Ｉｃカード |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0212485A JPH0212485A (ja) | 1990-01-17 |
| JPH0758502B2 true JPH0758502B2 (ja) | 1995-06-21 |
Family
ID=15721474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63160742A Expired - Fee Related JPH0758502B2 (ja) | 1988-06-30 | 1988-06-30 | Ｉｃカード |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5016212A (ja) |
| JP (1) | JPH0758502B2 (ja) |
| DE (1) | DE3833938A1 (ja) |
| FR (1) | FR2633755B1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5228139A (en) * | 1988-04-19 | 1993-07-13 | Hitachi Ltd. | Semiconductor integrated circuit device with test mode for testing CPU using external signal |
| JPH0758503B2 (ja) * | 1989-02-17 | 1995-06-21 | 三菱電機株式会社 | Ｉｃカード |
| JP2682700B2 (ja) * | 1989-05-09 | 1997-11-26 | 三菱電機株式会社 | Ｉｃカード |
| US5202923A (en) * | 1989-11-30 | 1993-04-13 | Kabushiki Kaisha Toshiba | Portable electronic device capable of registering subprograms |
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-
1988
- 1988-06-30 JP JP63160742A patent/JPH0758502B2/ja not_active Expired - Fee Related
- 1988-10-03 FR FR8812907A patent/FR2633755B1/fr not_active Expired - Fee Related
- 1988-10-05 DE DE3833938A patent/DE3833938A1/de active Granted
- 1988-12-01 US US07/278,451 patent/US5016212A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5016212A (en) | 1991-05-14 |
| DE3833938C2 (ja) | 1991-01-10 |
| FR2633755B1 (fr) | 1993-05-21 |
| FR2633755A1 (fr) | 1990-01-05 |
| DE3833938A1 (de) | 1990-01-04 |
| JPH0212485A (ja) | 1990-01-17 |
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Legal Events
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|
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