CN1321461C - 非易失性半导体存储装置 - Google Patents

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Abstract

具有：把具有由一个字栅和第一、第二控制栅控制的第一、第二非易失性存储元件的存储单元排列多个而构成的存储单元阵列领域。当从所述第一、第二非易失性存储元件的一方读出数据时，外加了超越控制电压的控制栅线上连接的控制栅线选择开关元件的控制电压比外加了读出电压的子控制栅线上连接的控制栅线选择开关元件的控制电压大。

Description

非易失性半导体存储装置
技术领域
本发明涉及一种由具有通过一个字栅和两个控制栅控制的两个非易失性存储元件的存储器单元构成的非易失性半导体存储装置。
背景技术
作为非易失性半导体存储装置有沟道和栅极之间的栅绝缘膜由氧化硅膜、氮化硅膜以及氧化膜硅的层叠体构成，在氮化硅膜中捕获了电荷的MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor或-Substrate)型。
在文献(Y.Hayashi.et al，2000 Symposium on VLSI Technology Digestof Technical Papers p.122-p.123)中记载了该MONOS型非易失性半导体存储装置。在该文献中阐述了具有通过一个字栅和两个控制栅控制的两个非易失性存储元件(也称作MONOS存储元件或单元)的MONOS闪存单元。即一个闪存单元具有两个电荷的捕获点。
使具有这样的结构的多个MONOS闪存单元在行方向和列方向分别配置多列，构成存储单元阵列领域。
为了驱动该MONOS闪存单元，需要两条位线、一条字线和两条控制栅线。可是，当驱动多个存储单元时，当即使是不同的控制栅，也设置了相同的电位时，能公共连接这些线。
这里，如果在多个存储单元中公用控制栅线，则控制栅线的负载变大，无法高速驱动，耗电也增大，不适合于便携式仪器。
如果分为主控制栅线和子控制栅线，只把与选择的块领域内的存储单元相连的子控制栅线通过控制栅线选择晶体管与主控制栅线相连，就能解决所述的问题。
可是，特别是当读出数据时，为了确保外加在控制栅线上的电压，必须通过升压提高控制栅线选择晶体管的栅压。
发明内容
本发明目的就在于提供一种通过解析向存储单元的读出动作，使对控制栅线选择开关元件的控制电压低压化的非易失性半导体存储装置。
本发明的其它目的在于提供一种通过解析来自存储单元的写入动作，使对控制栅线选择开关元件的控制电压低压化的非易失性半导体存储装置。
本发明的第一形态的非易失性半导体存储装置具有：把具有一个字栅和由第一、第二控制栅控制的第一、第二非易失性存储元件的存储单元在彼此交叉的第一和第二方向上排列多个而构成的存储单元阵列领域；
分别设置在把所述存储单元阵列领域分割了的多个块领域上，并且与所述存储单元的所述第一、第二非易失性存储元件相连，沿着所述第一方向延伸的多条子控制栅线；
跨着沿所述第一方向配置的所述块领域延伸形成，并且与沿着所述第一方向配置的所述块领域内的所述多条子控制栅线分别公共连接的多条主控制栅线；
配置在所述多条主控制栅线的每一条和所述多条子控制栅线的每一条的公共连接处，根据控制电压，选择连接/不连接的多个控制栅线选择开关元件；
向所述多个控制栅线选择开关元件提供所述控制电压的控制栅线选择驱动器。
所述多个子控制栅线的每一条分别与在所述第二方向上相邻的一方的所述存储单元的所述第一控制栅、另一方的所述存储单元的所述第二控制栅相连。
所述多个控制栅线选择开关元件由在所述多个子控制栅线中的在所述第二方向上隔着一根配置的一半子控制栅线上连接的第一控制栅线选择开关元件群和在剩下的一半子控制栅线上连接的第二控制栅线选择开关元件群构成。
所述控制栅线选择驱动器具有：为所述第一控制栅线选择开关元件群提供第一控制电压的第一控制栅线选择驱动器和为所述第二控制栅线选择开关元件群提供第二控制电压的第二控制栅线选择驱动器。
在从所述存储单元的所述第一、第二非易失性存储元件的一方读出数据时，当在外加了超越控制电压的子控制栅线上连接的控制栅线选择开关元件被包含在所述第一控制栅线选择开关元件群中时，所述第一控制栅线选择驱动器向所述第一控制栅线选择开关元件群提供比所述第二控制电压高的所述第一控制电压。
在从所述存储单元的所述第一、第二非易失性存储元件的另一方读出数据时，当在外加了超越控制电压的子控制栅线上连接的控制栅线选择开关元件被包含在所述第二控制栅线选择开关元件群中时，所述第二控制栅线选择驱动器向所述第二控制栅线选择开关元件群提供比所述第一控制电压高的所述第二控制电压。
根据本发明的第一形态，在读出数据时，因为只有通过控制栅线选择开关元件选择的子控制栅线与主控制栅线相连，所以能降低基于控制栅线的负载，能实现高速动作。
另外，当从选择单元(选择的第一或第二非易失性存储元件)读出数据时，在包含该选择单元的存储单元中设置了高的超越控制电压。因此，有必要提高与外加了超越控制电压的子控制栅线相连的控制栅线选择开关元件的控制电压。
而存储单元的读出电压能设置得比超越控制电压低。因此，在外加了该读出电压的子控制栅线上连接的控制栅线选择晶体管的后栅极的影响小，所以没有必要使所述控制电压象外加了超越控制电压的一侧那样高。这样，因为能使一方的控制栅线选择开关元件的控制电压低，所以能减小生成高压的升压电路(充电泵)的负载。
本发明的第二形态的非易失性半导体存储装置具有：把具有一个字栅和由第一、第二控制栅控制的第一、第二非易失性存储元件的存储单元在彼此交叉的第一和第二方向上多行列排列而成的存储单元阵列领域；
分别设置在把所述存储单元阵列领域分割了的多个块领域上，并且与所述存储单元的所述第一、第二非易失性存储元件相连，沿着所述第一方向延伸的多条子控制栅线；
跨着沿所述第一方向配置的所述块领域延伸形成，并且与沿着所述第一方向配置的所述块领域内的所述多条子控制栅线分别公共连接的多条主控制栅线；
配置在所述多条主控制栅线的每一条和所述多条子控制栅线的每一条的公共连接处，根据控制电压，选择连接/不连接的多个控制栅线选择开关元件；
向所述多个控制栅线选择开关元件提供所述控制电压的控制栅线选择驱动器。
所述多个子控制栅线的每一条分别与在所述第二方向上相邻的一方的所述存储单元的所述第一控制栅、另一方的所述存储单元的所述第二控制栅相连。
所述多个控制栅线选择开关元件由在所述多个子控制栅线中的在所述第二方向上隔着一根配置的一半子控制栅线上连接的第一控制栅线选择开关元件群和在剩下的一半子控制栅线上连接的第二控制栅线选择开关元件群构成。
所述控制栅线选择驱动器具有：为所述第一控制栅线选择开关元件群提供第一控制电压的第一控制栅线选择驱动器和为所述第二控制栅线选择开关元件群提供第二控制电压的第二控制栅线选择驱动器。
在从所述存储单元的所述第一、第二非易失性存储元件的一方写入数据时，当在外加了超越控制电压的子控制栅线上连接的控制栅线选择开关元件被包含在所述第一控制栅线选择开关元件群中时，所述第一控制栅线选择驱动器向所述第一控制栅线选择开关元件群提供比所述第二控制电压低的所述第一控制电压。
在从所述存储单元的所述第一、第二非易失性存储元件的另一方写入数据时，当在外加了超越控制电压的子控制栅线上连接的控制栅线选择开关元件被包含在所述第二控制栅线选择开关元件群中时，所述第二控制栅线选择驱动器向所述第二控制栅线选择开关元件群提供比所述第一控制电压低的所述第二控制电压。
根据本发明的第二形态，在数据编程时，因为只有通过控制栅线选择开关元件选择的子控制栅线与主控制栅线相连，所以能降低基于控制栅线的负载，能实现高速动作。
另外，当从选择单元(选择的第一或第二非易失性存储元件)进行数据编程时，在包含该选择单元的存储单元中设置了高的写入电压。因此，有必要提高与外加了写入电压的子控制栅线相连的控制栅线选择开关元件的控制电压。
而存储单元的超越控制电压能设置得比写入电压低。因此，在外加了该超越控制电压的子控制栅线上连接的控制栅线选择晶体管的后栅极的影响小，所以没有必要使所述控制电压象外加了写入电压的一侧那样高。这样，因为能使一方的控制栅线选择开关元件的控制电压低，所以能减小生成高压的升压电路(充电泵)的负载。
本发明的第一和第二形态的非易失性半导体存储装置能具有如下结构。
还能具有把所述第一、第二控制电压提供给所述第一、第二控制栅线选择驱动器的控制栅线选择电压控制电路。
还能具有把决定选择的所述第一、第二非易失性存储元件的地址信号预解码的预解码器。这时，控制栅线选择电压控制电路能根据来自所述预解码器的输出，把所述第一、第二控制电压分别设置所述低压或所述高压。
能与沿着所述第一方向排列的多个块领域的每一个分别对应，设置所述第一、第二控制栅线选择驱动器。这时，所述控制栅线选择电压控制电路向与沿着所述第一方向排列的多个块领域的每一个分别对应设置的所述第一、第二控制栅线选择驱动器分别提供所述第一、第二控制电压。
还能设置：根据来自所述预解码器的所述预解码输出，一次选择沿着所述第二方向排列所述块领域的全局解码器。这时，所述第一、第二控制栅线选择驱动器当来自所述全局解码器的解码输出为有效时，向所述第一、第二控制栅线选择开关元件群提供所述第一、第二控制电压。
所述第一、第二控制栅线选择驱动器能分别配置在与所述多个块领域分别在所述第二方向上相邻的局部驱动器领域上。
这时，能在夹着第二方向上的第奇数个所述块领域和第偶数个所述块领域的所述第二方向上的两侧上分别设置所述局部驱动器领域。
这时，在所述第奇数个块领域和所述第偶数个块领域上分别配置的多个子控制栅线中的在所述第二方向上间隔一根配置的一半子控制栅线上，连接所述第一控制栅线选择开关元件群，在剩下的一半子控制栅线上能连接所述第二控制栅线选择开关元件群。
而且，在与所述第奇数个块领域相邻的所述局部驱动器领域上，设置驱动所述第一控制栅线选择开关元件群的所述第一控制栅线选择驱动器，在与所述第偶数个块领域相邻的所述局部驱动器领域上设置驱动所述第二控制栅线选择开关元件群的所述第二控制栅线选择驱动器。这样，能在两个块领域上公用第一、第二控制栅线选择驱动器。
所述第一、第二非易失性存储元件分别能具有由氧化膜(O)、氮化膜(N)和氧化膜(O)构成的ONO膜作为电荷的捕获点，但是，并不局限于此，能采用其它的结构。
附图说明
下面简要说明附图。
图1是本发明的一个实施例中的非易失性半导体存储装置中使用的存储单元的剖视图。
图2A是图1所示的非易失性半导体存储装置的整体平面布局图，图2B是图2A中的两个段领域的俯视图，图2C是图2B中的一个段领域的俯视图，图2D是图2C中的一个大块的俯视图，图2E是图2D中的一个小块的俯视图。
图3是用于说明图2B所示的一个段领域的多个小存储块和它的布线的简要说明图。
图4是图3所示的小存储块的电路图。
图5是表示图3所示的小块和局部驱动器领域的关系的图。
图6是表示相邻的两个段中的两个小块和局部驱动器领域的关系的简要说明图。
图7是表示相邻的两个段的周边驱动电路的块图。
图8是表示图7所示的控制栅电压控制电路EOCTL的一个例子的电路图。
图9是表示图7所示的控制栅线驱动器CGDRV的一个例子的电路图。
图10是表示图7所示的字线驱动器WL DRV的一个例子的电路图。
图11是表示图7所示的2段控制电路SEC2CTL中包含的控制栅线选择电压控制电路430的一个例子的电路图。
图12是表示图7所示的控制栅线驱动器CSDRV[0]的一个例子的电路图。
图13是表示选择块、与它相对的未选择的相对块、以及其它的未选择的块的简要说明图。
图14是图1所示的存储单元的等价电路图。
图15是用于说明图1所示的非易失性半导体存储装置中的数据读出动作的简要说明图。
图16是用于说明数据读出时的选择块内的电压设置的简要说明图。
图17是表示图1所示的存储单元中的控制栅压VCG和源漏间电流Ids的关系的特性图。
图18是用于说明数据读出时的未选择的相对块内的电压设置的简要说明图。
图19是用于说明数据读出时的相对块以外的未选择的块内的电压设置的简要说明图。
图20是用于说明图1所示的非易失性半导体存储装置中的数据写入(编程)动作的简要说明图。
图21是用于说明数据编程时的选择块内的电压设置的简要说明图。
图22是简要表示位线上连接的Y路径电路的电路图。
图23是用于说明数据编程时的未选择的相对块内的电压设置的简要说明图。
图24是用于说明数据编程时的相对块以外的未选择的块内的电压设置的简要说明图。
图25是用于说明对于与图21不同的选择边的存储元件的数据编程时的选择块内的电压设置的简要说明图。
图26是用于说明图1所示的非易失性半导体存储装置的数据删除动作的简要说明图。
图27是用于说明数据删除时的选择块内的电压设置的简要说明图。
图28是用于说明数据删除时的未选择的相对块内的电压设置的简要说明图。
图29是用于说明数据删除时的相对块以外的未选择的块内的电压设置的简要说明图。
具体实施方式
下面，参照附图就本发明的实施例加以说明。
(存储单元的结构)
图1表示了非易失性半导体存储装置的一个截面。在图1中，一个存储单元100具有：在P型井102上，通过栅绝缘膜，例如由含多晶硅的材料形成的字栅104；第一、第二控制栅106A、106B；第一、第二存储元件(MONOS存储元件)108A、108B。
第一、第二控制栅106A、106B在字栅104的两个侧壁形成，分别与字栅104电绝缘。
第一、第二存储元件108A、108B分别通过在由相当于MONOS的M(金属)的多晶硅形成的第一、第二控制栅106A、106B的一个和P型井102之间，层叠氧化膜(O)、氮化膜(N)、氧化膜(O)而构成的。第一、第二控制栅106A、106B也能由硅化物等导电材料构成。
这样，一个存储单元100具有设置了分离栅极(第一、第二控制栅106A、106B)的第一、第二MONOS存储元件108A、108B，在第一、第二存储元件108A、108B，公用一个字栅104。
该第一、第  MONOS存储元件108A、108B分别作为电荷的捕获点起作用。第一、第二MONOS存储元件108A、108B能用ONO膜109捕获电荷。
如图1所示，在行方向(图1的第二方向B)间隔排列的多个字栅104公共连接在由硅化物等形成的一根字线WL上。
另外，图1所示的第一、第二控制栅106A、106B沿着列方向(与图1的纸面垂直的第一方向A)延伸，被在列方向上排列的多个存储单元100公用。因此，符号106A、106B也称作控制栅线。
这里，在第[i]个存储单元100[i]的控制栅线106B和第[i+1]个存储单元100[i+1]的控制栅线106A上，连接了由比较例如字栅、控制栅、字线更上层的金属层形成的子控制栅线SCG[i+1]。
在P型井102上设置了被第[i]个存储单元100[i]的MONOS存储元件108B和第[i+1]个存储单元100[i+1]的MONOS存储元件108A公用的第[i+1]个杂质层110[i+1]。
这些杂质层110[i]、[i+1]、[i+2]例如是在P型井内形成的n型杂质层，并且沿着列(与图1的纸面垂直的第一方向A)延伸，作为被列方向上配置的多个存储单元100公用的子位线起作用。因此，符号110[i]、[i+1]、[i+2]也称作子位线SBL110[i]、[i+1]、[i+2]。
(非易失性半导体存储装置的整体结构)
下面，参照图2A～图2E，说明使用上述的存储单元100构成的非易失性半导体存储装置的整体结构。
图2A是一个芯片的非易失性半导体存储装置的平面布局图，具有存储单元阵列领域200和全局字线解码器201。存储单元阵列领域200具有例如共64个即第0～第63的段领域210。
如图2A所示，64个段领域210是在第二方向(行方向)B上分别分割了存储单元阵列领域200，各段领域210具有以第一方向(列方向)A为长度方向的纵长形状。数据删除的最小单位是段领域210，段领域210内的存储数据被一次或分时删除。
存储单元阵列领域200例如具有4K根字线WL和4K根位线BL。这里，在本实施例中，因为在一根子位线SBL上连接了两个MONOS存储元件108A、108B，所以4K根的子位线SBL意味着8Kbit的存储容量。各段领域210的存储容量为存储器整体的存储容量的1/64，具有用(4K根字线WL)×(64K根位线BL)×2定义的存储容量。
图2B表示了图2A所示的非易失性半导体存储装置相邻的两个即第0和第1段领域210的细节。如图2B所示，在两个段领域210的两侧，配置了局部驱动器领域(包含局部控制栅驱动器、局部控制栅线选择驱动器以及局部字线驱动器)220A、220B。另外，在两个段210和两个局部驱动器领域220A、220B的例如上边配置了段控制电路222。
各段领域210在第二方向上被分割，具有能读、写16位的数据的I/O0～I/O15用的16个存储块(与输入输出位对应的存储块)214。如图2B所示，各存储块214具有4K(4096)根字线WL。
如图2C所示，图2B所示的一个段领域210在第一方向A上被分割为8个大块212。如图2D所示，各大块212在第一方向A上被分割为8个小块215。
如图2E所示，各小块215具有64根字线WL。而且，各小块215由沿着行方向排列的16个小存储块216构成。
(段领域的细节)
图3表示了图2A所示的段领域0的细节。如图4所示，图3所示的小存储块216中，在列方向上排列了例如64个存储单元100，在行方向上排列了例如4个存储单元100。在一个小存储块216上，例如连接了四根子控制栅线SCG0～SCG3、数据的输入输出线即四根子位线SBL0～SBL3、64根字线WL。
这里，在偶数的子控制栅线SCG0、SCG2上公共连接了偶数列(第0列或第2列)的多个存储单元的各第二控制栅106B和奇数列(第1列或第3列)的多个存储单元的各第一控制栅106A。同样，在奇数的子控制栅线SCG1、SCG3上公共连接了奇数列(第1列或第3列)的多个存储单元的各第二控制栅106B和偶数列(第2列或第4列)的多个存储单元的各第一控制栅106A。
如图3所示，在一个段领域210内，在列方向排列了64个小存储块216。为了进行16位的输入输出，在行方向上排列了与16个I/O即I/O0～I/O15对应的16个小存储块216。
在行方向上排列的16个小存储块216的16根子控制栅线SCG0在行方向上，与主控制栅线MCG0公共连接。同样，16根子控制栅线SCG1分别与主控制栅线MCG1公共连接，16根子控制栅线SCG2分别与主控制栅线MCG2公共连接，16根子控制栅线SCG3分别与主控制栅线MCG3公共连接。
在段0内的各小块215上分别设置了控制栅驱动部即CG驱动器300-0～300-63的一个。在各CG驱动器300-0～300-63上连接了在行方向上延伸的上述的四根主控制栅线MCG0～MCG3。
图5表示了分别属于相邻的段领域0和段领域1的两个小块215的关系。在段领域0和段领域1中，公用了64根字线WL0～WL63，但是，主控制栅线MCG0～MCG3以及主位线MBL是分别设置的。特别是在图5中，表示了与段领域0内的小块215对应的局部CG驱动器CGDRV0～3和与段领域1内的小块215对应的局部CG驱动器CGDRV0～3。用局部CG驱动器CGDRV0～3的四个构成了图3中的CG驱动器300。CG驱动器300对于每个小块215独立设置。
每个小块215上配置的各子控制栅线SCG公共连接在对应的主控制栅线MCG的各一个上。在从主控制栅线MCG到各子控制栅线SCG的各路线途中，配置了控制栅线选择开关元件即控制栅线选择栅217A、217B。并且，例如在第偶数根的子控制栅线SCG上，分别连接了上述的控制栅线选择栅217A，而在第奇数根的子控制栅线SCG上，分别连接了上述的控制栅线选择栅217B。这里，在图5中，设子控制栅线SCG的根数的数法是：在段0中为从左侧数下去，在段1中为从右侧数下去。
在小存储块216上配置的4根子位线SBL(杂质层)分别与金属布线即主位线MBL相连。该主位线MBL在排列在列方向(第一方向A)上的小存储块216间共有。
图6表示了相邻的两个第0、第1的段领域210内的两个小块215以及它的两侧的局部驱动器领域220A、220B的细节。在图6中，设子控制栅线SCG的根数的数法是：在段0中为从左侧数下去，在段1中为从右侧数下去。
如图6所示，在左侧的局部驱动器领域220A中配置了图5所示的四个局部控制栅线驱动器CGDRV0～CGDRV3。同样，在右侧的局部驱动器领域220B中配置了图5所示的四个局部控制栅线驱动器CGDRV0～CGDRV3。
另外，在左侧的局部驱动器领域220A中配置了驱动段0、1内的第偶数个的字线WL0、2、…62的局部字线驱动器WLDRV0、…WLDRV62。在右侧的局部驱动器领域220B中配置了驱动段0、1内的第奇数个的字线WL1、3、…63的局部字线驱动器WLDRV1、…WLDRV63。
如图5和图6所示，在右侧的局部驱动器领域220B中配置了驱动与段0、1的例如第偶数个子控制栅线SCG相连的控制栅线选择栅217A的局部控制栅线驱动器CGDRV1。在左侧的局部驱动器领域220A中配置了驱动与段0、1的例如第奇数个子控制栅线SCG相连的控制栅线选择栅217B的局部控制栅线驱动器CGDRV0。
(段0、1的驱动电路)
下面，参照图7说明驱动段0、1内的各小块215内的存储单元的电路。
首先，作为段0～63中共用的结构，设置了预解码器400、64个全局解码器402-0～402-63、Y解码器404。
预解码器400对决定选择对象的非易失性存储元件(选择单元)的地址信号A[20-0]解码。该地址信号A[20-0]的意义如以下的表1所示。
(表1)
地址 组 功能
A[20:15] 段 64中选1
A[14:12] 行 8中选1
A[11:9] 大块 8中选1  4096中选1
A[8:6] 小块 8中选1
A[5:0] 列 64中选1
如表1所示，用上级的地址信号A[20-15]选择了64段中一个段，用中级的地址信号A[14-12]选择了图4所示的一个小存储块216内的4个单元(8位)中的1位，用下级的地址信号A[11-0]选择了一个段内的4096根中的一根字线WL。另外用地址信号A[11-9]选择了一个段内存在的8个大块212中的一个，  用地址信号A[8-6]选择了一个大块212内存在的8个小块215中的一个，用地址信号A[5-0]选择了一个小块215内存在的64根字线WL中的一根。
64个全局解码器402-0～402-63根据用预解码器400对下级地址信号A[11-0]解码的结果，使64根全局字线GWL[0]～GW[63]有效。并且，在解码时和数据编程时，只有一根全局字线GWL有效(Vdd)。在删除数据时，在一次删除一个段内时，通过使64根全局字线GWL都有效(Vdd)，选择一个段内的所有字线，提供了删除用的字线电压。另外，选择一个段内的所有控制栅线，提供了删除用的控制栅压。
Y解码器404通过Y路径选择驱动器410驱动Y路径电路412，把小块215内选择的位线与后段的读出放大器或位线驱动器相连。
正如图5和图6中已经说明的，在图7的各小块215的左右设置了局部驱动器领域220A、220B。
如果把段0、1内的例如第一行的小块215-0作为例子，则在它的左侧的局部驱动器领域220A中配置了：驱动段0内的第一行小块215-0的四根主控制栅线MCG的控制栅线驱动器CGDRV即局部CG驱动器CGDRV0～CGDRV3；驱动段0、1内的第偶数根的32根字线WL的局部字线驱动器WLDRV[31-0]；驱动与段0、1内的第奇数根的子控制栅线SCG1，3，…63相连的控制栅线选择晶体管217B的局部控制栅线选择驱动器CSDRV[0]。在右侧的局部驱动器领域220B中配置了：驱动段1内的第一行小块215-0的四根主控制栅线MCG的控制栅线驱动器CGDRV即局部CG驱动器CGDRV0～CGDRV3；驱动段0、1内的第奇数根的32根字线WL的局部字线驱动器WLDRV[63-32]；驱动与段0、1内的第偶数根的子控制栅线SCG0，2，…62相连的控制栅线选择晶体管217A的局部控制栅线选择驱动器CSDRV[1]。
下面，参照图7，说明段0、1的例如上边上配置的段控制电路222的细节。
与段0、1分别对应设置的两个控制栅压控制电路EOCTL根据来自预解码器400的预解码输出，输出设置为VP1和VP2中的任意一个电位的两种控制栅用高压VPCG[1:0]。即如果一方的控制栅用高压VPCG[0]为VP1，则另一方的控制栅用高压VPCG[1]为VP2。
这里，电压VP1、VP2由图中未表示的升压电路(充电泵)生成，根据动作模式，设置了不同的升压电压。例如，如果是读出数据时，则VP1＝1.5V，VP2＝3V。而如果是数据编程时，则VP1＝5.5V，VP2＝2.5V。
在图8中表示了控制栅压控制电路EOCTL中的输出控制栅用高压VPCG[0]的电路的一个例子。在图8中，如果预解码输出为高，则P型MOS晶体管420断开，P型MOS晶体管422导通，输出VP2作为控制栅用高压VPCG[0]。而如果预解码输出为低，则P型MOS晶体管420导通，P型MOS晶体管422断开，输出VP1作为控制栅用高压VPCG[0]。
与段0、1中分别对应设置的两个预控制栅线驱动器PCGDRV根据来自预解码器400的预解码输出，输出使与段0、1内的各小块215对应设置的四个局部CG驱动器CGDRV0～CGDRV3中的任意一个有效的驱动器选择信号PCG[3:0]。
这里，图9表示了与段0内的小块0～63对应设置的局部控制栅线驱动器CGDRV[3:0]～CGDRV[255:252]。
在图9中，控制栅用高压VPCG[0]被输入到局部控制栅线驱动器CGDRV0、2中，控制栅用高压VPCG[1]被输入到局部控制栅线驱动器CGDRV1、3中。
另外，驱动器选择信号PCG[3:0]分别被输入到对应的局部控制栅线驱动器CGDRV0-3的一个中。
如果以局部控制栅线驱动器CGDRV0为例，则只要局部字线信号GWL[0]为高，驱动器选择信号PCG[0]为高时，就由局部控制栅线驱动器CGDRV0输出VP1或VP2的控制栅用高压VPCG[0]。其它时候，局部控制栅线驱动器CGDRV0的输出为0V。它的动作与其它的局部控制栅线驱动器是同样的。
与段0、1分别对应设置的两个预控制栅用负电压供给电路VNCG根据来自预解码器400的预解码输出，当删除数据时，把在控制栅上外加的负电压VNCG(例如-3V)提供给与段0、1内的各小块215对应设置的四个局部控制栅线驱动器CGDRV0～CGDRV3。
在图9中虽然省略了在删除数据时提供负电压VNCG的电路，但是，在删除数据时，能向段内的所有的小块215内的控制栅提供负电压VNCG，一次删除每个段。
在段0、1中公共设置的2段控制电路SEC2CTL输出选择了与段0、1内的各小块215对应设置的字线驱动器WLDRV的信号XA[7:0]、XB[3:0]、XB[7:4]，还输出驱动局部控制栅线选择驱动器CSDRV的电压VPCS[1:0]。
这里，选择字线驱动器的信号XA[7:0]是指与地址信号A[2:0]对应，根据8位的信号，选择共用了字线的段0、1的各一个小块215中的一个字线驱动器WLDRV。而选择信号XB[7:0]与地址信号A[5:3]对应。而且，根据4位的选择信号XB[3:0]，从与一个小块215对应的64个字线驱动器WLDRV[63-0]中各选择八个与第偶数根字线WL相连的字线驱动器WLDRV。根据其它的选择信号XB[7:4]，从与一个小块215对应的64个字线驱动器WLDRV[63-0]中各选择八个与第奇数根字线WL相连的字线驱动器WLDRV。
如果以图10的字线驱动器WLDRV[0]为例，则当GWL[0]、XA[0]以及XB[0]都变为有效时，向字线WL[0]提供电位VPWL，此外的时候，提供接地电位。作为电位VPWL，在写入时变为写入电位，在读出时变为读出电位。
下面，说明从2段控制电路SEC2CTL输出的局部控制栅线选择用高压VPCS[1:0]。
如图11所示，该2段控制电路SEC2CTL具有与图8所示的控制栅压控制电路EOCTL具有同样的结构的控制栅线选择电压控制电路430。
图11表示了输出局部控制栅线选择用高压VPCS[0]的控制栅线选择电压控制电路430的一个例子。在图11中，如果预解码输出为高，则P型MOS晶体管432断开，P型MOS晶体管434导通，输出VPS2作为局部控制栅线选择用高压VPCS[0]。而如果预解码输出为低，则P型MOS晶体管432导通，P型MOS晶体管434断开，输出VPS1作为局部控制栅线选择用高压VPCS[0]。
并且，在上述的升压电路中，也与各模式对应生成了这些电压VPS1、VPS2。即当读出数据时，例如VPS1＝3V，VPS2＝5V，当数据编程时，例如VPS1＝9V，VPS2＝5V，当删除数据时，例如VPS1、VPS2＝IV。
这里，在图12中表示了与段0内的小块0对应设置的局部控制栅线选择驱动器CSDRV[0]。
在图12中，局部控制栅线选择用高压VPCS[0]和全局字线信号GWL[0]被输入到局部控制栅线选择驱动器CSDRV[0]中。如果全局字线信号GWL[0]为高，则从局部控制栅线选择驱动器CSDRV[0]输出VPS1或VPS2的局部控制栅线选择用高压VPCS[0]。其它时候，局部控制栅线选择驱动器CSDRV[0]输出变为0V。它的动作与其它的局部控制栅线选择驱动器也是同样的。
(动作说明)
这里，说明本实施例的非易失性半导体存储装置中的数据读出、数据编程以及数据删除的动作。
在以下的说明中，使用了选择的块(Selected Block)、未选择的相对的块(Opposite Block)以及未选择的块(Unselected Block)等用语。它们也是小块215的称呼的种类。如图13所示，如果以一对的段0、1为例子，则选择的块表示在段0内选择的一个小块215。未选择的相对的块是指与段0相邻的段1内的小块215，是与选择的块相邻的小块215。未选择的块是段0、1内的选择的块以及相对的块以外的所有小块215(也包含段2～63)。
另外，在读出时或编程时的选择的块内有选择的存储单元(SelectedMemory Cell：选择的存储单元100)和未选择的单元(Uns elected MemoryCell：未选择的存储单元100)。在选择的存储单元中有选择的单元(Selected Cell)的存储元件108A或108B、相对的单元(Opposite Cell)的存储元件108 B或108 A。
在以上的定义下，在以下的表2和表3中表示了读出时、编程时、删除(erase)时的控制栅线CG、位线BL和字线WL的各电位。
(表2)
模式 选择的块
BS 选择的MONOS单元 未选择的MONOS单元
WL 选择的单元 相对的单元 WL BL CG
 BL CG BL  CG
读出 4.5V(相对侧)Vdd(选择侧) Vdd  0V 1.5V±0.1V sense Vdd或0V Sense或0V 3V或1.5V±0.1V或0V
编程 8V 约1V  5V 5.5V Iprg＝5μA(0至1V) 2.5V 约1V或0V 5V或Vdd或(0至1V) 5.5V或2.5V或0V
删除 8V 0V  4.5至5V -1至-3V 4.5至5V -1至-3V
(表3)
模式               相对的块      未选择的块
BS WL  BL  CG  BS  WL  BL  CG
读出 4.5(相对侧)Vdd(选择侧) Vdd或0V  0V  0V  0V  0V  F  0V
编程 8V 大约1V或0V  0V  0V  0V  0V  F  0V
删除 8V 0V  0V  0V  0V  F  0V
下面，根据表2和表3，就各模式的动作加以说明。
(从存储单元的数据读出)
如图14所示，一个存储单元100可以模式化为把由字栅104驱动的晶体管T2和由第一、第二控制栅106A、106B分别驱动的晶体管T1、T3串联在一起。
在说明存储单元100的动作时，如图15所示，首先说明例如在段0中的某一选择块(选择的小块215)内相邻的四个存储单元100[i-1]、[i]、[i+1]、[i+2]等各处的电位设置。图15是说明在逆读模式下，读出来自字线WL1上连接的存储单元100[i]的字栅104的右侧的MONOS存储元件108B(选择的单元)的数据时的图，图16表示了这时的在选择的块的电压设置。
这里，逆读是指把存储单元100[i]的右侧的选择单元108B上连接的位线BL[i+1]作为源极，把存储单元100[i]的相对的单元108A上连接的位线BL[i]作为漏极，检测流到位线BL[i+1]的电流，进行数据读出。
另外，本发明也适用于4字读出。在4字读出场合，把与存储单元100[i]右侧的选择单元108B连接的位线BL[i+1]当作漏极，把与存储单元100[i]的相对单元108A连接的位线BL[i]当作源极，检测位线BL[i+1]流的电流，进行数据读出。
这时，在与存储单元100[i]在同一行中的字栅WL1上外加Vdd(例如1.5V)作为读出用字线选择电压，使该行的各晶体管T2导通。另外，在存储单元100[i]的左侧(相对的单元)的控制栅106A上通过子控制栅线SCG[i]，外加超越控制电压(图8的VP2＝例如3V)，使与MONOS存储元件108A相当的晶体管T1导通。作为存储单元100[i]的右侧的控制栅106B的电压VCG，外加读出电压Vread(图8的VP1＝例如1.5V)。
这时，根据字栅104的右侧的MONOS存储元件108B(选择的单元)中是否积蓄了电荷，就可以知道相当于MONOS存储元件108B的晶体管T3的动作，如下所示。
图17表示了存储单元100[i]的右侧(选择的单元一侧)的控制栅106B的外加电压和由此控制的相当于MONOS存储元件108B(选择的单元)的晶体管T3的源漏极间流过的电流Ids的关系。
如图17所示，当MONOS存储元件108B(选择的单元)中未积蓄电荷时，如果控制栅压VCG超过低的阈值电压Vlow，则电流Ids开始流动。而当MONOS存储元件108B(选择的单元)中积蓄了电荷时，只要选择的一侧的控制栅压VCG不超过高的阈值电压Vhigh，就不会有电流Ids。
这里，在读出数据时，外加在选择的一侧的控制栅106B上的电压Vread设置为两个阈值电压Vlow、Vhigh的几乎中间的电压。
因此，当MONOS存储元件108B(选择的单元)中未积蓄电荷时，产生电流Ids，而当MONOS存储元件108B(选择的单元)中积蓄了电荷时，无电流Ids。
这里，如图16所示，在读出数据时，把相对的单元上连接的位线BL[i](杂质层110[i])与读出放大器相连，其它的位线BL[i-1]、[i+1]、[i+2]的电位VD[i-1]、[i+1]、[i+2]分别预先设置为0V。这样，因为，当MONOS存储元件108B(选择的单元)中未积蓄电荷时，产生电流Ids，所以通过导通状态的晶体管T1、T2，例如25μA以上的电流流入相对一侧的位线BL[i]。而因为当MONOS存储元件108B(选择的单元)中积蓄了电荷时，无电流Ids，所以即使晶体管T1、T2导通，相对的单元上连接的位线BL[i]中流的电流也不满例如10nA。因此，通过用读出放大器检测相对一侧的BL[i]中流的电流，就能从存储单元100[i]的MONOS存储元件108B(选择的单元)读出数据。
并且，在本实施例中，如图16所示，在控制栅线CG[i-1]、[i+1]上连接了控制栅线选择晶体管217A，在控制栅线CG[i]、[i+2]上连接了控制栅线选择晶体管(n型MOS晶体管)217B。
控制栅线选择晶体管217B的栅压CS1通过图11所示的电路设置为例如5V(＝VPS1)的高压。这是考虑到控制栅线CG[i]上例如外加了3V的高压的超越控制电压，该电压导致的后栅极的影响。
而控制栅线选择晶体管217A的栅压CS0由图11所示的电路设置为例如3V(＝VPS2)。即控制栅线选择晶体管217A的栅压CS0设置为比控制栅线选择晶体管217B的栅压CS1低。这是因为读出电压比超越控制电压低，控制栅线选择晶体管217A的后栅极的影响小。因此，可以不向栅极供给5V，从而能减少生成5V的图中未显示的升压电路(充电泵)的负载。
并且，在图16中，当选择的单元为存储单元100[i]的左侧的非易失性存储元件108A时，则在逆读中，位线BL[i]变为源极，相对的单元108B上连接的位线BL[i+1]成为与读出放大器相连的漏极。因此，这时，可以把控制栅线选择晶体管217A的栅压CS0设置为5V，控制栅线选择晶体管217B的栅压CS1设置为3V。
并且，对于选择的块内的未选择的单元，其电压设置如表2所示。
在与段0内的选择的块相对的段1内的相对的块(小块215)中，其电压设置如表3所示，图18表示了它的样子。在图18中，各字线WL的电压、控制栅线选择晶体管的栅压被段0、1公用，所以变为与图16所示的选择的块内相同的设置。位线全部设置为0V。
在选择的块以及相对的块以外，即存在于段0～63中的未选择的块(小块215)中，电压设置如上述的表3所示，它的样子如图19所示。
在该未选择的块中，位线选择晶体管217A、217B的栅压、字线WL、控制栅线CG都设置为0V。因为控制栅线选择晶体管217A、217B断开，所以控制栅线CG变为浮动状态。
(存储单元的编程)
图20是说明存储单元WL1上连接的存储单元100[i]的字栅104的右侧的MONOS存储元件108B(选择的单元)的数据编程的图，图21表示了选择的块内的电压设置的样子。在该数据编程动作之前，实施了后面描述的数据删除动作。
在图20中，与15相同，子控制栅线SCG[i]的电位为超越控制电位(图8的VP1＝例如2.5V)，子控制栅线SCG[i-1]、[i+2]的电位为0V。这里，超越控制电位为不论存储单元100[i]的左侧的MONOS存储元件108A(与选择的单元相对一侧的相对单元)的编程的有无，使相当于MONOS存储元件108A的晶体管T1导通，产生编程电流所必要的电位。另外，图21的各字栅104的电位由字线WL1设置为比电源电压Vdd低的例如1.0V左右的编程用字线选择电压。另外，存储单元100[i+1]的右侧的MONOS存储元件108B(选择的单元)的电位通过子控制栅线SCG[i+1]设置为编程用控制栅压即图4所示的写入电压Vwrite(图8的VP2＝例如5.5V)。
下面，参照图22就位线BL的电压设置加以说明。图22简要表示了主位线MBL上连接的Y路径电路412的内部。
在该Y路径电路412内设置了用于把主位线MBL与读出放大器或位线驱动器相连的第一晶体管501和用于与此外的路线相连的第二晶体管502。第一、第二晶体管501、502的栅极上输入了相反的信号YSO、/YSO。
在第二晶体管502的源极上通过开关503设置了电源电压Vdd(1.8V)和提供例如5μA的定电流的定电流源504。
在编程时，图20和图21的位线BL[i+1]的电压VD[i+1]通过图22的第一晶体管501与位线驱动器相连，设置为编程用位线电压即例如5V。
另外，位线BL[i+2]通过图22的第二晶体管502和开关503设置为Vdd。
位线BL[i-1]、[i]都通过图22的第二晶体管502和开关503与定电流源504相连。可是，位线BL[i-1]上连接的MONOS单元因为它的控制栅线CG[i-1]为0V，所以断开，因为没有电流流过，所以通过定电流源504设置为0V。
这样，存储单元100[i]的晶体管T1、T2分别导通，电流Ids流向位线BL[i]，而在MONOS存储元件108B的ONO膜中捕获沟道热电子(CHE)。这样，实施了MONOS存储元件108B的编程动作，写入了数据的“0”或“1”。
这里，也有把编程用字线选择电压设置为不是约1V，而是约0.77V左右，并且把位线BL[i]设置为0V的方法。在本实施例中，即使把编程用字线选择电压提高到约1V，增加栅漏间电流，但是在编程时，流入位线BL[i]的电流被定电流源504所限制，所以能把位线BL[i]的电压设置在最佳(0～1V的范围，在本实施例中为0.7V左右)，能最佳地实施编程动作。
上述的动作上，在未选择的存储单元100[i+1]的右侧的非易失性存储元件108A的控制栅上也外加了5.5V。这时，因为存储单元100[i+1]的右侧的控制栅CG[i+2]为0V，存储单元100[i+1]的栅漏间(位线间)不流过电流。可是，因为在位线BL[i+1]上外加了5V，所以，如果在存储单元100[i+1]的栅漏间(位线间)外加高电场，产生击穿电流，造成写入干扰。这里，使位线BL[i+2]的电压不为0V，而是例如Vdd，减小栅漏间的电位差，就能防止写入干扰。另外，通过使位线BL[i+2]的电压为超过0V的电压，最好为与编程时的字线选择电压同等以上，因为存储单元[i+1]的晶体管T2变得很难导通，所以由此也能防止干扰。
控制栅线选择晶体管217A的栅压CS0由图11所示的电路设置为例如9V(＝VPS1)的高压。这是考虑到在控制栅线CG[i+1]上例如外加了5.5V的高压的写入电压，该电压导致的后栅极的影响。
而控制栅线选择晶体管217B的栅压CS1由图11所示的电路设置为例如5V(＝VPS2)。即控制栅线选择晶体管217B的栅压CS1被设置为比控制栅线选择晶体管217A的栅压CS0低。这是因为超越控制电压比写入电压低，控制栅线选择晶体管217B的后栅极的影响小。因此，能减小升压电路(充电泵)的负载。并且，控制栅线选择晶体管217A、217B的栅压可以比Vdd+Vth高。
并且，对于选择的块内的未选择的单元，其电压设置如表2所示。
在与段0内的选择的块相对的段1内的相对的块(小块215)中，其电压设置如表3所示，它的样子如图23所示。在图23中，各字线WL的电压、控制栅线选择晶体管的栅压在段0、1中共用，所以变成了与图20所示的选择的块内相同的设置。位线全设置为0V。
在选择的块以及相对的块以外，即存在于0～63中的未选择的块(小块215)中，电压设置如上述的表3所示，它的样子如图24所示。
在该未选择的块中，控制栅线选择晶体管217A、217B的栅压、字线WL、控制栅线CG都设置为0V。因为控制栅线选择晶体管217A、217B断开，所以控制栅线CG变为浮动状态。
为了对存储单元100[i]的左侧的MONOS存储元件108A编程，可以把存储单元100[i-1]、[i]、[i+1]的各处的电位设置为如图25所示的那样。
(存储单元的数据删除)
图26是用于一次删除段0内的所有存储单元的数据的简要说明图，图27表示了对该段0的一部分的存储单元的设置电压的样子。
在图26中，各字栅104的电位由字线WL设置为0V。通过子控制栅线SCG[i-1]、[i]、[i+1]、[i+2]，控制栅106A、106B的电位被设置为例如-1～-3V左右的删除用控制栅线电压VNCG。位线BL[i-1]、[i]、[i+1]、[i+2]的各电位由位线驱动器设置为例如4.5～5V的删除用位线电压。并且，控制栅线选择晶体管217A、217B的栅压CS0、CS1被设置为例如1V。
这样，被各MONOS存储元件108A、1108B的ONO膜109捕获的电子由外加在控制栅上的删除用控制栅压和外加在位线上的删除用位线电压形成的电场用隧道效应消除。由此，能同时删除多个存储单元的数据。并且作为删除动作，也可以与上述的不同，通过在成为位的杂质层的表面的带域-带域隧道，形成热洞，消除积蓄的电子。
另外，并不局限于一次删除段内，也可以分时删除数据。
在与段0内的选择的块相对的段1内的相对的块(小块215)中，其电压设置如表3所示，图28表示了它的样子。在图28中，各字线WL的电压、控制栅线选择晶体管的栅压被段0、1公用，所以变为与图24所示的选择的块内相同的设置。位线全部设置为0V。在该相对的块内的各单元中，因为控制栅线CG和位线BL都为0V，所以不产生干扰。
在选择的块以及相对的块以外，即存在于0～63中的未选择的块(小块215)中，电压设置如上述的表3所示，它的样子如图29所示。
在该未选择的块中，控制栅线选择晶体管217A、217B的栅压、字线WL、控制栅线CG都设置为0V。因为控制栅线选择晶体管217A、217B断开，所以控制栅线CG变为浮动状态。并且，本发明并不局限于上述的实施例，在本发明的要旨的范围内，能有各种变形的实施。
例如，关于非易失性存储元件108A、108B的结构，并不局限于MONOS结构。本发明能适用于：使用了通过一个字栅和第一、第二控制栅106A、106B，能在两处独立捕获电子的其它各种存储单元的非易失性半导体存储装置。
另外，在上述的实施例中，对于段领域的分割数、大块、小块的分割数以及小存储块内的存储单元数，是一个例子，还能有其它种种变形的实施。顺便说一下，大块的分割数之所以为8是由金属布线间隔的限制决定的。如果能使金属布线间隔变窄，能进一步增加分割数。例如，如果分割为16，因为进一步减少了一根控制栅线负载容量(栅容量)，所以能实现更高速的驱动。可是，如果分割为16，则主控制栅线的数量增加，所以只有使线与空间变窄，或增大面积。另外，因为控制栅驱动器的数量也增加了，所以这部分的面积增大。

Claims (18)

1.一种非易失性半导体存储装置，其特征在于：具有：
把具有一个字栅和由第一、第二控制栅控制的第一、第二非易失性存储元件的存储单元在彼此交叉的第一和第二方向上排列多个而构成的存储单元阵列领域；
分别设置在把所述存储单元阵列领域分割了的多个块领域上，并且与所述存储单元的所述第一、第二非易失性存储元件相连，沿着所述第一方向延伸的多条子控制栅线；
跨着沿所述第一方向配置的所述块领域延伸形成，并且与沿着所述第一方向配置的所述块领域内的所述多条子控制栅线分别公共连接的多条主控制栅线；
配置在所述多条主控制栅线的每一条和所述多条子控制栅线的每一条的公共连接处，根据控制电压，选择连接/不连接的多个控制栅线选择开关元件；以及
向所述多个控制栅线选择开关元件提供所述控制电压的控制栅线选择驱动器，
所述多个子控制栅线的每一条分别与在所述第二方向上相邻的一方的所述存储单元的所述第一控制栅、另一方的所述存储单元的所述第二控制栅相连；
所述多个控制栅线选择开关元件由在所述多个子控制栅线中的在所述第二方向上隔着一根配置的一半子控制栅线上连接的第一控制栅线选择开关元件群和在剩下的一半子控制栅线上连接的第二控制栅线选择开关元件群构成；
所述控制栅线选择驱动器具有：为所述第一控制栅线选择开关元件群提供第一控制电压的第一控制栅线选择驱动器和为所述第二控制栅线选择开关元件群提供第二控制电压的第二控制栅线选择驱动器；
在从所述存储单元的所述第一、第二非易失性存储元件的一方读出数据时，当在外加了超越控制电压的子控制栅线上连接的控制栅线选择开关元件被包含在所述第一控制栅线选择开关元件群中时，所述第一控制栅线选择驱动器向所述第一控制栅线选择开关元件群提供比所述第二控制电压高的所述第一控制电压；
在从所述存储单元的所述第一、第二非易失性存储元件的另一方读出数据时，当在外加了超越控制电压的子控制栅线上连接的控制栅线选择开关元件被包含在所述第二控制栅线选择开关元件群中时，所述第二控制栅线选择驱动器向所述第二控制栅线选择开关元件群提供比所述第一控制电压高的所述第二控制电压。
2.根据权利要求1所述的非易失性半导体存储装置，其特征在于：还具有把所述第一、第二控制电压提供给所述第一、第二控制栅线选择驱动器的控制栅线选择电压控制电路。
3.根据权利要求2所述的非易失性半导体存储装置，其特征在于：还具有把决定选择的所述第一、第二非易失性存储元件的地址信号预解码的预解码器；
所述控制栅线选择电压控制电路根据来自所述预解码器的预解码输出，把所述第一、第二控制电压分别设置为所述低压或高压。
4.根据权利要求2所述的非易失性半导体存储装置，其特征在于：所述第一、第二控制栅线选择驱动器分别与沿着所述第一方向排列的多个块领域的各一个对应设置；
所述控制栅线选择电压控制电路向与沿着所述第一方向排列的多个块领域的各一个对应设置的所述第一、第二控制栅线选择驱动器分别提供所述第一、第二控制电压。
5.根据权利要求4所述的非易失性半导体存储装置，其特征在于：还设置了根据来自所述预解码器的预解码输出，一次选择沿着所述第二方向排列的块领域的全局解码器；
所述第一、第二控制栅线选择驱动器当来自所述全局解码器的解码输出为有效时，向所述第一、第二控制栅线选择开关元件群提供所述第一、第二控制电压。
6.根据权利要求1所述的非易失性半导体存储装置，其特征在于：所述第一、第二控制栅线选择驱动器分别配置在与所述多个块领域分别在所述第二方向上相邻的局部驱动器领域上。
7.根据权利要求6所述的非易失性半导体存储装置，其特征在于：在夹着第二方向上的第奇数个所述块领域和第偶数个所述块领域的所述第二方向上的两侧上分别设置所述局部驱动器领域。
8.根据权利要求7所述的非易失性半导体存储装置，其特征在于：在所述第奇数个块领域和所述第偶数个块领域上分别配置的多个子控制栅线中的在所述第二方向上间隔一根配置的一半子控制栅线上，连接所述第一控制栅线选择开关元件群，在剩下的一半子控制栅线上能连接所述第二控制栅线选择开关元件群；
在与所述第奇数个块领域相邻的所述局部驱动器领域上，设置驱动所述第一控制栅线选择开关元件群的所述第一控制栅线选择驱动器；
在与所述第偶数个块领域相邻的所述局部驱动器领域上设置驱动所述第二控制栅线选择开关元件群的所述第二控制栅线选择驱动器。
9.根据权利要求1～8中的任意一项所述的非易失性半导体存储装置，其特征在于：所述第一、第二非易失性存储元件分别具有由氧化膜(O)、氮化膜(N)和氧化膜(O)构成的ONO膜作为电荷的捕获点，在所述和捕获点中进行数据编程。
10.一种非易失性半导体存储装置，其特征在于，具有：
把具有一个字栅和由第一、第二控制栅控制的第一、第二非易失性存储元件的存储单元在彼此交叉的第一和第二方向上多行列排列而成的存储单元阵列领域；
分别设置在把所述存储单元阵列领域分割了的多个块领域上，并且与所述存储单元的所述第一、第二非易失性存储元件相连，沿着所述第一方向延伸的多条子控制栅线；
跨着沿所述第一方向配置的所述块领域延伸形成，并且与沿着第一方向配置的所述块领域内的所述多条子控制栅线分别公共连接的多条主控制栅线；
配置在所述多条主控制栅线的每一条和所述多条子控制栅线的每一条的公共连接处，根据控制电压，选择连接/不连接的多个控制栅线选择开关元件；以及
向所述多个控制栅线选择开关元件提供所述控制电压的控制栅线选择驱动器，
所述多个子控制栅线的每一条分别与在所述第二方向上相邻的一方的所述存储单元的所述第一控制栅、另一方的所述存储单元的所述第二控制栅相连；
所述多个控制栅线选择开关元件由在所述多个子控制栅线中的在所述第二方向上隔着一根配置的一半子控制栅线上连接的第一控制栅线选择开关元件群和在剩下的一半子控制栅线上连接的第二控制栅线选择开关元件群构成；
所述控制栅线选择驱动器具有：为所述第一控制栅线选择开关元件群提供第一控制电压的第一控制栅线选择驱动器和为所述第二控制栅线选择开关元件群提供第二控制电压的第二控制栅线选择驱动器；
在从所述存储单元的所述第一、第二非易失性存储元件的一方写入数据时，当在外加了超越控制电压的子控制栅线上连接的控制栅线选择开关元件被包含在所述第一控制栅线选择开关元件群中时，所述第一控制栅线选择驱动器向所述第一控制栅线选择开关元件群提供比所述第二控制电压低的所述第一控制电压；
在从所述存储单元的所述第一、第二非易失性存储元件的另一方写入数据时，当在外加了超越控制电压的子控制栅线上连接的控制栅线选择开关元件被包含在所述第二控制栅线选择开关元件群中时，所述第二控制栅线选择驱动器向所述第二控制栅线选择开关元件群提供比所述第一控制电压低的所述第二控制电压。
11.根据权利要求10所述的非易失性半导体存储装置，其特征在于：还具有把所述第一、第二控制电压提供给所述第一、第二控制栅线选择驱动器的控制栅线选择电压控制电路。
12.根据权利要求11所述的非易失性半导体存储装置，其特征在于：还具有把决定选择的所述第一、第二非易失性存储元件的地址信号预解码的预解码器；
所述控制栅线选择电压控制电路根据来自所述预解码器的预解码输出，把所述第一、第二控制电压分别设置为所述低压或高压。
13.根据权利要求11所述的非易失性半导体存储装置，其特征在于：所述第一、第二控制栅线选择驱动器分别与沿着所述第一方向排列的多个块领域的各一个对应设置；
所述控制栅线选择电压控制电路向与沿着所述第一方向排列的多个块领域的各一个对应设置的所述第一、第二控制栅线选择驱动器分别提供所述第一、第二控制电压。
14.根据权利要求13所述的非易失性半导体存储装置，其特征在于：还设置了根据来自所述预解码器的预解码输出，一次选择沿着所述第二方向排列的块领域的全局解码器；
所述第一、第二控制栅线选择驱动器当来自所述全局解码器的解码输出为有效时，向所述第一、第二控制栅线选择开关元件群提供所述第一、第二控制电压。
15.根据权利要求10所述的非易失性半导体存储装置，其特征在于：所述第一、第二控制栅线选择驱动器分别配置在与所述多个块领域分别在所述第二方向上相邻的局部驱动器领域上。
16.根据权利要求15所述的非易失性半导体存储装置，其特征在于：在夹着第二方向上的第奇数个所述块领域和第偶数个所述块领域的所述第二方向上的两侧上分别设置所述局部驱动器领域。
17.根据权利要求16所述的非易失性半导体存储装置，其特征在于：在所述第奇数个块领域和所述第偶数个块领域上分别配置的多个子控制栅线中的在所述第二方向上间隔一根配置的一半子控制栅线上，连接所述第一控制栅线选择开关元件群，在剩下的一半子控制栅线上连接所述第二控制栅线选择开关元件群；
在与所述第奇数个块领域相邻的所述局部驱动器领域上，设置驱动所述第一控制栅线选择开关元件群的所述第一控制栅线选择驱动器；
在与所述第偶数个块领域相邻的所述局部驱动器领域上设置驱动所述第二控制栅线选择开关元件群的所述第二控制栅线选择驱动器。
18.根据权利要求10～17中的任意一项所述的非易失性半导体存储装置，其特征在于：所述第一、第二非易失性存储元件分别具有由氧化膜(O)、氮化膜(N)和氧化膜(O)构成的ONO膜作为电荷的捕获点，在所述和捕获点中进行数据编程。
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