CN104867523B - 编程验证控制电路及其控制方法 - Google Patents

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Abstract

本发明揭示了一编程验证控制电路，包括：用于对所述存储位的字线进行译码的第一译码电路；第一驱动电路，接收第一电压，并根据所述第一译码电路的译码结果，将所述第一电压提供给所述存储位的字线；用于对所述存储位的控制栅进行译码的第二译码电路；第二驱动电路，接收第二电压，并根据所述第二译码电路的译码结果，将所述第二电压提供给所述存储位的控制栅；以及电压均衡器，接收所述第一电压、第二电压和一第一使能信号，当所述第一使能信号有效时，所述电压均衡器控制所述第一电压和第二电压导通。本发明还揭示了一种编程验证控制电路的控制方法。所述编程验证控制电路及其控制方法，可以有效地减少编程验证时间，并有利于减少能量损失。

Description

编程验证控制电路及其控制方法
技术领域
本发明涉及存储器的编程验证技术领域，特别是涉及一种编程验证控制电路及其控制方法。
背景技术
作为一种集成电路存储器件，闪存具有电可擦写存储信息的功能，因此，闪存被广泛应用于如便携式电脑、手机、数码音乐播放器等电子产品中。闪存需要将存储单元以适合本身操作的阵列进行排布，每一存储单元都用来储存单一位的数据。
图1为现有技术中闪存中存储单元的示意图，图2为现有技术中闪存中存储单元的阵列示意图。所述闪存包括多个呈阵列排布的存储单元，以及用于选择所述存储单元并提供驱动信号的多条位线(BL0、BL1、BL2、BL3、…、BLm)、字线(WL)以及控制栅(例如CG0、CG1等等)。如图1所示，每一存储单元包括两个存储位，一存储位A和另一存储位B，以及两个存储位共用的字线，每一存储位包括一位线和一控制栅极。在图2中，画出了两条控制栅：控制栅CG0和控制栅CG1，但是，在实际的闪存的，还可以包括更多的控制栅(例如CG0、CG1、CG2、CG3、…、CGn等等)，此为本领域的公知常识，在此不作赘述。
在现有技术中对存储位进行编程(program)后，为了验证编程的效果，需要对该存储位进行编程验证(program verify)，编程验证的过程为对该存储位进行读(read)操作。以下，以对存储位A进行编程为例进行说明。一般的，对存储位A进行编程时，控制栅CG0的电压为8.6V，字线WL的电压为1.5V，控制栅CG1的电压为5V。对存储位A的编程操作结束后，对存储位A进行编程验证。一般的，对存储位A进行编程验证时，控制栅CG0的电压为0V，字线WL的电压为4.5V，控制栅CG1的电压为5V。
参考图3，在图3中横坐标轴表示时间轴t。在t0时刻对存储位A进行编程，控制栅CG0的电压为8.6V，字线WL的电压为1.5V。在t1时刻编程操作结束，随后对储位A进行编程验证，控制栅CG0的电压需降为0V，字线WL的电压需升为4.5V。然而由于门锁效应(latch up)等因素，控制栅CG0需要经过一时间段tf，在t2时刻才能降为0V，增加编程验证的时间。在t3时刻编程验证结束后，需进入下一个编程周期，控制栅CG0的电压需升为8.6V，字线WL的电压需降为1.5V。然而由于门锁效应(latch up)等因素，控制栅CG0需要经过一时间段tr，在t4时刻才能降为0V，增加编程周期的时间。
发明内容
本发明的目的在于，提供一种编程验证控制电路及其控制方法，可以有效地减少编程验证时间，并有利于减少能量损失。
为解决上述技术问题，本发明提供一种编程验证控制电路，用于控制一存储单元中一存储位的编程验证时序，所述编程验证控制电路包括：
用于对所述存储位的字线进行译码的第一译码电路；
第一驱动电路，接收第一电压，并根据所述第一译码电路的译码结果，将所述第一电压提供给所述存储位的字线；
用于对所述存储位的控制栅进行译码的第二译码电路；
第二驱动电路，接收第二电压，并根据所述第二译码电路的译码结果，将所述第二电压提供给所述存储位的控制栅；以及
电压均衡器，接收所述第一电压、第二电压和一第一使能信号，当所述第一使能信号有效时，所述电压均衡器控制所述第一电压和第二电压导通。
进一步的，在所述编程验证控制电路中，所述第一译码电路包括字线预译码电路和第一电平移位器，所述第一电平移位器连接所述字线预译码电路，并接收一字线工作电压，所述第一电平移位器输出一第一信号以及所述第一信号的反信号。
进一步的，在所述编程验证控制电路中，所述第一驱动电路包括：
第一PMOS晶体管，所述第一PMOS晶体管的栅极接收所述第一信号的反信号，所述第一PMOS晶体管的源级连接所述第一电压，所述第一PMOS晶体管的漏极连接所述存储位的字线；
第一NMOS晶体管，所述第一NMOS晶体管的栅极接收所述第一信号的反信号，所述第一NMOS晶体管的源极接低电压，所述第一NMOS晶体管的漏极连接所述存储位的字线；
第二NMOS晶体管，所述第二NMOS晶体管的栅极接收所述第一信号，所述第二NMOS晶体管的源极连接所述第一电压，所述第二NMOS晶体管的漏极连接所述存储位的字线。
进一步的，在所述编程验证控制电路中，所述第二译码电路包括控制栅预译码电路和第二电平移位器，所述第二电平移位器连接所述控制栅预译码电路，并接收一控制栅工作电压，所述第二电平移位器输出一第二信号以及所述第二信号的反信号。
进一步的，在所述编程验证控制电路中，所述第二驱动电路包括：
第二PMOS晶体管，所述第二PMOS晶体管的栅极接收所述第二信号的反信号，所述第二PMOS晶体管的源级连接所述第二电压，所述第二PMOS晶体管的漏极连接所述存储位的控制栅；
第三NMOS晶体管，所述第三NMOS晶体管的栅极接收所述第二信号的反信号，所述第三NMOS晶体管的源极接低电压，所述第三NMOS晶体管的漏极连接所述存储位的控制栅；
第四NMOS晶体管，所述第四NMOS晶体管的栅极接收所述第二信号，所述第四NMOS晶体管的源极连接所述第二电压，所述第四NMOS晶体管的漏极连接所述存储位的控制栅。
进一步的，在所述编程验证控制电路中，所述电压均衡器包括：
第一均衡电平移位器，所述第一均衡电平移位器接收所述第一使能信号，并输出一第二使能信号，所述第一均衡电平移位器连接所述第一电压；
第一均衡PMOS晶体管，所述第一均衡PMOS晶体管的栅极接收所述第二使能信号，所述第一均衡PMOS晶体管的源极连接所述第一电压；
第二均衡电平移位器，所述第二均衡电平移位器接收所述第一使能信号，并输出一第三使能信号，所述第二均衡电平移位器连接所述第二电压；
第二均衡PMOS晶体管，所述第二均衡PMOS晶体管的栅极接收所述第三使能信号，所述第二均衡PMOS晶体管的源极连接所述第二电压，所述第二均衡PMOS晶体管的漏极连接所述第一均衡PMOS晶体管的漏极。
进一步的，在所述编程验证控制电路中，所述存储单元还包括另一存储位，所述编程验证控制电路还包括：
用于对所述另一存储位的控制栅进行译码的第三译码电路；
第三驱动电路，接收第三电压，并根据所述第三译码电路的译码结果，将所述第三电压提供给所述另一存储位的控制栅。
进一步的，在所述编程验证控制电路中，所述第三译码电路包括另一控制栅预译码电路和第三电平移位器，所述第三电平移位器连接所述另一控制栅预译码电路，并接收另一控制栅工作电压，所述第三电平移位器输出一第三信号以及所述第三信号的反信号。
进一步的，在所述编程验证控制电路中，所述第三驱动电路包括：
第三PMOS晶体管，所述第三PMOS晶体管的栅极接收所述第三信号的反信号，所述第三PMOS晶体管的源级连接所述第三电压，所述第三PMOS晶体管的漏极连接所述另一存储位的控制栅；
第五NMOS晶体管，所述第五NMOS晶体管的栅极接收所述第三信号的反信号，所述第五NMOS晶体管的源极接低电压，所述第五NMOS晶体管的漏极连接所述另一存储位的控制栅；
第六NMOS晶体管，所述第六NMOS晶体管的栅极接收所述第三信号，所述第六NMOS晶体管的源极连接所述第三电压，所述第六NMOS晶体管的漏极连接所述另一存储位的控制栅。
根据本发明的另一面，还提供一种如上任意一项所述的编程验证控制电路的控制方法，所述控制方法包括，在所述存储位的一个编程周期内：
控制所述第一使能信号无效，对所述存储位进行编程；
控制所述第一使能信号有效，所述电压均衡器控制所述第一电压和第二电压导通；
控制所述第一使能信号无效，对所述存储位进行编程验证。
进一步的，在所述控制方法中，在所述存储位的不同编程周期之间，控制所述第一使能信号有效，所述电压均衡器控制所述第一电压和第二电压导通。
与现有技术相比，本发明提供的编程验证控制电路及其控制方法具有以下优点：
在本发明提供的编程验证控制电路及其控制方法中，所述第一电压提供给所述存储位的字线，所述第二电压提供给所述存储位的控制栅，当所述第一使能信号有效时，所述电压均衡器控制所述第一电压和第二电压导通，可以均衡控制栅的电压和字线的电压，在不引入其它电压的前提下，使高压先降到一个中间电压，从而避免门锁效应，提高高压泄放电的速度，减小编程验证时间，并可以减少能量损失。
附图说明
图1为现有技术中闪存中存储单元的示意图；
图2为现有技术中闪存中存储单元的阵列示意图；
图3为现有技术中控制栅与字线的电压变化示意图；
图4为本发明一实施例中编程验证控制电路的示意图；
图5为本发明一实施例中第一译码电路的电路图；
图6为本发明一实施例中第一驱动电路的电路图；
图7为本发明一实施例中第二译码电路的电路图；
图8为本发明一实施例中第二驱动电路的电路图；
图9为本发明一实施例中第三译码电路的电路图；
图10为本发明一实施例中第三驱动电路的电路图
图11为本发明一实施例中控制栅与字线的电压变化示意图。
具体实施方式
下面将结合示意图对本发明的编程验证控制电路及其控制方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明的核心思想在于，提供一种编程验证控制电路，用于控制一存储单元中一存储位的编程验证时序，所述编程验证控制电路包括：用于对所述存储位的字线进行译码的第一译码电路；第一驱动电路，接收第一电压，并根据所述第一译码电路的译码结果，将所述第一电压提供给所述存储位的字线；用于对所述存储位的控制栅进行译码的第二译码电路；第二驱动电路，接收第二电压，并根据所述第二译码电路的译码结果，将所述第二电压提供给所述存储位的控制栅；以及电压均衡器，接收所述第一电压、第二电压和一第一使能信号，当所述第一使能信号有效时，所述电压均衡器控制所述第一电压和第二电压导通，可以均衡控制栅的电压和字线的电压，在不引入其它电压的前提下，使高压先降到一个中间电压，从而避免门锁效应，提高高压泄放电的速度，减小编程验证时间，并可以减少能量损失。
以下请参考图4-图11来具体说明本实施例的编程验证控制电路及其控制方法，所述编程验证控制电路及其控制方法用于控制一存储单元中一存储位的编程验证时序。在本实施例中，以所述存储单元为图1和图2所示的存储单元为例进行说明，所述存储单元包括两个存储位：一存储位A和另一存储位B，在本实施例中，以对所述存储位A进行编程为例进行说明，对所述另一存储位B的编程方法和编程验证类似于所述存储位A，此为本领域的技术人员可以理解的，在此不做赘述。
如图1所示，本发明提供一种编程验证控制电路1包括：第一译码电路110、第一驱动电路120、第二译码电路210、第二驱动电路220、电压均衡器400。其中，所述第一译码电路110用于对所述存储位A的字线WL进行译码，所述第一驱动电路120接收第一电压ZVdd2，并根据所述第一译码电路110的译码结果，将所述第一电压ZVdd2提供给所述存储位A的字线WL，所述第一电压ZVdd2用于对所述存储位A进行编程或编程验证等操作提供字线WL电压。所述第二译码电路210用于对所述存储位A的控制栅CG0进行译码，所述第二驱动电路220接收第二电压ZVdd3，并根据所述第二译码电路210的译码结果，将所述第二电压ZVdd3提供给所述存储位A的控制栅CG0，所述第二电压ZVdd3用于对所述存储位A进行编程或编程验证等操作提供控制栅CG0电压。所述电压均衡器400接收所述第一电压ZVdd2、第二电压ZVdd3和一第一使能信号EN1，当所述第一使能信号EN1有效时，所述电压均衡器400控制所述第一电压ZVdd2和第二电压ZVdd3导通。
较佳的，如图5所示，所述第一译码电路110包括字线预译码电路111和第一电平移位器112，所述第一电平移位器112连接所述字线预译码电路111，并接收一字线工作电压ZVdd_WL，所述第一电平移位器112输出一第一信号Sel1以及所述第一信号的反信号Sel1b。其中，所述字线预译码电路111可以为普通的译码电路，所述第一电平移位器112可以为普通的电平移位器，所述字线预译码电路111和第一电平移位器112的电路结构为本领域的普通技术人员可以理解的，在此不作赘述。所述第一译码电路110并不限于图5所示的结构，只要所述第一译码电路110可以对所述存储位A的字线WL进行译码，均在本发明的思想范围之内。
在本实施例中，如图6所示，所述第一驱动电路120包括：第一PMOS晶体管P1、第一NMOS晶体管N1以及第二NMOS晶体管N2，所述第一PMOS晶体管P1的栅极接收所述第一信号的反信号Sel1b，所述第一PMOS晶体管P1的源级连接所述第一电压ZVdd2，所述第一PMOS晶体管P1的漏极连接所述存储位A的字线WL。所述第一NMOS晶体管N1的栅极接收所述第一信号的反信号Sel1b，所述第一NMOS晶体管N1的源极接低电压，所述第一NMOS晶体管N1的漏极连接所述存储位A的字线WL。所述第二NMOS晶体管N2的栅极接收所述第一信号Sel1，所述第二NMOS晶体管N2的源极连接所述第一电压ZVdd2，所述第二NMOS晶体管N2的漏极连接所述存储位A的字线WL，所述第二NMOS晶体管N2的衬底接地。所述第一驱动电路120并不限于图6所示的结构，只要所述第一驱动电路120可以根据所述第一译码电路110的译码结果，将所述第一电压ZVdd2提供给所述存储位A的字线WL，均在本发明的思想范围之内。
较佳的，如图7所示，所述第二译码电路210包括控制栅预译码电路211和第二电平移位器212，所述第二电平移位器212连接所述控制栅预译码电路211，并接收一控制栅工作电压ZVdd_CG0，所述第二电平移位器212输出一第二信号Sel2以及所述第二信号的反信号Sel2b。其中，所述控制栅预译码电路211可以为普通的译码电路，所述第二电平移位器212可以为普通的电平移位器，所述控制栅预译码电路211和第二电平移位器212的电路结构为本领域的普通技术人员可以理解的，在此不作赘述。所述第二译码电路210并不限于图7所示的结构，只要所述第二译码电路210可以对所述存储位A的控制栅CG0进行译码，均在本发明的思想范围之内。
在本实施例中，如图8所示，所述第二驱动电路220包括：第二PMOS晶体管P2、第三NMOS晶体管N3、第四NMOS晶体管N4，其中，所述第二PMOS晶体管P2的栅极接收所述第二信号的反信号Sel2b，所述第二PMOS晶体管P2的源级连接所述第二电压ZVdd3，所述第二PMOS晶体管P2的漏极连接所述存储位A的控制栅CG0。所述第三NMOS晶体管N3的栅极接收所述第二信号的反信号Sel2b，所述第三NMOS晶体管N3的源极接低电压，所述第三NMOS晶体管N3的漏极连接所述存储位A的控制栅CG0。所述第四NMOS晶体管N4的栅极接收所述第二信号Sel2，所述第四NMOS晶体管N4的源极连接所述第二电压ZVdd3，所述第四NMOS晶体管N4的漏极连接所述存储位A的控制栅CG0，所述第四NMOS晶体管N4的衬底接地。所述第二驱动电路220并不限于图8所示的结构，只要所述第二驱动电路220可以根据所述第二译码电路210的译码结果，将所述第二电压ZVdd3提供给所述存储位A的控制栅CG0，均在本发明的思想范围之内。
较佳的，如图4所示，所述电压均衡器400包括：第一均衡电平移位器410、第一均衡PMOS晶体管Pb1、第二均衡电平移位器420、第二均衡PMOS晶体管Pb2。其中，所述第一均衡电平移位器410接收所述第一使能信号EN1，并输出一第二使能信号EN2，所述第一均衡电平移位器410连接所述第一电压ZVdd2。所述第一均衡PMOS晶体管Pb1的栅极接收所述第二使能信号EN2，所述第一均衡PMOS晶体管Pb1的源极连接所述第一电压ZVdd2。所述第二均衡电平移位器420接收所述第一使能信号EN1，并输出一第三使能信号EN3，所述第二均衡电平移位器420连接所述第二电压ZVdd3。所述第二均衡PMOS晶体管Pb2的栅极接收所述第三使能信号EN3，所述第二均衡PMOS晶体管Pb2的源极连接所述第二电压ZVdd3，所述第二均衡PMOS晶体管Pb2的漏极连接所述第一均衡PMOS晶体管Pb1的漏极。图4所示的电压均衡器400可以在所述第一使能信号EN1有效时控制所述第一电压ZVdd2和第二电压ZVdd3导通。所述电压均衡器400并不限于图4所示的结构，只要所述电压均衡器400可以在所述第一使能信号EN1有效时控制所述第一电压ZVdd2和第二电压ZVdd3导通，均在本发明的思想范围之内。
较佳的，如图4所示，所述编程验证控制电路1还包括第三译码电路310和第三驱动电路320，所述第三译码电路310用于对所述另一存储位B的控制栅CG1进行译码，所述第三驱动电路320接收第三电压ZVdd4，并根据所述第三译码电路310的译码结果，将所述第三电压ZVdd4提供给所述另一存储位B的控制栅CG1。
在本实施例中，如图9所示，所述第三译码电路310包括另一控制栅预译码电路311和第三电平移位器312，所述第三电平移位器312连接所述另一控制栅预译码电路311，并接收另一控制栅工作电压ZVdd_CG1，所述第三电平移位器312输出一第三信号Sel3以及所述第三信号的反信号Sel3b。其中，所述另一控制栅预译码电路311可以为普通的译码电路，所述第三电平移位器312可以为普通的电平移位器，所述另一控制栅预译码电路311和第三电平移位器312的电路结构为本领域的普通技术人员可以理解的，在此不作赘述。所述第三译码电路310并不限于图9所示的结构，只要所述第三译码电路310可以对所述另一存储位B的控制栅CG1进行译码，均在本发明的思想范围之内。
如图10所示，在本实施例中，所述第三驱动电路320包括：第三PMOS晶体管P3、第五NMOS晶体管N5、第六NMOS晶体管N6，其中，所述第三PMOS晶体管P3的栅极接收所述第三信号的反信号Sel3b，所述第三PMOS晶体管P3的源级连接所述第三电压ZVdd4，所述第三PMOS晶体管P3的漏极连接所述另一存储位B的控制栅CG1。所述第五NMOS晶体管N5的栅极接收所述第三信号的反信号Sel3b，所述第五NMOS晶体管N5的源极接低电压，所述第五NMOS晶体管N5的漏极连接所述另一存储位B的控制栅CG1。所述第六NMOS晶体管N6的栅极接收所述第三信号Sel3，所述第六NMOS晶体管N6的源极连接所述第三电压ZVdd4，所述第六NMOS晶体管N6的漏极连接所述另一存储位B的控制栅CG1，所述第六NMOS晶体管N6的衬底接地。所述第三驱动电路320并不限于图10所示的结构，只要所述第三驱动电路320可以根据所述第三译码电路310的译码结果，将所述第三电压ZVdd4提供给所述另一存储位B的控制栅CG1，均在本发明的思想范围之内。
一般的，对所述存储位A进行编程的过程包括多个编程周期。在一个编程周期中，先对所述存储位A进行编程，之后对所述存储位A进行编程验证，编程验证结束后，该编程周期结束，进入下一个编程周期，继续对所述存储位A进行编程、编程验证，如此循环。
所述的编程验证控制电路1对所述存储位A进行编程验证控制时，在所述存储位A的一个编程周期内：
首先进行步骤S1，在T0’时刻，对所述存储位A进行编程，此时，控制栅工作电压ZVdd_CG0和另一控制栅工作电压ZVdd_CG1为6V～10V，例如8.6V，所述第二电压ZVdd3为6V～10V，例如8.6V，所述第一电压ZVdd2为1V～2V，例如1.5V，所述第三电压ZVdd4为3V～7V，例如5V。则如图11所示，所述存储位A的字线WL的电压为1.5V，所述存储位A的控制栅CG0的电压为8.6V，所述存储位B的控制栅CG1的电压为4.5V。控制所述第一使能信号EN1无效(如为0V)，则所述第一均衡电平移位器410和第二均衡电平移位器420分别控制第二使能信号EN2和第三使能信号EN3有效(如电压为Vdd2)，则所述第一均衡PMOS晶体管Pb1和第二均衡PMOS晶体管Pb2的源漏极均不导通，所述第一电压ZVdd2和第二电压ZVdd3不导通；
之后进行步骤S2，在T1’时刻，对所述存储位A的编程结束，控制所述第一使能信号EN1有效(如电压为Vdd1)，则所述第一均衡电平移位器410和第二均衡电平移位器420分别控制第二使能信号EN2和第三使能信号EN3无效(如为0V，则所述第一均衡PMOS晶体管Pb1和第二均衡PMOS晶体管Pb2的源漏极均导通，所述第一电压ZVdd2和第二电压ZVdd3导通，所述第一电压ZVdd2和第二电压ZVdd3导通相互均衡(所述第一电压ZVdd2和第二电压ZVdd3平均化)，所述第一电压ZVdd2和第二电压ZVdd3变为(8.6V+1.5V)/2≈5V，则所述存储位A的字线WL的电压变为5V，所述存储位A的控制栅CG0的电压变为5V。所述存储位A的字线WL的电压从1.5V变为5V，电压变化速度快。所述存储位A的控制栅CG0的电压从8.6V变为5V，无门锁效应，高压泄放电的速度快。
随后进行步骤S3，在T2’时刻，对所述存储位A进行编程验证，此时，控制栅工作电压ZVdd_CG0和另一控制栅工作电压ZVdd_CG1为6V～10V，例如8.6V，所述第二电压ZVdd3为0V，所述第一电压ZVdd2为3V～7V，例如4.5V，所述第三电压ZVdd4为3V～7V，例如5V。控制所述第一使能信号EN1无效(如为0V)，则所述第一均衡电平移位器410和第二均衡电平移位器420分别控制第二使能信号EN2和第三使能信号EN3有效(如电压为Vdd2)，则所述第一均衡PMOS晶体管Pb1和第二均衡PMOS晶体管Pb2的源漏极均不导通，所述第一电压ZVdd2和第二电压ZVdd3不导通。则如图11所示，在T3’时刻，所述存储位A的字线WL的电压由5V变为4.5V，所述存储位A的控制栅CG0的电压由5V变为0V，所述存储位B的控制栅CG1的电压为4.5V。所述存储位A的字线WL的电压从5V变为4.5V，无门锁效应，高压泄放电的速度快。所述存储位A的控制栅CG0的电压从5V变为0V，无门锁效应，高压泄放电的速度快。
在本实施例中，无需门锁效应(latch up)等因素，所述存储位A的控制栅CG0仅需要经过一很短的时间段Tf，在T3’时刻即可降为0V，大大缩短编程验证的时间。
从T4’时刻开始，所述存储位A的编程验证结束，进入下一个编程周期。较佳的，在所述存储位A的不同编程周期之间，控制所述第一使能信号EN1有效，所述电压均衡器400控制所述第一电压和第二电压导通。
具体的，在T4’时刻，控制所述第一使能信号EN1有效(如电压为Vdd1)，则所述第一均衡电平移位器410和第二均衡电平移位器420分别控制第二使能信号EN2和第三使能信号EN3无效(如为0V，则所述第一均衡PMOS晶体管Pb1和第二均衡PMOS晶体管Pb2的源漏极均导通，所述第一电压ZVdd2和第二电压ZVdd3导通，所述第一电压ZVdd2和第二电压ZVdd3导通相互均衡(所述第一电压ZVdd2和第二电压ZVdd3平均化)，所述第一电压ZVdd2和第二电压ZVdd3变为(4.5V+0V)/2≈2.25V，则所述存储位A的字线WL的电压变为2.25V，所述存储位A的控制栅CG0的电压变为2.25V。所述存储位A的字线WL的电压从4.5V变为2.25V，电压变化速度快。所述存储位A的控制栅CG0的电压从0V变为2.25V，电压变化速度快。
在T5’时刻，对所述存储位A进行编程，此时，控制栅工作电压ZVdd_CG0和另一控制栅工作电压ZVdd_CG1为6V～10V，例如8.6V，所述第二电压ZVdd3为6V～10V，例如8.6V，所述第一电压ZVdd2为1V～2V，例如1.5V，所述第三电压ZVdd4为3V～7V，例如5V。控制所述第一使能信号EN1无效(如为0V)，则所述第一均衡电平移位器410和第二均衡电平移位器420分别控制第二使能信号EN2和第三使能信号EN3有效(如电压为Vdd2)，则所述第一均衡PMOS晶体管Pb1和第二均衡PMOS晶体管Pb2的源漏极均不导通，所述第一电压ZVdd2和第二电压ZVdd3不导通。则如图11所示，在T6’时刻，所述存储位A的字线WL的电压由2.25V变为1.5V，所述存储位A的控制栅CG0的电压由2.25V变为8.6V，所述存储位B的控制栅CG1的电压为4.5V。
在本实施例中，无需门锁效应(latch up)等因素，仅需要经过一很短的时间段Tr，所述存储位A的字线WL的电压从2.25V变为1.5V，电压变化速度快。所述存储位A的控制栅CG0的电压从2.25V变为8.6V，电压变化速度快，有利于提高整个所述存储位A的编程速度。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (9)

1.一种编程验证控制电路，用于控制一存储单元中一存储位的编程验证时序，其特征在于，所述编程验证控制电路包括：
用于对所述存储位的字线进行译码的第一译码电路；
第一驱动电路，接收第一电压，并根据所述第一译码电路的译码结果，将所述第一电压提供给所述存储位的字线，所述第一驱动电路包括：
第一PMOS晶体管，所述第一PMOS晶体管的栅极接收第一信号的反信号，所述第一PMOS晶体管的源级连接所述第一电压，所述第一PMOS晶体管的漏极连接所述存储位的字线；
第一NMOS晶体管，所述第一NMOS晶体管的栅极接收所述第一信号的反信号，所述第一NMOS晶体管的源极接低电压，所述第一NMOS晶体管的漏极连接所述存储位的字线；
第二NMOS晶体管，所述第二NMOS晶体管的栅极接收所述第一信号，所述第二NMOS晶体管的源极连接所述第一电压，所述第二NMOS晶体管的漏极连接所述存储位的字线；
用于对所述存储位的控制栅进行译码的第二译码电路；
第二驱动电路，接收第二电压，并根据所述第二译码电路的译码结果，将所述第二电压提供给所述存储位的控制栅，所述第二驱动电路包括：
第二PMOS晶体管，所述第二PMOS晶体管的栅极接收第二信号的反信号，所述第二PMOS晶体管的源级连接所述第二电压，所述第二PMOS晶体管的漏极连接所述存储位的控制栅；
第三NMOS晶体管，所述第三NMOS晶体管的栅极接收所述第二信号的反信号，所述第三NMOS晶体管的源极接低电压，所述第三NMOS晶体管的漏极连接所述存储位的控制栅；
第四NMOS晶体管，所述第四NMOS晶体管的栅极接收所述第二信号，所述第四NMOS晶体管的源极连接所述第二电压，所述第四NMOS晶体管的漏极连接所述存储位的控制栅；以及
电压均衡器，接收所述第一电压、第二电压和一第一使能信号，当所述第一使能信号有效时，所述电压均衡器控制所述第一电压和第二电压导通；
其中，当控制所述第一使能信号无效，对所述存储位进行编程时，所述控制栅工作电压范围为6V～10V，所述第一电压范围为1V～2V，所述第二电压范围为6V～10V，第三电压范围为3V～7V；当控制所述第一使能信号有效，所述电压均衡器控制所述第一电压和所述第二电压均衡导通时，所述控制栅的电压和所述字线的电压自适应快速转变；当控制所述第一使能信号无效，对所述存储位进行编程验证时，所述控制栅工作电压范围为6V～10V，所述第一电压范围为3V～7V，所述第二电压范围为0V，所述第三电压范围为3V～7V。
2.如权利要求1所述的编程验证控制电路，其特征在于，所述第一译码电路包括字线预译码电路和第一电平移位器，所述第一电平移位器连接所述字线预译码电路，并接收一字线工作电压，所述第一电平移位器输出一第一信号以及所述第一信号的反信号。
3.如权利要求1所述的编程验证控制电路，其特征在于，所述第二译码电路包括控制栅预译码电路和第二电平移位器，所述第二电平移位器连接所述控制栅预译码电路，并接收一控制栅工作电压，所述第二电平移位器输出一第二信号以及所述第二信号的反信号。
4.如权利要求1所述的编程验证控制电路，其特征在于，所述电压均衡器包括：
第一均衡电平移位器，所述第一均衡电平移位器接收所述第一使能信号，并输出一第二使能信号，所述第一均衡电平移位器连接所述第一电压；
第一均衡PMOS晶体管，所述第一均衡PMOS晶体管的栅极接收所述第二使能信号，所述第一均衡PMOS晶体管的源极连接所述第一电压；
第二均衡电平移位器，所述第二均衡电平移位器接收所述第一使能信号，并输出一第三使能信号，所述第二均衡电平移位器连接所述第二电压；
第二均衡PMOS晶体管，所述第二均衡PMOS晶体管的栅极接收所述第三使能信号，所述第二均衡PMOS晶体管的源极连接所述第二电压，所述第二均衡PMOS晶体管的漏极连接所述第一均衡PMOS晶体管的漏极。
5.如权利要求1所述的编程验证控制电路，其特征在于，所述存储单元还包括另一存储位，所述编程验证控制电路还包括：
用于对所述另一存储位的控制栅进行译码的第三译码电路；
第三驱动电路，接收第三电压，并根据所述第三译码电路的译码结果，将所述第三电压提供给所述另一存储位的控制栅。
6.如权利要求5所述的编程验证控制电路，其特征在于，所述第三译码电路包括另一控制栅预译码电路和第三电平移位器，所述第三电平移位器连接所述另一控制栅预译码电路，并接收另一控制栅工作电压，所述第三电平移位器输出一第三信号以及所述第三信号的反信号。
7.如权利要求6所述的编程验证控制电路，其特征在于，所述第三驱动电路包括：
第三PMOS晶体管，所述第三PMOS晶体管的栅极接收所述第三信号的反信号，所述第三PMOS晶体管的源级连接所述第三电压，所述第三PMOS晶体管的漏极连接所述另一存储位的控制栅；
第五NMOS晶体管，所述第五NMOS晶体管的栅极接收所述第三信号的反信号，所述第五NMOS晶体管的源极接低电压，所述第五NMOS晶体管的漏极连接所述另一存储位的控制栅；
第六NMOS晶体管，所述第六NMOS晶体管的栅极接收所述第三信号，所述第六NMOS晶体管的源极连接所述第三电压，所述第六NMOS晶体管的漏极连接所述另一存储位的控制栅。
8.一种如权利要求1至7中任意一项所述的编程验证控制电路的控制方法，其特征在于，所述控制方法包括，在所述存储位的一个编程周期内：
控制所述第一使能信号无效，对所述存储位进行编程；
控制所述第一使能信号有效，所述电压均衡器控制所述第一电压和第二电压导通；
控制所述第一使能信号无效，对所述存储位进行编程验证。
9.如权利要求8所述的控制方法，其特征在于，在所述存储位的不同编程周期之间，控制所述第一使能信号有效，所述电压均衡器控制所述第一电压和第二电压导通。
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