CN102760490B - 半导体器件及其操作方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 32
- 238000009413 insulation Methods 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 239000000872 buffer Substances 0.000 claims description 25
- 230000005611 electricity Effects 0.000 claims description 10
- 230000004044 response Effects 0.000 claims description 9
- 238000012795 verification Methods 0.000 claims description 9
- 230000008878 coupling Effects 0.000 claims description 2
- 238000010168 coupling process Methods 0.000 claims description 2
- 238000005859 coupling reaction Methods 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 238000000034 method Methods 0.000 description 12
- 239000011248 coating agent Substances 0.000 description 6
- 238000000576 coating method Methods 0.000 description 6
- 238000007667 floating Methods 0.000 description 4
- 238000007689 inspection Methods 0.000 description 4
- 239000012212 insulator Substances 0.000 description 3
- 101000741396 Chlamydia muridarum (strain MoPn / Nigg) Probable oxidoreductase TC_0900 Proteins 0.000 description 2
- 101000741399 Chlamydia pneumoniae Probable oxidoreductase CPn_0761/CP_1111/CPj0761/CpB0789 Proteins 0.000 description 2
- 101000741400 Chlamydia trachomatis (strain D/UW-3/Cx) Probable oxidoreductase CT_610 Proteins 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 238000013500 data storage Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 240000002853 Nelumbo nucifera Species 0.000 description 1
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 1
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005264 electron capture Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
- G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
Abstract
本发明公开了一种半导体器件及其操作方法。所述半导体器件的操作方法包括：通过将编程电压供给到存储器单元的控制栅极和将去俘获电压供给到在半导体衬底内形成的阱来对所述存储器单元进行编程；以及，随后在对编程的存储器单元进行验证之前通过将低于所述去俘获电压的电压供给到所述控制栅极并且还将所述去俘获电压供给到所述阱，来去除在所述存储器单元的隧道绝缘层中俘获的电子。
Description
相关申请的交叉引用
本申请要求2011年4月26日提交的申请号为10-2011-0038987的韩国专利申请的优先权，本申请通过引用包括该申请的全部内容。
技术领域
示例性实施例涉及一种半导体器件及其操作方法，更具体而言，涉及编程操作中的去俘获(detrap)方法。
背景技术
半导体器件包括用于存储数据的多个存储器单元。为了在存储器单元中存储数据，执行编程操作。在编程操作中，一些电子被俘获在特定的层中，且被俘获的电子能够恶化存储器单元的电特性。以下参考图1来描述这种电子俘获现象。
图1是示出常规编程操作的特征的存储器单元的截面图。
如图1所示，存储器单元包括顺序层叠在半导体衬底11之上的隧道绝缘层13、电荷俘获层14、电介质层15以及控制栅极16。结12形成在存储器单元两侧上的半导体衬底11中。结12形成在半导体衬底11内所形成的阱内，且隧道绝缘层13和阱彼此部分地重叠。电荷俘获层14也被称作浮置栅极。控制栅极16与字线WL耦接。隧道绝缘层13由氧化物层形成。电荷俘获层14和控制栅极16由导电层(例如多晶硅层)形成。电介质层15具有包括高电介质层(或氧化物层)、氮化物层以及氧化物层的层叠结构。
当编程许可电压(例如0V)被供给到阱和位线时，通过向字线WL供给编程电压来执行存储器单元的编程操作。当高编程电压被供给到字线WL时，阱中的一些电子通过Fowler-Nordheim(FN)隧穿经由隧道绝缘层13向电荷俘获层14移动。被编程的存储器单元根据电荷俘获层14中俘获的电子的量而具有不同的阈值电压。当特定的存储器单元的阈值电压达到目标电平时，所述存储器单元对应于被编程的单元。当存储器单元的阈值电压低于目标电平时，所述存储器单元对应于未编程的(或擦除的)单元。
通过向与存储器单元耦接的字线WL供给读取电压来执行存储器单元的读取操作。可以根据存储器单元的阈值电压高于还是低于读取电压来确定存储器单元的状态。
如上所述，通过存储器单元的阈值电压来确定存储器单元的数据，且通过在电荷俘获层14中俘获的电子数目(更具体来说，被编程的电子的数目)来确定存储器单元的阈值电压。
然而，在编程操作中，一些电子可能被俘获在隧道绝缘层13中而没有进入电荷俘获层14。存储器单元的阈值电压可以通过俘获在隧道绝缘层13中的电子而改变。具体而言，随着编程、擦除和读取操作被重复执行，隧道绝缘层13的电特性逐步恶化。因而，隧道绝缘层13中俘获的电子数目可以根据半导体器件的操作次数的增加而增加。
发明内容
根据示例性实施例，在编程操作中，编程电压和去俘获电压分别同时被供给到字线和阱，但是去俘获电压比编程电压供给更长的时间。因而，在隧道绝缘层中俘获的电子可以在编程操作中被去除。
根据本发明一个方面，提供一种半导体器件的操作方法，包括：通过将编程电压供给到存储器单元的控制栅极和将去俘获电压供给到在半导体衬底内形成的阱来对所述存储器单元进行编程；以及随后在对编程的存储器单元进行验证之前，通过将低于所述去俘获电压的电压供给到所述控制栅极并且还将所述去俘获电压供给到所述阱，来去除俘获在所述存储器单元的隧道绝缘层中的电子。
根据本发明另一方面的半导体器件的操作方法包括：通过将编程电压供给到选中的字线、将通过电压(pass voltage)供给到未选中的字线和将去俘获电压供给到阱来对选中的存储器单元进行编程，其中所述编程电压高于所述通过电压且所述通过电压高于所述去俘获电压；以及，随后在执行所述存储器单元的验证操作之前，将低于所述去俘获电压的电压供给到所述选中的字线和所述未选中的字线并且还将所述去俘获电压供给到所述阱。
根据本发明又一方面的半导体器件包括：包括多个存储块的存储器单元阵列；电压供给电路，被配置成将编程电压供给到选中的字线、将通过电压供给到未选中的字线以及将去俘获电压供给到阱，其中所述编程电压高于所述通过电压，所述通过电压高于所述去俘获电压；以及控制电路，被配置成控制所述电压供给电路使得所述编程电压、所述通过电压和所述去俘获电压在编程操作中被分别供给到选中的字线、未选中的字线和阱，以及随后在编程验证操作之前，将低于所述去俘获电压的电压供给到所述选中的字线和所述未选中的字线，并且还将所述去俘获电压供给到阱。
附图说明
图1是示出常规编程操作的特征的存储器单元的截面图；
图2是示出根据本发明的一种编程方法的半导体器件的框图；
图3是示出根据本发明的一种编程方法的时序图；以及
图4A和4B是示出根据本发明的一种编程方法的特征的存储器单元的截面图。
具体实施方式
下面将参照附图详细描述本发明的某些示例性实施例。提供附图是为了使本领域普通技术人员理解本发明实施例的范围。
图2是示出根据本发明的编程方法的半导体器件的框图。
参见图2，半导体器件包括：存储器单元阵列110；电路组(130、140、150、160、170和180)，用于在存储器单元阵列110所包括的存储器单元上执行编程、读取或擦除操作；以及控制电路120，用于控制电路组(130、140、150、160、170和180)以根据输入数据来设置存储器单元的阈值电压。
例如，在NAND快闪存储器件中，电路组可以包括电压生成器130、行译码器140、页缓冲器组150、列选择器160、I/O(输入/输出)电路170和通过/失败(pass/fail)检查电路180。
存储器单元阵列110包括多个存储块。在图2中示出了存储块中的一个。存储块包括共同耦接到阱Well的多个串ST。一些串ST被指定为正常串，一些串ST被指定为标志串。串ST具有相同的结构。
每个串ST包括：耦接到公共源级线CSL的源极选择晶体管SST；多个存储器单元F0至Fn；以及耦接到位线BLe和Blo的漏极选择晶体管DST。标志串中所包括的存储器单元被称作标志单元，但是标志单元具有与包括在串ST中的其他存储器单元相同的结构。源极选择晶体管SST的栅极耦接到源极选择线SSL，存储器单元F0至Fn的栅极耦接到各个字线WL0至WLn，漏极选择晶体管DST的栅极耦接到漏极选择线DSL。串ST耦接到相关的位线BLe和BLo并且耦接到公共源极线CSL。
控制电路120响应于命令信号CMD而在内部生成编程操作信号PGM、读取操作信号READ或擦除操作信号ERASE，并且还根据操作类型生成用于控制页缓冲器组150的页缓冲器的页缓冲器信号PB SIGNALS。具体来说，在编程操作中，控制电路120分别同时向字线和阱供给编程电压和去俘获电压，但是去俘获电压比编程电压供给更长的时间。这里，向阱供给去俘获电压以朝着半导体衬底提取在存储器单元的隧道绝缘层中俘获的电子。
此外，控制电路120响应于地址信号ADD产生行地址信号RADD和列地址信号 CADD。在编程或操作验证操作时，控制电路120还响应于由通过/失败检查电路180产生的检查信号CS来检查存储器单元的阈值电压是否升高到目标电平，并判断是否要再执行编程操作或擦除操作以及根据检查结果来判断编程操作或擦除操作是完成还是失败。
电压供给电路(130、140)响应于控制电路120的信号PGM、ERASE、READ和RADD来将存储器单元的编程操作、读取操作或擦除操作所需的电压供给至存储块的漏极选择线DSL、字线WL0至WLn、源极选择线SSL以及阱。电压供给电路包括电压生成器130和行译码器140。
电压生成器130响应于控制电路120的操作信号PGM、READ和ERASE(更具体来说，内部命令信号)来将用于编程、读取或擦除存储器单元的操作电压输出至全局线。当对存储器单元进行编程时，电压生成器130向全局线供给用于编程的操作电压(例如Vpgm、Vpass、Vread或Vdet)。Vpgm指编程电压、Vpass指通过电压、Vread指读取电压而Vdet指去俘获电压。
行译码器140响应于控制电路120的行地址信号RADD将电压生成器130的操作电压传送至阱和存储块的局部线DSL、SSL以及WL[n：0]。
页缓冲器组150检测存储器单元的编程状态或擦除状态。页缓冲器组150包括耦接到位线BLe和BLo的页缓冲器，并响应于控制电路120的页缓冲器信号PB SIGNALS来向位线BLe和BLo供给在存储器单元F0至Fn中存储数据所需的电压。
更具体而言，在存储器单元F0至Fn的编程操作、擦除操作或读取操作中，页缓冲器组150预充电位线BLe和BLo或者锁存对应于根据位线BLe和BLo的电压移动而检测到的存储器单元F0至Fn的阈值电压的数据。更具体而言，在编程操作中，页缓冲器组150根据锁存的数据将编程允许电压(例如，接地电压)或编程禁止电压(例如，Vcc)供给到位线BLe或BLo。在读取操作中，页缓冲器组150根据存储在存储器单元F0至Fn的数据来控制位线BLe至BLo的电压，并检测存储器单元F0至Fn中存储的数据。此外，页缓冲器组150在擦除操作的早期阶段将擦除允许电压(例如，Vcc)供给到位线BLe和BLo，并将编程允许电压(例如，接地电压)供给到与在编程操作中根据擦除验证结果而被擦除的串ST耦接的位线BLe和BLo。
列选择器160响应于控制电路120的列地址信号CADD来选择页缓冲器组150的页缓冲器。在通过列选择器160选择的页缓冲器中锁存的数据被输出。此外，列选择器160经由列线CL接收从页缓冲器组150输出的数据并将所述数据传送到通过/失败检查电路180。
在编程操作中，I/O电路170在控制电路120的控制之下将外部数据DATA传送到列选择器160，以将数据DATA输入到页缓冲器组150的页缓冲器。当列选择器160将数据DATA顺序地传送至页缓冲器组150的页缓冲器时，页缓冲器将数据DATA存储在锁存器中。此外，在读取操作中，I/O电路170经由列选择器160将从页缓冲器组150的页缓冲器接收的数据DATA输出到外部。
在编程操作或擦除操作之后执行的验证操作期间，通过/失败检查电路180检查是否出现错误单元，并以检查信号PFC的形式输出验证操作的结果。通过/失败检查电路180还对错误单元的数目进行计数，并以计数信号CS的形式输出对错误单元进行计数的结果。
在编程验证操作中，控制电路120控制在存储器单元的编程操作中供给到字线的编程电压的电平并控制电压发生器130使得可以选择性地将验证电压供给到字线。在一些实施例中，控制电路120可以根据通过/失败检查电路180的检查信号CS来控制电压生成器130。
以下描述使用上述半导体器件的存储器单元的编程方法。
图3是示出根据本发明的一种编程方法的时序图。
以下参考图3和图2来描述编程方法。
1编程时段
当编程时段开始时，在编程允许电压(例如，接地电压)已经供给到选中的位线且编程禁止电压(例如，Vcc)已经供给到未选中位线的状态下，编程电压Vpgm、通过电压Vpass以及去俘获电压Vdet分别同时供给到选中的字线Sel_WL(更具体而言，字线WL0至WLn中的任意一个)、未选中的字线Unsel_WL(更具体而言，除了选中字线以外的剩余字线)以及阱(图4A的阱)。
编程电压Vpgm是用于对选中的存储器单元进行编程的电压，通过电压Vpass是用于在串ST中形成沟道的电压，而去俘获电压Vdet是用于去除在选中的存储器单元的除了电荷俘获层(例如，浮置栅极)以外的区域中俘获的电子的电压。在编程时段中，去俘获电压Vdet与对选中字线Sel_WL供给的编程电压Vpgm同时地供给到阱Well，使得在随后的去俘获时段内被俘获的电子可以被容易地去除，而不是在编程时段内去除俘获的电子。作为一个防止编程效率被在编程时段内供给到阱Well的去俘获电压Vdet恶化的例子，编程电压Vpgm和通过电压Vpass可以升高去俘获电压Vdet。
具体来说，为了维持俘获在存储器单元的电荷俘获层中的电子，而不是选择性地去除在编程操作中在除了电荷俘获层以外的区域(更具体而言，隧道绝缘层)中俘获的电子，去俘获电压Vdet具有低于通过电压Vpass的正电压。例如，去俘获电压Vdet可以是0.1V至0.5V。在这个例子中，与没有施加去俘获电压时的编程电压Vpgm和通过电压Vpass相比，编程电压Vpgm和通过电压Vpass的每个可以升高0.1V至0.5V。因而，在编程时段中，存储器单元被编程而没有编程效率的减少。更具体而言，电子被俘获在存储器单元的电荷俘获层(图4A的104)中，因此存储器单元被编程。通过施加编程电压Vpgm和通过电压Vpass至存储器单元，一些电子也被俘获在存储器单元的隧道绝缘层(图4A的103)中。
此外，在图3的编程时段内，当将去俘获电压Vdet供给到阱Well时，编程电压Vpgm和通过电压Vpass分别同时被供给到选中的字线Sel_WL和未选中的字线Unsel_WL。然而，在去俘获电压Vdet已经供给到阱Well的状态中，分别供给编程电压Vpgm和通过电压Vpass到选中的字线Sel_WL和未选中的字线Unsel_WL的方法可以根据编程方法而以各种方式来改变。例如，当去俘获电压Vdet被供给到阱Well时，通过电压Vpass可以同时供给到选中的字线Sel_WL和未选中的字线Unsel_WL，随后选中的字线Sel_WL的电压可以增加到编程电压Vpgm。
2去俘获时段
当去俘获时段在编程时段之后开始时，编程电压Vpgm和通过电压Vpass不再分别被施加到字线Sel_WL和字线Unsel_WL，但是去俘获电压Vdet仍然施加到阱Well。更具体而言，如果去俘获电压Vdet在字线Sel_WL和字线Unsel_WL的所有电压变为低于去俘获电压Vdet的状态下继续施加到阱，在存储器单元的隧道绝缘层103中俘获的电子离开并进入阱Well(更具体而言，半导体衬底101)中。因而，在引入到存储器单元中的电子中的被俘获在隧道绝缘层103中的电子可以被选择性地去除。然而，被俘获在存储器单元的电荷俘获层104中的电子可以保持不变，因为去俘获电压Vdet具有例如0.1V至0.5V的低电压。
在去俘获时段结束后，阱的电压降低到接地电压，且执行选中的存储器单元的验证操作(更具体而言，验证时段)。
与本实施例的编程方法不同，在提供编程电压Vpgm时，可以不供给去俘获电压Vdet至阱Well，而是可以在编程电压Vpgm停止供给时供给。在这个例子中，执行编程操作所花费的时间增加。为此，如图3所示，去俘获电压Vdet与编程电压Vpgm同时供给，但是去俘获电压Vdet比编程电压Vpgm供给更长的时间。在这个实施例中，可 以在较短的时间内执行去俘获操作。
图4A和4B是用于说明根据本发明的所述编程方法的效果的存储器单元的横截面图。
在图4A中示出了NAND存储器单元的基本结构。NAND存储器单元包括顺序层叠在形成阱Well中的半导体衬底101之上的隧道绝缘层103、电荷俘获层104、电介质层105以及控制栅极106。结102(更具体来说，源极和漏极)形成在存储器单元两侧上的半导体衬底101中。
隧道绝缘层103可以由氧化物层形成。电荷俘获层104和控制栅极106可以由导电层形成(例如，多晶硅层)。电介质层105可以由高电介质层形成，或者由包括氧化物层、氮化物层和氧化物层的层叠结构形成。电荷俘获层104也被称作浮置栅极。控制栅极106耦接到字线WL，且隧道绝缘层103的一部分与阱Well相邻。在图3的编程时段中，当将编程电压Vpgm供给到选中的字线Sel_WL时，阱Well中包括的电子中的一些通过FN隧穿而隧穿过隧道绝缘层103，然后隧穿电子被俘获在电荷俘获层104中。在这个例子中，一些电子没有从隧道绝缘层103移动到电荷俘获层104，而被俘获在隧穿绝缘层103中。
参见图4B和图3，在去俘获时段中，所有的字线Sel_WL和Unsel_WL的电压都小于去俘获电压Vdet，且俘获电压Vdet继续供给到阱Well。因此，在隧道绝缘层103中俘获的电子可以选择性地离开而进入半导体衬底101。更具体来说，在去俘获阶段，在浮置栅极104中俘获的电子保持不变，在隧道绝缘层103中俘获的电子可以选择性地离开而进入半导体衬底101。
在本发明中，将NAND存储器单元作为示例进行描述。然而，上述的供给去俘获电压Vdet的编程操作也可以应用于其他存储器单元结构，例如SONOS结构。因而，在编程操作之后的编程验证操作或读取操作中，可以基于例如俘获在电荷俘获层104中的电子来确定存储器单元是否被编程。因而，半导体器件可以更为可靠。
如上所述，在编程操作中，将编程电压和去俘获电压分别同时供给到选中的字线和阱，而去俘获电压比编程电压供给更长的时间。因而，可以在较短时间内去除隧道绝缘层中俘获的电子。此外，由于去除了在隧道绝缘层中俘获的电子，编程、读取和擦除操作可以更为可靠。
Claims (15)
1.一种半导体器件的操作方法，包括以下步骤：
通过将编程电压供给到存储器单元的控制栅极和将去俘获电压供给到在半导体衬底内形成的阱来对所述存储器单元进行编程，其中，所述去俘获电压具有低于所述编程电压的正电压；以及
随后在对编程的存储器单元进行验证之前，通过将低于所述去俘获电压的电压供给到所述控制栅极并且还将所述去俘获电压供给到所述阱，来去除在所述存储器单元的隧道绝缘层中俘获的电子。
2.如权利要求1所述的操作方法，其中，所述去俘获电压为0.1V至0.5V。
3.如权利要求1所述的操作方法，其中，所述编程电压增加了所述去俘获电压。
4.如权利要求1所述的操作方法，其中，将低于所述去俘获电压的电压供给到所述控制栅极的步骤包括：在所述去俘获电压被供给到所述阱的状态下将接地电压供给到所述控制栅极。
5.如权利要求1所述的操作方法，还包括以下步骤：在去除在所述隧道绝缘层中俘获的电子之后通过降低施加给所述阱的电压来验证所述存储器单元。
6.如权利要求5所述的操作方法，其中，降低施加给所述阱的电压的步骤包括将接地电压供给到所述阱。
7.一种半导体器件的操作方法，包括以下步骤：
通过将编程电压供给到选中的字线、将通过电压供给到未选中的字线和将去俘获电压供给到阱来对选中的存储器单元进行编程，其中所述编程电压高于所述通过电压且所述通过电压高于所述去俘获电压，所述去俘获电压具有正电压；以及
随后在执行所述存储器单元的验证操作之前，将低于所述去俘获电压的电压供给到所述选中的字线和所述未选中的字线并且还将所述去俘获电压供给到所述阱。
8.如权利要求7所述的操作方法，其中，所述去俘获电压为0.1V至0.5V。
9.如权利要求7所述的操作方法，其中，所述编程电压和所述通过电压中的每个都增加了所述去俘获电压。
10.如权利要求7所述的操作方法，还包括：通过在所述去俘获电压被供给到所述阱的状态下，在将低于所述去俘获电压的电压供给到所述选中的字线和所述未选中的字线之后将接地电压供给所述阱来执行验证操作。
11.如权利要求7所述的操作方法，还包括以下步骤：
将编程允许电压供给到与所述选中的存储器单元耦接的选中的位线，其中所述编程允许电压是为了在所述选中的存储器单元上执行编程、擦除或读取操作而施加的电压；以及
将编程禁止电压供给到剩余的未选中位线，其中所述编程禁止电压是为了防止在未选中的存储器单元上执行编程、擦除或读取操作而供给的电压。
12.如权利要求11所述的操作方法，其中，
所述编程允许电压是接地电压，以及
所述编程禁止电压是电源电压。
13.一种半导体器件，包括：
包括多个存储块的存储器单元阵列；
电压供给电路，被配置成将编程电压供给到选中的字线、将通过电压供给到未选中的字线以及将去俘获电压供给到阱，其中所述编程电压高于所述通过电压，所述通过电压高于所述去俘获电压，所述去俘获电压具有正电压；以及
控制电路，被配置成控制所述电压供给电路使得所述编程电压、所述通过电压和所述去俘获电压在编程操作中被分别供给到选中的字线、未选中的字线和阱，以及随后在编程验证操作之前，将低于所述去俘获电压的电压供给到所述选中的字线和所述未选中的字线并且还将所述去俘获电压供给到所述阱。
14.如权利要求13所述的半导体器件，其中，所述电压供给电路包括：
电压发生器，被配置成响应于所述控制电路的控制信号而生成所述编程电压、所述通过电压和所述去俘获电压；以及
行译码器，被配置成将所述电压发生器的电压供给到所述选中的字线、所述未选中的字线和所述阱。
15.如权利要求14所述的半导体器件，还包括：
页缓冲器组，包括多个页缓冲器，且被配置成在所述控制电路的控制下将编程许可电压或编程禁止电压供给到从所述存储块中选出的存储块，其中所述编程许可电压是为了在选中的存储器单元上执行编程操作、擦除操作或读取操作而供给的电压，所述编程禁止电压是为了防止在未选中的存储器单元上执行编程操作、擦除操作或读取操作而供给的电压；
列选择器，被配置成选择所述页缓冲器；以及
输入/输出电路，被配置成将数据传送到所述列选择器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110038987A KR20120121170A (ko) | 2011-04-26 | 2011-04-26 | 반도체 장치 및 이의 동작 방법 |
| KR10-2011-0038987 | 2011-04-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102760490A CN102760490A (zh) | 2012-10-31 |
| CN102760490B true CN102760490B (zh) | 2017-03-15 |
Family
ID=47054917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210125262.1A Expired - Fee Related CN102760490B (zh) | 2011-04-26 | 2012-04-25 | 半导体器件及其操作方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US8917555B2 (zh) |
| JP (1) | JP2012230753A (zh) |
| KR (1) | KR20120121170A (zh) |
| CN (1) | CN102760490B (zh) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9543021B2 (en) * | 2014-03-12 | 2017-01-10 | SK Hynix Inc. | Semiconductor device and programming method thereof |
| US9218874B1 (en) | 2014-08-11 | 2015-12-22 | Sandisk Technologies Inc. | Multi-pulse programming cycle of non-volatile memory for enhanced de-trapping |
| US9355714B2 (en) | 2014-09-10 | 2016-05-31 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and method of controlling the same |
| US9830219B2 (en) * | 2014-09-15 | 2017-11-28 | Western Digital Technologies, Inc. | Encoding scheme for 3D vertical flash memory |
| US9627087B2 (en) | 2015-09-11 | 2017-04-18 | Kabushiki Kaisha Toshiba | Memory device |
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| JP7125564B2 (ja) | 2019-10-23 | 2022-08-24 | 長江存儲科技有限責任公司 | 三次元メモリデバイスの読み出し方法および三次元メモリデバイス |
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| KR20220094706A (ko) | 2020-12-29 | 2022-07-06 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 이의 동작 방법 |
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2011
- 2011-04-26 KR KR1020110038987A patent/KR20120121170A/ko active IP Right Grant
-
2012
- 2012-04-23 JP JP2012097679A patent/JP2012230753A/ja active Pending
- 2012-04-25 US US13/455,439 patent/US8917555B2/en not_active Expired - Fee Related
- 2012-04-25 CN CN201210125262.1A patent/CN102760490B/zh not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| CN102760490A (zh) | 2012-10-31 |
| US20120275223A1 (en) | 2012-11-01 |
| JP2012230753A (ja) | 2012-11-22 |
| US8917555B2 (en) | 2014-12-23 |
| KR20120121170A (ko) | 2012-11-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
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