CN101315813B - 用于降低读取干扰的读取闪速存储器件的方法 - Google Patents

用于降低读取干扰的读取闪速存储器件的方法 Download PDF

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Abstract

提供一种用于降低读取干扰的读取闪速存储器件的方法。根据该方法，向漏极选择晶体管的栅极施加第一电压以导通漏极选择晶体管，并向多个存储单元当中所选择的晶体管的栅极施加读取电压。接着，向多个存储单元当中未选择的晶体管的栅极施加通过电压。进一步，在施加通过电压时，施加第一通过电压并接着在施加第一通过电压后经过预定时间之后施加第二通过电压。第二通过电压具有与第一通过电压不同的电平。

Description

用于降低读取干扰的读取闪速存储器件的方法
技术领域
本发明涉及读取闪速存储器件的方法，而且更具体地，涉及用于降低读取干扰的读取闪速存储器件的方法。
背景技术
闪速存储器件被广泛用于各种各样的电子应用中作为非易失性存储器件。闪速存储器件利用一个晶体管单元，因而能够提供较高的存储器密度和可靠性、以及较低的功耗。闪速存储器件被用于便携式计算机、个人数字助理(PDA)、数码相机、移动电话等等中。而且，可以将程序代码、诸如基本输入/输出系统(BIOS)的系统数据、以及固件编程在闪速存储器件中。在闪速存储器件当中，NAND闪速存储器件以相对较低的成本取得较高的存储器密度，所以其应用范围正在逐渐扩大。
如图1中所示，NAND闪速存储器件的存储单元包括多个单元串。单元串100包括全部串联连接的漏极选择晶体管110、多个存储单元131、132、133、和134、以及源极选择晶体管120。漏极选择晶体管110的漏极连接到位线BL，而其源极连接到存储单元131的漏极。漏极选择晶体管110的栅极连接到漏极选择线DSL。存储单元131、132、133、和134的栅极分别连接到字线WL1、WL2、WL3、和WL4。源极选择晶体管120的漏极连接到存储单元134的源极，而其漏极连接到公共源极线CSL。源极选择晶体管120的栅极连接到源极选择线SSL。漏极选择晶体管110和源极选择晶体管120是传统MOS晶体管，而存储单元131、132和133是浮置栅极晶体管。
存储单元131、132、133、和134根据它们的阈电压分别具有已擦除状态或已编程状态。处于已擦除状态的存储单元具有相对较低的阈电压，例如，低于接近地电压(例如0V)。另一方面，处于已编程状态的存储单元具有相对较高的阈电压，例如，高于接近地电压(例如0V)。确定存储单元处于何种状态的读取操作向所选择的存储单元的字线施加读取电压，例如，接近地电压(例如0V)，并接着确定所选择的存储单元是维持在导通、还是截止状态。即，如果所选择的存储单元为导通，则所选择的存储单元处于已擦除状态，因为其阈电压低于读取电压。另一方面，如果所选择的存储单元为截止，则所选择的存储单元处于已编程状态，因为其阈电压高于读取电压。
由于重复读取操作，可能发生读取干扰现象。在读取干扰现象中，已擦除的存储单元的阈电压反常地增加，这被读取为已编程状态而不是已擦除状态。存在多种引起读取干扰现象的因素，其中之一是热载流子。
具体地，如图2中所示，在读取存储单元132期间，向所选择的存储单元的字线WL2施加接近地电压(例如0V)的读取电压Vread，并向剩余的晶体管(即，未选择的存储单元133和134)的字线WL3和WL4施加大约比读取电压Vread高5V的通过电压Vpass。由于施加到字线WL3的通过电压Vpass，在邻近所选择的存储单元132的未选择的存储单元133处发生沟道升压。从而，参照箭头241和242，形成较强的水平和垂直电场。如箭头243所示，由于所述水平和垂直电场，在所选择的存储单元132的沟道处形成截止漏电流(off-leakage current)的电子变成具有高能量的热载流子并接着被注入到邻近所选择的存储单元132的未选择的存储单元133的浮置栅极FG中。于是，存储单元133的阈电压增加，使得存储单元133反常地从已擦除状态改变为已编程状态。
如上所述，发生由热载流子引起的读取干扰现象的原因在于，向图1的漏极选择晶体管110的漏极选择线DSL施加通过电压，例如，大约5V，并在同时向未选择的存储单元133的字线WL3施加通过电压，例如，大约5V。由于同时向漏极选择晶体管110的漏极选择线DSL和存储单元133的字线WL3施加通过电压，因而在存储单元133的沟道区域出现沟道升压，并且由于沟道升压而形成垂直和水平电场。
发明内容
本发明的实施例针对用于降低读取干扰的读取闪速存储器件的方法。
一个实施例中，一种用于读取具有单元串的NAND闪速存储器件的方法，所述单元串包括全部串联连接的漏极选择晶体管、多个存储单元、以及源极选择晶体管，该方法包括：向所述漏极选择晶体管的栅极施加第一电压以导通所述漏极选择晶体管；向所述多个存储单元当中所选择的晶体管的栅极施加读取电压；以及向所述多个存储单元当中未选择的晶体管的栅极施加通过电压。施加所述通过电压包括：施加第一通过电压；以及在施加所述第一通过电压后经过预定时间之后施加第二通过电压，所述第二通过电压具有高于所述第一通过电压的电平。
可以在施加所述第一电压以导通所述漏极选择晶体管的同时施加所述第一通过电压。
所述第一通过电压可以导通未选择的存储单元，而且可以处在防止所选择的存储单元的沟道中出现热载流子的范围内。
可以将所述第一通过电压设置为大约1.5V到大约4V之间。
施加所述第一通过电压可以持续大约10ns到大约0.1ms之间。
所述方法可以进一步包括向所述源极选择晶体管的栅极施加第二电压以导通所述源极选择晶体管。
可以在施加所述第二电压以导通所述源极选择晶体管之前施加所述第二通过电压。
所述方法可以进一步包括：向连接到包含所选择的存储单元的单元串的所选择的位线施加预充电电压；以及向连接到除包含所选择的存储单元的单元串之外的剩余的单元串的未选择的位线施加接近地电压，例如0V。
可以将所述预充电电压设置为大约0.5V到大约7V之间。
另一个实施例中，一种用于读取具有单元串的NAND闪速存储器件的方法，所述单元串包括全部串联连接的漏极选择晶体管、多个存储单元、以及源极选择晶体管，所述漏极选择晶体管连接到单元串中的每条位线，该方法包括：向所选择的位线施加预充电电压，所述所选择的位线连接到包含所选择的存储单元的单元串；向连接到除所选择的位线之外的剩余的位线施加接近地电压，例如0V；向所述漏极选择晶体管的栅极施加第一电压以导通所述漏极选择晶体管；向所述多个存储单元当中所选择的存储单元的栅极施加读取电压；以及向所述多个存储单元当中每个未选择的存储单元的栅极施加通过电压以导通未选择的存储单元。施加所述通过电压包括：施加第一通过电压；在施加所述第一通过电压后经过预定时间之后施加第二通过电压，所述第二通过电压具有高于所述第一通过电压的电平；向所述源极选择晶体管的栅极施加第二电压以导通所述源极选择晶体管；以及检测所选择的位线的电压改变以确定所选择的存储单元是处于已编程状态、还是已擦除状态。
可以在施加所述第一电压以导通所述漏极选择晶体管的同时施加所述第一通过电压。
所述第一通过电压可以导通未选择的存储单元，而且可以处在防止所选择的存储单元的沟道中出现热载流子的范围内。
可以将所述第一通过电压设置为大约1.5V到大约4V之间。
可以在施加所述第二电压以导通所述源极选择晶体管之前施加所述第二通过电压。
另一个实施例中，一种用于读取具有单元串的NAND闪速存储器件的方法，所述单元串包括全部串联连接的漏极选择晶体管、多个存储单元、以及源极选择晶体管，所述漏极选择晶体管包括连接到每条位线的单元串，该方法包括：向所选择的位线施加预充电电压，所述所选择的位线连接到包含所选择的存储单元的单元串；向连接到除所选择的位线之外的剩余的位线施加地电压；向所述漏极选择晶体管的栅极施加第一电压以导通所述漏极选择晶体管；向所述多个存储单元当中所选择的存储单元的栅极施加读取电压；以及向所述多个存储单元当中每个未选择的存储单元的栅极施加通过电压以导通未选择的存储单元。施加所述通过电压包括：在施加所述第一通过电压后经过预定时间之后施加第二通过电压，所述第二通过电压高于所述第一通过电压；向所述源极选择晶体管的栅极施加第二电压以导通所述源极选择晶体管；以及检测所选择的位线的电压改变以确定所选择的存储单元是处于已编程状态、还是已擦除状态。
可以在施加所述第一电压以导通所述漏极选择晶体管的同时施加所述第一通过电压。
所述第一通过电压可以导通未选择的存储单元，而且可以处在防止所选择的存储单元的沟道中出现热载流子的范围内。
可以将所述第一通过电压设置为大约1.5V到大约4V之间。
附图说明
图1示出传统NAND闪速存储器件的串结构；
图2示出图1的串结构的截面图以及读取干扰现象；
图3示出读取NAND闪速存储器件的方法；
图4示出图3的NAND闪速存储器件以及根据本发明的一个实施例的读取闪速存储器件的方法的时序图。
具体实施方式
图3示出读取NAND闪速存储器件的方法。图4示出图3的NAND闪速存储器件以及根据本发明的一个实施例的读取闪速存储器件的方法的时序图。参照图3，第一单元串310连接到第一位线BL1。第一单元串310包括全部串联连接的第一漏极选择晶体管311、多个存储单元312、313、314、和315、以及第一源极选择晶体管316。第一位线BL1连接到第一漏极选择晶体管311的漏极。第一源极选择晶体管316的源极连接到公共源极线CSL。第二单元串320连接到第二位线BL2。第二单元串320包括全部串联连接的第二漏极选择晶体管321、多个存储单元322、323、324、和325、以及第二源极选择晶体管326。第二位线BL2连接到第二漏极选择晶体管321的漏极。第二源极选择晶体管326的源极连接到公共源极线CSL。
第一和第二漏极选择晶体管311和321的栅极共同连接到漏极选择线DSL。第一和第二源极选择晶体管316和326的栅极共同连接到源极选择线SSL。字线WL2连接到存储单元312和322的控制栅极。字线WL3连接到存储单元313和323的控制栅极。字线WL4连接到存储单元314和324的控制栅极。字线WL5连接到存储单元315和325的控制栅极。如图4中所示，位线BL1和BL2以及相应的单元串310和320构成存储单元阵列中的各个列。字线WL2、WL3、WL4、和WL5构成存储单元阵列中的各个行。
根据具有以上结构的存储单元阵列，将参照图4的时序图来描述读取虚线圆圈A中的存储单元323的状态(即，已编程状态或已擦除状态)的方法。
虽然图4中未示出，位线被预充电。将连接到包含所选择的存储单元323的第二单元串320的所选择的第二位线BL2预充电为大约0.5V到7V之间，例如接近1V。除所选择的第二位线BL2之外的剩余的未选择的第一位线BL1大约为地电压，例如0V。接下来，在第一时间点T1向漏极选择线DSL施加预定电压电平，例如漏极选择晶体管的大约5V的导通电压。由于该导通电压，第二漏极选择晶体管321被导通。另外，在第一时间点T1向所选择的存储单元323的字线WL3施加接近地电压，例如0V，并向未选择的存储单元322、324、和325的字线WL2、WL4、和WL5施加通过电压。当施加到漏极选择线DSL的导通电压的脉冲的上升沿出现时，通过电压脉冲的上升沿同时出现。该通过电压具有能够将未选择的晶体管322、324、和325导通的电平，不管它们是否已编程。
施加通过电压包括施加第一通过电压Vpass1和施加第二通过电压Vpass2。即，在首先施加第一通过电压Vpass1时，当施加到漏极选择线DSL的导通电压的脉冲的上升沿出现时，第一通过电压的脉冲的上升沿同时出现。第一通过电压Vpass1足够高以能够将未选择的晶体管322、324、和325导通，不管它们是否已编程，而且能够将它们的沟道升压，同时不形成很强的垂直电场。例如，当施加大约3V作为第一通过电压Vpass1时，未选择的存储单元322、324、和325的沟道被升压到大约2.4V以下，使得维持水平电场而且防止所选择的存储单元323的沟道中的电子变成热载流子。从而，可以在施加第一通过电压Vpass1的持续时间t1期间防止由热载流子引起的读取干扰现象。第一通过电压Vpass1的电平的范围在大约1.5V到大约4V之间。持续时间t1的范围在大约10ns到大约0.1ms之间。
在于持续时间t1期间向未选择的存储单元322、324、和325的字线WL2、WL4、和WL5施加第一通过电压Vpass1之后，向未选择的存储单元322、324、和325的字线WL2、WL4、和WL5施加第二通过电压Vpass2。第二通过电压Vpass2为传统通过电压，例如，大约5V，其高于第一通过电压Vpass1。在施加到漏极选择线DSL的电压的上升沿出现的时间点T1与施加到源极选择线SSL的电压的上升沿出现的时间点T2之间，第二通过电压Vpass2的脉冲的上升沿(或者，第一通过电压Vpass1的脉冲上升沿)出现。
接下来，在向未选择的存储单元322、324、和325的字线WL2、WL4、和WL5施加第二通过电压Vpass2并向所选择的存储单元323的字线WL3施加接近地电压(例如0V)的第二时间点T2，向源极选择线SSL施加用于导通源极选择晶体管326的电压。其一致地维持未选择的存储单元322、324、和325的沟道升压，而且可以防止出现热载流子。该情况下，当所选择的存储单元323导通时，形成用于沿第二单元串320传导电荷的通路，但是当所选择的存储单元323截止时，不形成该通路。
在从第二时间点T2经过预定时间之后的第三时间点T3，根据所选择的存储单元323的状态，预充电在第二位线BL2中的电荷被放电、或维持其状态。即，当形成用于沿第二单元串320传导电荷的通路时，预充电在第二位线BL2中的电荷被放电到公共源极线CSL中，如图4的410所示。另一方面，当未形成用于沿第二单元串320传导电荷的通路时，预充电在第二位线BL2中的电荷不能被放电，并维持其状态如图4的420所示。从而，可以确定第二位线BL2是否被放电。如果第二位线BL2被放电，则意味着所选择的存储单元323被导通。因而，确定所选择的存储单元323处于已擦除状态。相反，如果其未被放电，则所选择的存储单元323被截止。因而，确定所选择的存储单元323处于已编程状态。在经过足够的评估时间之后可以更准确地确定第二位线BL2是否被放电。
根据该用于读取NAND闪速存储器件的方法，用两个操作来实施向未选择的存储单元的字线施加通过电压。为此，在维持沟道升压的同时，在所选择的存储单元的沟道中不出现热载流子。从而，可以防止由热载流子引起的相邻存储单元的读取干扰现象。进一步，可以改善器件的可靠性和稳定性。
虽然已经参照具体实施例描述了本发明，但是本领域技术人员显然可知，可以作出各种变更和修改而不背离由所附权利要求书限定的本发明的精神和范围。
对相关申请的交叉引用
本申请基于2007年6月1日提交的韩国专利申请编号10-2007-0053752的优先权，其全部内容通过引用而被合并于此。

Claims (14)

1.一种用于读取具有单元串的NAND闪速存储器件的方法，所述单元串包括全部串联连接的漏极选择晶体管、多个存储单元、以及源极选择晶体管，该方法包括：
向所述漏极选择晶体管的栅极施加第一电压以导通所述漏极选择晶体管；
向所选择的存储单元的栅极施加读取电压；以及
向未选择的存储单元的栅极施加通过电压，
其中施加所述通过电压包括：
施加第一通过电压；以及
在施加所述第一通过电压后经过预定时间之后施加第二通过电压，所述第二通过电压具有高于所述第一通过电压的电平。
2.如权利要求1所述的方法，其中在施加所述第一电压以导通所述漏极选择晶体管的同时施加所述第一通过电压。
3.如权利要求1所述的方法，其中所述第一通过电压导通未选择的存储单元，而且处在防止所选择的存储单元的沟道中出现热载流子的范围内。
4.如权利要求3所述的方法，其中将所述第一通过电压设置为大约1.5V到大约4V之间。
5.如权利要求1所述的方法，其中施加所述第一通过电压持续大约10ns到大约0.1ms之间。
6.如权利要求1所述的方法，进一步包括向所述源极选择晶体管的栅极施加第二电压以导通所述源极选择晶体管。
7.如权利要求6所述的方法，其中在施加所述第二电压以导通所述源极选择晶体管之前施加所述第二通过电压。
8.如权利要求1所述的方法，进一步包括：
向连接到包含所选择的存储单元的单元串的所选择的位线施加预充电电压；以及
向连接到除包含所选择的存储单元的单元串之外的剩余的单元串的未选择的位线施加地电压。
9.如权利要求8所述的方法，其中将所述预充电电压设置为大约0.5V到大约7V之间。
10.一种用于读取具有单元串的NAND闪速存储器件的方法，所述单元串包括全部串联连接的漏极选择晶体管、多个存储单元、以及源极选择晶体管，所述漏极选择晶体管连接到所述单元串中的每条位线，该方法包括：
向所选择的位线施加预充电电压，所述所选择的位线连接到包含所选择的存储单元的单元串；
向除所选择的位线之外的剩余的位线施加地电压；
向所述漏极选择晶体管的栅极施加第一电压以导通所述漏极选择晶体管；
向所述多个存储单元当中所选择的存储单元的栅极施加读取电压；以及
向所述多个存储单元当中每个未选择的存储单元的栅极施加通过电压以导通未选择的存储单元，
其中施加所述通过电压包括：
施加第一通过电压；
在施加所述第一通过电压后经过预定时间之后施加第二通过电压，所述第二通过电压具有高于所述第一通过电压的电平；
向所述源极选择晶体管的栅极施加第二电压以导通所述源极选择晶体管；以及
检测所选择的位线的电压改变以确定所选择的存储单元是处于已编程状态、还是已擦除状态。
11.如权利要求10所述的方法，其中在施加所述第一电压以导通所述漏极选择晶体管的同时施加所述第一通过电压。
12.如权利要求10所述的方法，其中所述第一通过电压导通未选择的存储单元，而且处在防止所选择的存储单元的沟道中出现热载流子的范围内。
13.如权利要求12所述的方法，其中将所述第一通过电压设置为大约1.5V到大约4V之间。
14.如权利要求10所述的方法，其中在施加所述第二电压以导通所述源极选择晶体管之前施加所述第二通过电压。
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