CN113838508B

CN113838508B - 三维存储器及其控制方法

Info

Publication number: CN113838508B
Application number: CN202111141172.7A
Authority: CN
Inventors: 谢学准; 宋雅丽; 靳磊; 赵向南; 闵园园; 贾建权
Original assignee: Yangtze Memory Technologies Co Ltd
Current assignee: Yangtze Memory Technologies Co Ltd
Priority date: 2020-11-26
Filing date: 2020-11-26
Publication date: 2023-07-28
Anticipated expiration: 2040-11-26
Also published as: CN112466368B; CN112466368A; CN113838508A; WO2022111060A1

Abstract

本发明涉及一种三维存储器及其控制方法，所述三维存储器包括沿衬底的垂直方向堆叠的第一堆栈和第二堆栈，第一堆栈和第二堆栈都分别包括多个存储串，每个存储串包括多个存储单元，多个存储单元包括第一部分和第二部分，其中第一部分的存储单元对应的沟道结构的直径小于第二部分的存储单元对应的沟道结构的直径，方法包括：对选中的存储单元进行读操作，选中的存储单元在第一堆栈和/或第二堆栈中；向第一堆栈和第二堆栈中除选中的存储单元之外的未选中的存储单元施加导通电压，第一导通电压小于第二导通电压，其中，向第一部分中的第一未选中存储单元施加第一导通电压，向第二部分中的第二未选中存储单元施加第二导通电压。

Description

三维存储器及其控制方法

本申请是2020年11月26日申请的，发明名称为“三维存储器及其控制方法”，申请号为202011345682.1的中国发明专利申请的分案申请。

技术领域

本发明涉及集成电路的制造领域，尤其涉及一种三维存储器及其控制方法。

背景技术

为了克服二维存储器件的限制，业界已经研发并大规模量产了具有三维(3D)结构的存储器件，其通过将存储器单元三维地布置在衬底之上来提高集成密度。3D NAND闪存是一种三维存储器件。随着堆叠层数的增加，沟道孔将越来越深。由于沟道孔的上孔径大于下孔径，随着沟道孔的加深，沟道孔的上孔径和下孔径的差异将增大。在对三维存储器进行读操作时，对于同一沟道孔所形成的存储串上的每个存储单元来说，施加同样的导通电压，如果该存储单元所在的沟道孔的孔径较小，则该导通电压带给该存储单元的电场强度将较大，经过多次读取之后会对该存储单元造成读干扰。

发明内容

本发明所要解决的技术问题是提供一种降低读干扰的三维存储器及其控制方法。

本发明为解决上述技术问题而采用的技术方案是一种三维存储器的控制方法，所述三维存储器包括沿衬底的垂直方向堆叠的第一堆栈和第二堆栈，所述第一堆栈和所述第二堆栈都分别包括多个存储串，每个所述存储串包括多个存储单元，所述多个存储单元包括第一部分和第二部分，其中所述第一部分的存储单元对应的沟道结构的直径小于所述第二部分的存储单元对应的沟道结构的直径，所述方法包括：对选中的存储单元进行读操作，所述选中的存储单元在所述第一堆栈和/或所述第二堆栈中；向所述第一堆栈和所述第二堆栈中除所述选中的存储单元之外的未选中的存储单元施加导通电压，所述导通电压包括第一导通电压和第二导通电压，所述第一导通电压小于所述第二导通电压，其中，向所述第一部分中的第一未选中存储单元施加第一导通电压，向所述第二部分中的第二未选中存储单元施加第二导通电压。

在本发明的一实施例中，还包括：对选中的存储单元进行编程验证操作；向所述第一堆栈和所述第二堆栈中除所述选中的存储单元之外的未选中的存储单元施加所述导通电压，其中，向所述第二未选中存储单元施加所述第二导通电压，并根据所述第一未选中存储单元的状态确定所要施加的所述导通电压，若所述第一未选中存储单元处于编程态，则向所述第一未选中存储单元施加所述第一导通电压；若所述第一未选中存储单元处于擦除态，则向所述第一未选中存储单元施加所述第二导通电压。

在本发明的一实施例中，所述存储串中的存储单元与对应的字线相耦接，通过所述字线向所述存储单元施加所述导通电压。

在本发明的一实施例中，在对选中的存储单元进行读操作时，在所述选中的存储单元的字线上施加读取电压。

在本发明的一实施例中，在对选中的存储单元进行编程验证操作时，在所述选中的存储单元的字线上施加编程验证电压。

在本发明的一实施例中，每个存储单元在所述存储串中处于相应的单元深度，沿着所述存储串的沟道结构的延伸方向，通过所述字线逐层向处于同一单元深度的存储单元的页进行编程操作。

本发明为解决上述技术问题还提出一种三维存储器，包括：存储单元阵列，包括沿衬底的垂直方向堆叠的第一堆栈和第二堆栈，所述第一堆栈和所述第二堆栈都分别包括多个存储串，每个所述存储串在所述衬底上方竖直延伸并且包括竖直串联布置的多个存储单元；所述多个存储单元包括第一部分和第二部分，所述第一部分的存储单元的沟道结构的直径小于所述第二部分的存储单元的沟道结构的直径；控制器，配置为：在对选中的存储单元进行读操作时，向电压控制器发送控制信号，所述电压控制器响应于所述控制信号对未选中的存储单元施加导通电压，所述导通电压包括第一导通电压和第二导通电压，所述第一导通电压小于所述第二导通电压，其中，向第一部分中的第一未选中存储单元施加第一导通电压，向第二部分中的第二未选中存储单元施加第二导通电压。

在本发明的一实施例中，所述控制器还配置为：在对选中的存储单元进行编程验证操作时，向所述电压控制器发送控制信号，所述电压控制器响应于所述控制信号向所述第二未选中存储单元施加所述第二导通电压，若所述第一未选中存储单元处于编程态，则所述电压控制器向所述第一未选中存储单元施加所述第一导通电压；若所述第一未选中存储单元处于擦除态，则所述电压控制器向所述第一未选中存储单元施加所述第二导通电压。

在本发明的一实施例中，还包括多条字线，每条所述字线与处于同一单元深度的存储单元的页耦接，其中，每个存储单元在所述存储串中处于相应的单元深度。

在本发明的一实施例中，所述存储串的沟道结构的直径从所述存储串的底部到顶部逐渐增大。

在本发明的一实施例中，所述第一部分的存储单元位于所述第二部分的存储单元的下方。

在本发明的一实施例中，所述存储串包括沿所述沟道结构的延伸方向堆叠的第一存储串和第二存储串，所述第一存储串的沟道结构的直径从所述第一存储串的底部到顶部逐渐增大，所述第二存储串的沟道结构的直径从所述第二存储串的底部到顶部逐渐增大。

在本发明的一实施例中，所述第一存储串顶部的沟道结构的直径大于所述第二存储串底部的沟道结构的直径。

在本发明的一实施例中，所述三维存储器是3D NAND闪存。

根据本发明的三维存储器及其控制方法，对沟道结构的直径较小的存储单元施加小于正常导通电压的第一导通电压，可以减小该部分存储单元的读干扰。并且，在编程验证阶段也对具有较小孔径沟道结构的存储单元施加较小的第一导通电压，进一步的降低了该部分存储单元的读干扰，提高了三维存储器的可靠性。

附图说明

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：

图1是一种具有多个堆栈的三维存储器的部分结构示意图；

图2A和2B是三维存储器中存储单元的阈值电压的分布图；

图3是读干扰对E0窗口造成的影响的示意图；

图4是本发明一实施例的三维存储器的控制方法的示例性流程图；

图5A-5D是本发明一实施例的三维存储器的控制方法的执行示意图；

图6是本发明一实施例的三维存储器的控制方法的效果示意图；

图7A-7D是本发明一实施例的三维存储器的控制方法的执行示意图；

图8是本发明一实施例的三维存储器的模块图；

图9是一种可用于本发明实施例的存储器块的电路示意图。

具体实施方式

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。

如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。

在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。

在本申请的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

此外，需要说明的是，使用“第一”、“第二”等词语来限定零部件，仅仅是为了便于对相应零部件进行区别，如没有另行声明，上述词语并没有特殊含义，因此不能理解为对本申请保护范围的限制。

在本文中所使用的术语“三维(3D)存储器件”是指在横向取向的衬底上具有竖直取向的存储单元晶体管串(在文中被称为“存储器串”，例如NAND串)从而存储器串相对于衬底在竖直方向上延伸的半导体器件。如在本文中所使用的，术语“竖直/竖直地”表示标称垂直于衬底的横向表面。

在本文中所使用的属于“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底的顶部上的材料可以被图案化或可以保持未被图案化。此外，衬底可以包括多种半导体材料，例如硅、锗、砷化镓、磷化铟等。或者，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。

在本申请中所使用的术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶表面和底表面之间或其处的任何一对水平平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，其中可以包括一层或多层，和/或可以在其上、其上方和/或其下方具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导体和触点层(其中形成有触点、互连线和/或通孔)以及一个或多个电介质层。

本申请中使用了流程图用来说明根据本申请的实施例的系统所执行的操作。应当理解的是，前面或下面操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤。同时，或将其他操作添加到这些过程中，或从这些过程移除某一步或数步操作。

图1是一种具有多个堆栈的三维存储器的部分结构示意图。参考图1所示，该三维存储器包括两个堆栈(deck)，分别是第一堆栈110和第二堆栈120。每个堆栈中都包括由栅极层和介电层交替堆叠而成的堆叠结构111、121，以及形成在该堆叠结构111、121中的沟道孔结构112、122。如图1所示，在第一堆栈110中，位于沟道孔结构112顶部114的孔径大于底部113的孔径。在第二堆栈120中，位于沟道孔结构122顶部124的孔径大于底部123的孔径。在第一堆栈110和第二堆栈120交界处，第一堆栈110底部113的沟道孔径小于第二堆栈120顶部124的沟道孔径。

在实际的三维存储器结构中，沿着沟道孔结构的延伸方向，从沟道孔的顶部到底部，沟道孔径逐渐减小。随着堆叠结构111、121中的叠层数量的增加，沟道孔结构112、122越来越深，其深宽比越来越大，导致沟道孔结构112、122顶部的孔径和底部的孔径差距越来越大。

图2A和2B都是三维存储器中存储单元的阈值电压的分布图。其中，横轴为阈值电压Vt，纵轴为存储单元的数量。图2A和2B以多级存储单元(MLC)技术为例，根据这种技术，每个存储单元存储两位信息，即00、01、10和11。存储单元的阈值电压可以处于四种不同的状态，即如图2A、2B所示的E态、P1态、P2态和P3态。其中，E态为对应于擦除动作的擦除态，对应的数据格式为11；P1态、P2态和P3态都是对应于编程动作的编程态，分别对应的数据格式为00、01和10。

图2A是正常状态下的阈值电压分布图。参考图2A所示，在各个态之间具有一段窗口距离，将该窗口距离分为多个窗口，如位于E态和P1态之间的E0窗口和E1窗口，其中，E0窗口靠近E态，E1窗口靠近P1态。依此类推，在P1态、P2态和P3态之间的窗口距离被划分成了E2窗口、E3窗口、E4窗口、E5窗口。

在对存储单元进行读取操作时，在被读取存储单元的栅极上施加读取电压(Vread)，在与该被读取存储单元在同一个存储串(String)上的其他存储单元上施加导通电压(Vpass)，使这些存储单元都处于开启状态。导通电压也被称为传输电压、开启电压。存储串可以理解为沿着图1中所示的沟道孔结构分布的一串存储单元。对于位于沟道孔结构底部的小孔径的存储单元来说，导通电压所带来的电场强度比较大，隧穿效应较强，并对该存储单元产生了一定的编程作用。尤其对于处于擦除态的存储单元，由于其阈值电压较小，容易受到导通电压的编程作用的影响，使擦除态E态的分布展宽，如图2B所示。

图2B是擦除态分布展宽的阈值电压分布图。参考图2B所示，E0态的电压分布向靠近P1态的方向展宽，导致E0窗口变小。由于E0窗口变小，可能会导致对E态存储单元的读取错误，从而造成读干扰，降低了数据存储的可靠性。

图3是读干扰对E0窗口造成的影响的示意图。如图3所示，其横轴为三维存储器字线(WL)的编号，从0-127，表示该三维存储器是一种128层的3DNAND闪存。并且，该三维存储器包括如图1所示的2个堆栈。图3中的纵轴是E0窗口的宽度值，该宽度值是多次试验结果的中位值。参考图3所示，横轴左半部分310所示为存储单元没有经过编程时的原始状态(Fresh)，右半部分320是存储单元经过300次编程之后的状态(300cyc)。

参考图3所示，在左半部分310和右半部分320都分别包括四条曲线，对应于对不同的读取次数。其中，曲线311、321对应的读取次数是0次，曲线312、322对应的读取次数是1000次，曲线313、323对应的读取次数是3000次，曲线314、324对应的读取次数是30000次。显然，随着读取次数的增多，E0窗口逐渐缩小。由于图3对应于具有如图1所示的2个堆栈的三维存储器，其中字线编号0-63属于第一堆栈，编号从沟道孔结构的底部开始向上逐渐增加；字线编号64-127属于第二堆栈。

以左半部分310为例，结合图1和图3所示，字线编号0对应于位于沟道孔结构底部的存储单元。经过多次读取操作之后，第一堆栈中的存储单元的E0窗口的大小随着字线编号(0-63)的增加而增大，第二堆栈中的存储单元的E0窗口的大小也随着字线编号(64-127)的增加而增大。因此，位于堆栈底部的存储单元的E0窗口最小，如图3中用虚线圆圈出来的第一区域315和第二区域316，分别对应于第一堆栈底部的存储单元和第二堆栈底部的存储单元。

在右半部分320中，经过300次编程之后的存储单元的E0窗口相比于没有经过编程的原始状态的存储单元的E0窗口都有所减小。除此之外，与左半部分310类似地，位于第一堆栈底部的存储单元和第二堆栈底部的存储单元的E0窗口都比较小，如图3中虚线圆圈出来的第三区域317和第四区域318所示。

图4是本发明一实施例的三维存储器的控制方法的示例性流程图。该三维存储器包括多个存储串，每个存储串包括多个存储单元，多个存储单元包括第一部分和第二部分，其中第一部分的存储单元对应的沟道结构的直径小于第二部分的存储单元对应的沟道结构的直径。参考图4所示，该实施例的控制方法包括以下步骤：

步骤S410：在对选中的存储单元进行读操作时，对未选中的存储单元施加导通电压，其中，对第一部分中的第一未选中存储单元施加第一导通电压，对第二部分中的第二未选中存储单元施加第二导通电压，其中，第一导通电压小于第二导通电压。

在一些实施例中，三维存储器的存储串中的存储单元与对应的字线相耦接，通过向该字线施加导通电压，从而达到向存储单元施加导通电压的作用。

在一些实施例中，在对选中的存储单元进行读操作时，在选中的存储单元的字线上施加读取电压。

图5A-5D是本发明一实施例的三维存储器的控制方法的执行示意图。以下结合图5A-5D对图4所示的控制方法进行说明。

参考图5A所示，其中示出了具有2个堆栈的共128层的三维存储器的结构示意图。其中包括位于下方的第一堆栈510和位于上方的第二堆栈520。第一堆栈510中包括64层栅极层：WL0-WL63，第二堆栈520中也包括64层栅极层：WL64-WL127。在第一堆栈510和第二堆栈520之间还包括一些虚拟栅极层530，该部分虚拟栅极层530不起到实际的栅极作用。可以理解，在三维存储器的结构中，字线与栅极层相连接，可以通过字线向与其连接的栅极层施加电压。在图5A-5D中用WL(Wordline)表示与不同字线连接的栅极层的名称。

在本实施例中，存储单元对应的沟道结构的直径即图1中所示的沟道孔结构的孔径。

结合图1和图5A所示，第一堆栈510中位于底部的若干层栅极层相关的存储单元所对应的沟道结构的孔径较小，假设该若干层栅极层的层数为15-20层左右，也就是说，第一部分的存储单元所在的栅极层为WL0-WL14到WL0-WL19之间。

本发明对于第一部分和第二部分的存储单元的个数不做限制，对于对应的栅极层的层数也不做限制。在实际的控制方法执行中，可以根据需要来设定第一部分和第二部分的存储单元所在的栅极层范围。

本发明以16层为例来进行说明。参考图5A所示，对应于其中的WL0-WL15和WL64-WL79的存储单元属于步骤S410中的第一部分，其余栅极层中的存储单元属于第二部分。

为了说明步骤S410，按照选中的存储单元所在的栅极层数来分别说明。

在图5A中，选中的存储单元540在WL0-WL23之间，位于其他栅极层的存储单元都是未选中的存储单元，包括WL24-WL127。对该选中的存储单元540施加读取电压Vread时，对其他的未选中的存储单元都施加导通电压Vpass。在这些未选中的存储单元中，位于WL64-WL78的存储单元属于第一部分，将该部分未选中的存储单元称为第一未选中存储单元550。其余的则属于第二部分，包括位于WL24-WL63、WL79-WL127的存储单元，将这些未选中的存储单元称为第二未选中存储单元560。根据步骤S410，对属于第一部分中的第一未选中存储单元550施加第一导通电压Vpass1，对属于第二部分中的第二未选中存储单元560施加第二导通电压Vpass2，Vpass1<Vpass2。

需要说明，选中的存储单元540在WL0-WL23之间指该选中的存储单元540位于WL0-W23之间的任意一层或多层中。该选中的存储单元540可以位于不同的存储串中，不过位于同一层栅极层上不同存储串的存储单元540所对应的沟道结构的直径大致上相同。若选中的存储单元540在WL15层，则对WL0-W23中除WL15之外的栅极层上的存储单元同样根据步骤S410的原则施加导通电压，即对属于第一部分的WL0-WL14施加第一导通电压Vpass1，对属于第二部分的WL16-WL23施加第二导通电压Vpass2。

在图5B中，选中的存储单元540在WL24-WL55之间，位于其他栅极层的存储单元都是未选中的存储单元。对该选中的存储单元540施加读取电压Vread时，对其他的未选中的存储单元都施加导通电压Vpass。在这些未选中的存储单元中，第一未选中存储单元550包括位于栅极层WL0-WL15、WL64-WL79的存储单元，第二未选中存储单元560包括位于栅极层WL16-WL23、WL56-WL63、WL80-WL127的存储单元。根据步骤S410，对第一未选中存储单元550施加第一导通电压Vpass1，对第二未选中存储单元560施加第二导通电压Vpass2，Vpass1<Vpass2。

在图5C中，选中的存储单元540在WL56-WL87之间，位于其他栅极层的存储单元都是未选中的存储单元。对该选中的存储单元540施加读取电压Vread时，对其他的未选中的存储单元都施加导通电压Vpass。在这些未选中的存储单元中，第一未选中存储单元550包括位于栅极层WL0-WL15的存储单元，第二未选中存储单元560包括位于栅极层WL16-WL55、WL88-WL127的存储单元。根据步骤S410，对第一未选中存储单元550施加第一导通电压Vpass1，对第二未选中存储单元560施加第二导通电压Vpass2，Vpass1<Vpass2。

在图5D中，选中的存储单元540在WL88-WL127之间，位于其他栅极层的存储单元都是未选中的存储单元。对该选中的存储单元540施加读取电压Vread时，对其他的未选中的存储单元都施加导通电压Vpass。在这些未选中的存储单元中，第一未选中存储单元550包括位于栅极层WL0-WL15、WL64-WL79的存储单元，第二未选中存储单元560包括位于栅极层WL16-WL63、WL80-WL87的存储单元。根据步骤S410，对第一未选中存储单元550施加第一导通电压Vpass1，对第二未选中存储单元560施加第二导通电压Vpass2，Vpass1<Vpass2。

在上述的实施例中，第二导通电压可以是通常使用的正常导通电压，例如Vpass2＝6.5-7V。第一导通电压小于正常导通电压，例如Vpass1＝6-6.5V。第一导通电压Vpass1比第二导通电压Vpass2小0.5V左右。

图6是本发明一实施例的三维存储器的控制方法的效果示意图。参考图6所示，其横轴为三维存储器的字线编号，从0-127；纵轴为E0窗口(E0 margin)的宽度。图6所示是经过30000次读取操作之后所获得的E0窗口的平均值。其中，曲线610是对所有的未选中单元都施加第二导通电压Vpass2的情况，曲线620是对第一未选中存储单元施加第一导通电压Vpass1，对第二未选中存储单元施加第二导通电压Vpass2的情况。

在图6所示的实施例中，Vpass1＝6.2V，Vpass2＝6.6V。如图6所示，对于位于沟道结构最底部的WL0-WL16附近的存储单元来说，曲线620的Y轴数值大于曲线610的Y轴数值，也就是说，根据本发明的方法增大了WL0-WL16附近的存储单元的E0窗口。

根据上述的三维存储器的控制方法，对沟道结构的直径较小的存储单元施加小于正常导通电压的第一导通电压，可以减小该部分存储单元的读干扰。

参考图4所示，在一些实施例中，本发明的三维存储器的控制方法还包括下面的步骤：

步骤420：在对选中的存储单元进行编程验证操作时，对第二未选中存储单元施加第二导通电压，若第一未选中存储单元处于编程态，则对第一未选中存储单元施加第一导通电压；若第一未选中存储单元处于擦除态，则对第一未选中存储单元施加第二导通电压。以下结合图7A-7D对步骤420进行说明。

在一些实施例中，在对选中的存储单元进行编程验证操作时，在选中的存储单元的字线上施加编程验证电压。

图7A-7D是本发明一实施例的三维存储器的控制方法的执行示意图。图7A-7D分别示出了选中的存储单元所在的栅极层数的四种不同情况。

参考图7A所示，与图5A类似地，图7A示出了具有2个堆栈的共128层的三维存储器的结构示意图。其中包括位于下方的第一堆栈710和位于上方的第二堆栈720。第一堆栈710中包括64层栅极层：WL0-WL63，第二堆栈720中也包括64层栅极层：WL64-WL127。在第一堆栈710和第二堆栈720之间还包括一些虚拟栅极层730，该部分虚拟栅极层730不起到实际的栅极层作用。设栅极层WL0-WL15和WL64-WL79的存储单元对应于具有小孔径沟道结构的第一部分，其余栅极层中的存储单元对应于具有较大孔径沟道结构的第二部分

在图7A中，选中的存储单元740在WL0-WL23之间，位于其他栅极层的存储单元都是未选中的存储单元，包括WL24-WL127。对该选中的存储单元740施加编程验证电压Vverify时，对其他的未选中的存储单元都施加导通电压Vpass。

在一些实施例中，每个存储单元在存储串中处于相应的单元深度，沿着存储串的沟道结构的延伸方向，通过字线逐层向处于同一单元深度的存储单元的页进行编程操作。参考图7A所示，在该实施例中，字线编号沿着第一方向D1逐层向上增加，第一方向D1也对应于存储串的沟道结构的延伸方向。WL0对应于沟道结构的底部，WL127对应于沟道结构的顶部。进一步地，WL0对应于第一堆栈710的沟道结构的底部，WL63对应于第一堆栈710的沟道结构的顶部；WL64对应于第二堆栈720的沟道结构的底部，WL127对应于第二堆栈720的沟道结构的顶部。

处于同一栅极层的存储单元的单元深度相同，处于同一单元深度的存储单元形成三维存储器的一页(page)。在图7A-7D所示的实施例中，编程操作从最底层WL0开始，逐层向上执行。

在编程操作(也可以理解为写数据)期间，根据字线编程顺序或其它的编程规则来编程存储单元。例如，编程可以从存储块的源极侧处的字线处开始，并且继续到存储块的漏极侧处的字线。在一个编程规则中，每个字线被编程完成后再进入下一个字线的编程(即以页为单位进行编程)。在进行编程时，选择三维存储器中的一层或多层作为选择层；向选择层施加编程电压，不向选择串所对应的位线施加位线电压，也即选择串所对应的位线接地，以对该选择串进行编程操作，而对其他存储串进行抑制操作。

参考图7A所示，选中的存储单元740位于栅极层WL0-WL23之间，可以是其中的一层或多层。在该状态下，其他的栅极层WL24-WL127尚未经过编程操作，都处于擦除态，因此，对WL24-WL127的未选中存储单元施加的导通电压Vpass都是第二导通电压Vpass2。

在图7B中，选中的存储单元741在WL24-WL55之间，位于其他栅极层的存储单元都是未选中的存储单元。对该选中的存储单元741施加编程验证电压Vverify时，对其他的未选中的存储单元都施加导通电压Vpass。在这些未选中的存储单元中，对第二未选中存储单元761施加第二导通电压Vpass2。位于栅极层WL0-WL15的第一未选中存储单元750已经经过了图7A中的编程操作，处于编程态，因此对该第一未选中存储单元750施加第一导通电压Vpass1。位于栅极层WL56-WL127的未选中存储单元762都处于擦除态，因此对这些未选中存储单元762都施加第二导通电压Vpass2，Vpass1<Vpass2。该未选中存储单元762中包括属于第一部分的第一未选中存储单元WL64-WL79和属于第二部分的第二未选中存储单元WL80-127。

在图7C中，选中的存储单元742在WL56-WL87之间，位于其他栅极层的存储单元都是未选中的存储单元。对该选中的存储单元742施加编程验证电压Vverify时，对其他的未选中的存储单元都施加导通电压Vpass。在这些未选中的存储单元中，对第二未选中存储单元763施加第二导通电压Vpass2，该第二未选中存储单元763中包括位于栅极层WL16-WL55、WL88-WL127的存储单元。未选中的存储单元中还包括位于栅极层WL0-WL15的第一未选中存储单元750，该部分存储单元已经经过了图7A中的编程操作，处于编程态，因此对该第一未选中存储单元750施加第一导通电压Vpass1。

在图7D中，选中的存储单元743在WL88-WL127之间，位于其他栅极层的存储单元都是未选中的存储单元。对该选中的存储单元743施加编程验证电压Vverify时，对其他的未选中的存储单元都施加导通电压Vpass。在这些未选中的存储单元中，对第二未选中存储单元764施加第二导通电压Vpass2，该第二未选中存储单元764中包括位于栅极层WL16-WL63、WL80-WL87的存储单元。未选中的存储单元中还包括位于栅极层WL0-WL15的第一未选中存储单元750和位于栅极层WL64-WL79的第一未选中存储单元751，该部分存储单元已经经过了图7A中的编程操作，处于编程态，因此对该第一未选中存储单元750、751都施加第一导通电压Vpass1。

向存储单元施加编程验证电压Vverify相当于一种读操作，对于具有较小孔径的存储单元来说，也会造成读干扰。根据上述实施例控制方法，可以同时减小编程验证电压的读干扰。

图7A-7D所示为从栅极层WL0开始逐层向WL127执行编程操作的实施例。在其他的实施例中，可以从栅极层WL127开始逐层向下直到WL0执行编程操作，上述操作方法同样适用于这些实施例。

图8是本发明一实施例的三维存储器的模块图。本发明前文所述的三维存储器的控制方法可以用于控制该实施例的三维存储器，因此前文的附图和说明内容都可以用于说明本发明的三维存储器。

参考图8所示，该三维存储器包括存储单元阵列810和控制器820。该存储单元阵列810包括多个存储串，每个存储串在衬底上方竖直延伸并且包括竖直串联布置的多个存储单元。该多个存储单元包括第一部分和第二部分，第一部分的存储单元的沟道结构的直径小于第二部分的存储单元的沟道结构的直径。控制器820配置为在对选中的存储单元进行读操作时，对未选中的存储单元施加导通电压Vpass，其中，对第一部分中的第一未选中存储单元施加第一导通电压Vpass1，对第二部分中的第二未选中存储单元施加第二导通电压Vpass2，其中，第一导通电压Vpass1小于第二导通电压Vpass2。

在一些实施例中，控制器820还配置为：在对选中的存储单元进行编程验证操作时，对第二未选中存储单元施加第二导通电压Vpass2，若第一未选中存储单元处于编程态，则对第一未选中存储单元施加第一导通电压Vpass1；若第一未选中存储单元处于擦除态，则对一未选中存储单元施加第二导通电压Vpass2。

控制器820可以采用本发明的三维存储器的控制方法来实现上述的功能，因此前文的附图和说明内容都可以用于说明本发明的三维存储器的控制器820的具体功能，相同的内容将不再展开。

在本实施例中，存储单元阵列810中包括的每个存储单元可以是其中存储1位数据的单极存储单元SLC，或者是其中可以存储2位或更多位数据的多级存储单元(MLC)，如MLC、TLC和QLC等，或者是单级存储单元和多级存储单元的任意组合。

在本实施例中，存储单元阵列810中的存储单元可以连接到字线WL和位线BL。同时，存储单元阵列810还可以连接到其他的选择线如串选择线SSL、地选择线GSL等。具体地，存储单元阵列810可以经由字线WL或者选择线(SSL和/或GSL)连接到字线解码器850，并进一步地的连接到电压发生器860。存储单元阵列810可以经由位线BL连接到位线解码器830，并进一步地的连接到输入输出(I/O)电路840。控制器820分别与位线解码器830、I/O电路840、字线解码器850和电压发生器860相连接。

当需要对某一个或多个存储单元进行擦除、编程、读写或验证操作时，控制器820可以将该一个或多个存储单元的地址发送到位线解码器830和字线解码器850，再经由位线解码器830通过位线BL寻址，以及经由字线解码器850通过字线WL寻址。

在一些实施例中，位线解码器830和字线解码器850的功能可以由一个统一的地址解码器来实现。该地址解码器还可包括地址缓冲器等组件。

I/O电路840一方面可以从控制器820和/或外部接收数据并将所接收的数据存储到存储单元阵列810中以进行写操作，另一方面可以从存储单元阵列810中读取数据并将所读取的数据输出到控制器820和/或外部以进行读操作。

电压发生器860可以响应于来自控制器820的控制信号，生成用于对存储单元阵列810执行擦除、编程、读写和验证等操作的各种电压。具体地，电压发生器860可以生成字线电压，例如编程电压(或写入电压)、编程抑制电压、读取电压和验证电压等。电压发生器860可以生成位线电压，例如位线强制电压或禁止电压。在本发明的实施例中，电压发生器860可以生成前文所述的导通电压Vpass，包括第一导通电压Vpass1和第二导通电压Vpass2，以及读取电压Vread，编程验证电压Vverify等。

控制器820可以输出控制信号到位线解码器830、I/O电路840、字线解码器850和电压发生器860。例如，控制器820可以输出电压控制信号到电压发生器860，将字线地址输出到字线解码器850，将位线地址输出到位线解码器830，将写数据输出到I/O电路840并且从I/O电路840接收读出的数据。

在一些实施例中，控制器820控制位线解码器830选择某些位线BL，并控制字线解码器850选择某些位线WL，通过电压发生器860对这些位线BL和字线WL施加一定的电压。例如，在读取操作期间，可以将读取电压施加到所选的字线WL，对于禁止读取的存储单元，将读取禁止电压施加到未选择的位线BL。在编程操作期间，可以将编程电压和验证电压施加到所选的字线WL，并将编程抑制电压施加到未选择的位线BL。

本发明实施例的控制器820还可以包括处理器、I/O接口等组件。控制器820对位线解码器830、I/O电路840、字线解码器850和电压发生器860的控制逻辑并不限于上述内容。该控制器820还可以实现其他任何本领域技术人员可以理解的用于非易失性存储器的逻辑控制功能。

在一些实施例中，控制器820可以基于软件来指示存储单元阵列810执行所需的存储器操作。

在本发明的实施例中，存储串在衬底上方竖直延伸。该衬底可以是硅衬底(Si)、锗衬底(Ge)、锗化硅衬底(SiGe)、绝缘体上硅(SOI，Silicon on Insulator)或绝缘体上锗(GOI，Germanium on Insulator)等。在一些实施例中，该衬底还可以为包括其他元素半导体或化合物半导体的衬底，如GaAs、InP或SiC等。还可以是叠层结构，例如Si/SiGe等。还可以包括其他外延结构，例如绝缘体上锗硅(SGOI)等。在一些实施例中，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆等。衬底可以已经经过了一些必要的处理，例如已形成公共有源区以及已经经过了必要的清洗等。

在该衬底上方包括堆叠结构，该堆叠结构可为第一材料层和第二材料层交替层叠的叠层。第一材料层和第二材料层可以是选自以下材料并且至少包括一种绝缘介质，例如氮化硅、氧化硅、非晶碳、类金刚石无定形碳、氧化锗、氧化铝等及其组合。第一材料层和第二材料层具有不同的刻蚀选择性。例如可以是氮化硅和氧化硅的组合、氧化硅与未掺杂的多晶硅或非晶硅的组合、氧化硅或氮化硅与非晶碳的组合等。堆栈结构的第一材料层和第二材料层的沉积方法可以包括化学气相沉积(CVD、PECVD、LPCVD、HDPCVD)、原子层沉积(ALD)，或物理气相沉积方法如分子束外延(MBE)、热氧化、蒸发、溅射等其各种方法。在本发明的实施例中，第一材料层可为栅极层，第二材料层为介质层。栅极层可以在去除伪栅极层之后形成。作为栅极牺牲层的材料可以是例如氮化硅层。作为栅极层的材料可以是导电材料例如金属钨、钴、铜、镍等，也可以是多晶硅、掺杂硅或其任何组合。作为介质层的材料可以是例如氧化硅、氧化铝、氧化铪、氧化钽等。

在本发明的实施例中，衬底的材料例如是硅。第一材料层和第二材料层例如是氮化硅和氧化硅的组合。以氮化硅和氧化硅的组合为例，可以采用化学气相沉积(CVD)、原子层沉积(ALD)或其他合适的沉积方法，依次在衬底上交替沉积氮化硅和氧化硅形成堆叠结构。

尽管在此描述了初始的半导体结构的示例性构成，但可以理解，一个或多个特征可以从这一半导体结构中被省略、替代或者增加到这一半导体结构中。例如，衬底中可根据需要形成各种阱区。此外，所举例的各层的材料仅仅是示例性的，例如衬底还可以是其他含硅的衬底，例如SOI(绝缘体上硅)、SiGe、Si:C等。栅极层还可以是其它导电层，例如金属钨，钴，镍等。第二材料层还可以是其它介电材料，例如氧化铝，氧化铪，氧化钽等。

对应于存储单元的沟道结构可以形成在垂直穿过堆叠结构的沟道孔中，因此沟道结构可以是圆柱状。沟道结构可以包括沟道层和存储器层。整体来看，沿沟道结构的径向从外向内依次设置的是存储器层和沟道层。存储器层可以包括沿沟道结构的径向从外向内依次设置的阻挡层、电荷捕获层和隧穿层。沟道层内还可设有填充层。填充层可以起到支撑物的作用。填充层的材料可以是氧化硅。填充层可以是实心的，在不影响器件可靠性的前提下也可以是中空的。沟道结构的形成可以采用一个或多个薄膜沉积工艺来实现，例如ALD、CVD、PVD等或其任意组合。

在一些实施例中，本发明的三维存储器还包括多条字线，每条字线与处于同一单元深度的存储单元的页耦接，其中，每个存储单元在存储串中处于相应的单元深度。

图9是一种可用于本发明实施例的存储器块的电路示意图。图8所示的存储单元阵列810可以包括若干个存储器块。参考图9所示，其中MC(Memory Cell)表示一个存储单元，每个存储单元都具有对应的单元深度。例如图9中的存储单元MC处于字线WL8所耦接的栅极层。存储串STR沿着字线WL1-WL8层数渐增的方向将多个存储单元串联起来。处于同一单元深度的存储单元处于同一页(PAGE)。控制器820根据设定控制电压发生器860产生电压施加在各个字线上，从而控制施加到每个存储单元上的电压。

每个串STR还可以包括分别连接到串联连接的存储单元MC的两端的串选择晶体管SST和地选择晶体管GST。CSL为公共源极线。存储串STR的数量、字线WL的数量和位线BL的数量可以根据实施例改变。

图9所示仅为示例，不用于限制本发明的三维存储器的具体结构、字线的层数等。

在一些实施例中，本发明的存储串的沟道结构的直径从存储串的底部到顶部逐渐增大。

在一些实施例中，第一部分的存储单元位于第二部分的存储单元的下方。

在一些实施例中，存储串包括沿沟道结构的延伸方向堆叠的第一存储串和第二存储串，第一存储串的沟道结构的直径从第一存储串的底部到顶部逐渐增大，第二存储串的沟道结构的直径从第二存储串的底部到顶部逐渐增大。其中，第一存储串顶部的沟道结构的直径可以大于第二存储串底部的沟道结构的直径。这些实施例的三维存储器的结构可以参考图1所示，该三维存储器包括2个以上的堆栈，每个堆栈中包括直径为底部小、顶部大的沟道结构。

在一些实施例中，本发明的三维存储器是3D NAND闪存。

本发明的三维存储器，在进行读操作时，对具有较小孔径沟道结构的存储单元施加较小的第一导通电压，可以有效的降低该部分存储单元的读干扰；并且，在编程验证阶段也对具有较小孔径沟道结构的存储单元施加较小的第一导通电压，进一步的降低了该部分存储单元的读干扰，提高了三维存储器的可靠性。

虽然本发明已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，在没有脱离本发明精神的情况下还可作出各种等效的变化或替换，因此，只要在本发明的实质精神范围内对上述实施例的变化、变型都将落在本申请的权利要求书的范围内。

Claims

1.一种三维存储器的控制方法，所述三维存储器包括沿衬底的垂直方向堆叠的第一堆栈和第二堆栈，所述第一堆栈和所述第二堆栈都分别包括多个存储串，每个所述存储串包括多个存储单元，所述多个存储单元包括第一部分和第二部分，其中所述第一部分的存储单元对应的沟道结构的直径小于所述第二部分的存储单元对应的沟道结构的直径，所述方法包括：

对选中的存储单元进行读操作，所述选中的存储单元在所述第一堆栈和/或所述第二堆栈中；

向所述第一堆栈和所述第二堆栈中除所述选中的存储单元之外的未选中的存储单元施加导通电压，所述导通电压包括第一导通电压和第二导通电压，所述第一导通电压小于所述第二导通电压，其中，向所述第一部分中的第一未选中存储单元施加第一导通电压，向所述第二部分中的第二未选中存储单元施加第二导通电压。

2.如权利要求1所述的控制方法，其特征在于，还包括：

对所述选中的存储单元进行编程验证操作；

向所述第一堆栈和所述第二堆栈中除所述选中的存储单元之外的未选中的存储单元施加所述导通电压，其中，向所述第二未选中存储单元施加所述第二导通电压，并根据所述第一未选中存储单元的状态确定所要施加的所述导通电压，若所述第一未选中存储单元处于编程态，则向所述第一未选中存储单元施加所述第一导通电压；若所述第一未选中存储单元处于擦除态，则向所述第一未选中存储单元施加所述第二导通电压。

3.如权利要求1所述的控制方法，其特征在于，所述存储串中的存储单元与对应的字线相耦接，通过所述字线向所述存储单元施加所述导通电压。

4.如权利要求3所述的控制方法，其特征在于，在对选中的存储单元进行读操作时，在所述选中的存储单元的字线上施加读取电压。

5.如权利要求3所述的控制方法，其特征在于，在对选中的存储单元进行编程验证操作时，在所述选中的存储单元的字线上施加编程验证电压。

6.如权利要求3所述的控制方法，其特征在于，每个存储单元在所述存储串中处于相应的单元深度，沿着所述存储串的沟道结构的延伸方向，通过所述字线逐层向处于同一单元深度的存储单元的页进行编程操作。

7.一种三维存储器，包括：

存储单元阵列，包括沿衬底的垂直方向堆叠的第一堆栈和第二堆栈，所述第一堆栈和所述第二堆栈都分别包括多个存储串，每个所述存储串在所述衬底上方竖直延伸并且包括竖直串联布置的多个存储单元；

所述多个存储单元包括第一部分和第二部分，所述第一部分的存储单元的沟道结构的直径小于所述第二部分的存储单元的沟道结构的直径；

控制器，配置为：在对选中的存储单元进行读操作时，向电压控制器发送控制信号，所述电压控制器响应于所述控制信号向未选中的存储单元施加导通电压，所述导通电压包括第一导通电压和第二导通电压，所述第一导通电压小于所述第二导通电压，其中，向第一部分中的第一未选中存储单元施加第一导通电压，向第二部分中的第二未选中存储单元施加第二导通电压。

8.如权利要求7所述的三维存储器，其特征在于，所述控制器还配置为：在对选中的存储单元进行编程验证操作时，向所述电压控制器发送控制信号，所述电压控制器响应于所述控制信号向所述第二未选中存储单元施加所述第二导通电压，若所述第一未选中存储单元处于编程态，则所述电压控制器向所述第一未选中存储单元施加所述第一导通电压；若所述第一未选中存储单元处于擦除态，则所述电压控制器向所述第一未选中存储单元施加所述第二导通电压。

9.如权利要求7所述的三维存储器，其特征在于，还包括多条字线，每条所述字线与处于同一单元深度的存储单元的页耦接，其中，每个存储单元在所述存储串中处于相应的单元深度。

10.如权利要求7所述的三维存储器，其特征在于，所述存储串的沟道结构的直径从所述存储串的底部到顶部逐渐增大。

11.如权利要求7所述的三维存储器，其特征在于，所述第一部分的存储单元位于所述第二部分的存储单元的下方。

12.如权利要求7所述的三维存储器，其特征在于，所述存储串包括沿所述沟道结构的延伸方向堆叠的第一存储串和第二存储串，所述第一存储串的沟道结构的直径从所述第一存储串的底部到顶部逐渐增大，所述第二存储串的沟道结构的直径从所述第二存储串的底部到顶部逐渐增大。

13.如权利要求12所述的三维存储器，其特征在于，所述第一存储串顶部的沟道结构的直径大于所述第二存储串底部的沟道结构的直径。

14.如权利要求7所述的三维存储器，其特征在于，所述三维存储器是3D NAND闪存。