CN111554338A - 半导体装置及操作半导体装置的方法 - Google Patents

半导体装置及操作半导体装置的方法 Download PDF

Info

Publication number
CN111554338A
CN111554338A CN201911030714.6A CN201911030714A CN111554338A CN 111554338 A CN111554338 A CN 111554338A CN 201911030714 A CN201911030714 A CN 201911030714A CN 111554338 A CN111554338 A CN 111554338A
Authority
CN
China
Prior art keywords
voltage
bit line
verify
program
main
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201911030714.6A
Other languages
English (en)
Other versions
CN111554338B (zh
Inventor
李熙烈
徐智贤
金世训
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN111554338A publication Critical patent/CN111554338A/zh
Application granted granted Critical
Publication of CN111554338B publication Critical patent/CN111554338B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/562—Multilevel memory programming aspects
    • G11C2211/5621—Multilevel programming verification

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

本文可以提供半导体装置及操作半导体装置的方法。该方法可以包括：使用第一编程脉冲、第一位线电压、第一预验证电压和第一主验证电压对被选存储器单元执行第一编程操作，并且在第一预验证电压和第一主验证电压之间具有第一电平差；以及使用第二编程脉冲、第二位线电压、第二预验证电压和第二主验证电压对被选存储器单元执行第二编程操作，并且在第二预验证电压与第二主验证电压之间具有第二电平差。第二电平差可以小于第一电平差，并且第二位线电压的电平可以高于第一位线电压的电平。

Description

半导体装置及操作半导体装置的方法
技术领域
本发明公开的各个实施方式总体上涉及电子装置，并且更具体地，涉及半导体装置及操作该半导体装置的方法。
背景技术
半导体存储器装置是包括诸如硅(Si)、锗(Ge)、砷化镓(GaAs)、磷化铟(InP)等的半导体的存储器装置。半导体存储器装置分为易失性存储器装置和非易失性存储器装置。
易失性存储器装置是当断电时其内存储的数据丢失的存储器装置。易失性存储器装置的代表性示例包括静态RAM(SRAM)、动态RAM(DRAM)和同步DRAM(SDRAM)。非易失性存储器装置是即使断电也保持其内所存储的数据的存储器装置。非易失性存储器装置的代表性示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变随机存取存储器(PRAM)、磁RAM(MRAM)、电阻RAM(RRAM)和铁电RAM(FRAM)。闪存分为NOR型和NAND型。由于消费者对更小、更强大的电子装置的需求不断增长，因此非常期望显现出改进的特性的半导体存储器装置。
发明内容
本发明公开的各个实施方式涉及具有改进的操作特性的半导体装置，以及操作该半导体装置的方法。更具体地，本发明涉及一种改进了分布效率并减少了编程时间的半导体装置的操作的改进的编程和验证方法。本发明具体适合于诸如例如NAND闪存之类的非易失性存储器。
根据本发明的实施方式，提供了一种操作半导体装置的改进方法，该方法包括：使用第一编程脉冲、第一位线电压、第一预验证电压和第一主验证电压对被选存储器单元执行第一编程操作，并且在第一预验证电压和第一主验证电压之间具有第一电平差；以及使用第二编程脉冲、第二位线电压、第二预验证电压和第二主验证电压对被选存储器单元执行第二编程操作，并且在第二预验证电压与第二主验证电压之间具有第二电平差，其中，第二电平差可以小于第一电平差，并且第二位线电压的电平可以高于第一位线电压的电平。
根据本发明的另一实施方式，一种操作半导体装置的方法可以包括：执行第一编程操作，该第一编程操作使用第一编程脉冲执行编程操作并使用其间具有第一电平差的第一预验证电压和第一主验证电压执行验证操作，并在被选存储器单元具有在第一预验证电压和第一主验证电压之间的阈值电压时将第一位线电压施加到被选位线并将增加后的第一编程脉冲施加到被选字线；以及执行第二编程操作，该第二编程操作使用第二编程脉冲执行编程操作，并使用其间具有第二电平差的第二预验证电压和第二主验证电压执行验证操作，并在被选存储器单元具有在第二预验证电压和第二主验证电压之间的阈值电压时将第二位线电压施加到被选位线并将增加后的第二编程脉冲施加到被选字线，其中，当第二电平差小于第一电平差时，第二位线电压的电平可以高于第一位线电压的电平。
根据本发明的又一实施方式，一种操作半导体装置的方法，半导体装置可以包括存储器串，该存储器串包括多个存储器单元并且联接在源极线和位线之间，该方法包括：将第一位线电压施加到联接到被选存储器串的被选位线；将第一编程脉冲施加到联接到被选存储器单元的被选字线；将第一预验证电压施加到被选字线；当使用第一预验证电压的第一预验证操作通过时，将第一主验证电压施加到被选字线；当使用第一主验证电压的第一主验证操作失败时，将增加后的第一位线电压施加到被选位线；以及当将增加后的第一位线电压施加到被选位线时，将增加后的第一编程脉冲施加到被选字线，其中，随着第一预验证电压与第一主验证电压之间的第一电平差越小，第一位线电压的增量可以越大。
本发明还涉及一种半导体装置，该半导体装置包括：存储器串，该存储器串联接于源极线与位线之间，且包括多个存储器单元；外围电路，该外围电路被配置为使用第一编程脉冲、第一位线电压、第一预验证电压和第一主验证电压对多个存储器单元执行第一编程操作，其中第一预验证电压和第一主验证电压之间具有第一电平差，然后使用第二编程脉冲、第二位线电压、第二预验证电压和第二主验证电压对多个存储器单元执行第二编程操作，其中，在第二预验证电压和第二主验证电压之间具有第二电平差，以及控制逻辑，该控制逻辑被配置为控制外围电路，使得第二电平差小于第一电平差，并且第二位线电压的电平高于第一位线电压的电平。
通过以下结合附图的详细描述，本发明的这些和其他特征和优点对于本发明的领域的技术人员将变得显而易见。
附图说明
图1是例示根据本发明公开的实施方式的半导体装置的配置的框图。
图2至图4是例示根据本发明公开的实施方式的半导体装置的单元阵列结构的电路图。
图5A至图5C是用于描述根据本发明公开的实施方式的操作半导体装置的方法的图。
图6是用于描述根据本发明公开的实施方式的操作半导体装置的方法的图。
图7A至图7B是用于描述根据本发明公开的实施方式的操作半导体装置的方法的图。
图8是根据本发明公开的实施方式的操作半导体装置的方法的流程图。
图9是例示根据本发明公开的实施方式的存储器系统的配置的框图。
图10是例示根据本发明公开的实施方式的存储器系统的配置的框图。
图11是例示根据本发明公开的实施方式的计算系统的配置的框图。
具体实施方式
在下文中，将参照附图详细描述本发明公开的实施方式。在下面的描述中，将仅详细描述理解本发明的操作和结构所需的部分和步骤，而将省略对公知的其他部分或步骤的解释，以避免模糊本发明的特征的公开。还应注意，本发明公开内容不限于本文阐述的实施方式，而是可以以其他实施方式和/或其变型的形式实施。提供所描述的实施方式，使得本发明公开内容将是透彻和完整的，并将本发明充分传达给本发明所属领域的技术人员。
将理解的是，当元件被称为“联接”或“连接”到另一元件时，它能够直接联接或连接到另一元件，或者在它们之间可以存在中间元件。在说明书中，当元件被称为“包括”或“包含”组件时，除非上下文另外明确指出，否则它并不排除另一组件，而是还可以包括其他组件。
本文参照本发明的理想实施方式的截面图和/或平面图来描述本发明的公开内容。然而，本发明的实施方式不应被解释为限制发明构思。尽管将示出和描述本发明的一些实施方式，但是本领域普通技术人员将理解，可以在不脱离本发明的原理和精神的情况下对这些实施方式进行变型。
将理解的是，尽管在本文中可以使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不受这些术语的限制。这些术语用于将一个元件与另一个元件区分开。因此，在不脱离本发明的精神和范围的情况下，以下描述的第一元件也可以被称为第二元件或第三元件。
另外，还将理解的是，当元件被称为在两个元件“之间”时，该元件可以是两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。
本文所使用的术语仅出于描述特定实施方式的目的，并非旨在限制本发明。
如本文所使用的，除非上下文另外明确指出，否则单数形式旨在也包括复数形式。除非另外说明或从上下文清楚地理解为单数形式，否则在本申请和所附权利要求书中使用的冠词“一”和“一个”通常应被解释为意指“一个或更多个”。
除非另有定义，否则本文中使用的包括技术术语和科学术语在内的所有术语具有与本公开所属领域的本领域普通技术人员在本阅读公开之后通常所理解的相同含义。
还将理解，诸如在通用字典中定义的术语之类的术语应被解释为具有与其在本公开和相关技术的上下文中的含义一致的含义，并且并非以理想化或过于形式化的含义来理解，除非在此明确定义。
还应当注意，一个实施方式中存在的特征可以与另一实施方式的一个或更多个特征一起使用，而不背离本发明的范围。注意，对“实施方式”、“另一实施方式”等的引用并非必然意味着仅一个实施方式，并且对任何这样的短语的不同引用并非必然是同一实施方式。
图1是例示根据本发明公开的实施方式的半导体装置100的配置的框图。参照图1，半导体装置100可以包括单元阵列110和外围电路120。这里，半导体装置100可以是存储器装置，例如，非易失性存储器装置。例如，半导体装置100可以是诸如NAND或NOR闪存装置之类的闪存装置。
单元阵列110可以通过多条行线RL联接到地址解码器121。单元阵列110可以通过多条列线CL联接到读/写电路123。行线RL可以包括字线。列线CL可以包括位线。然而，在实施方式中，行线可以包括位线，而列线可以包括字线。
单元阵列110可以包括多个存储器串。存储器串可以沿水平或垂直方向布置在基板上。此外，单元阵列110可以包括多个存储器块，并且存储器块中的每个可以包括多个页。例如，半导体装置100可以以存储器块为基础执行擦除操作，并且可以以页为基础执行编程操作或读取操作。
外围电路120可以包括地址解码器121、读/写电路123、输入/输出电路124和控制逻辑125。
控制逻辑125可以联接到地址解码器121、读/写电路123和输入/输出电路124。控制逻辑125可以从输入/输出电路124接收命令CMD和地址ADDR，并且根据接收到的命令CMD和地址ADDR，控制地址解码器121和读/写电路123以执行内部操作。
地址解码器121可以通过行线RL联接到单元阵列110。例如，地址解码器121可以通过字线、虚设字线、源极选择线和漏极选择线联接到单元阵列110。此外，地址解码器121可以在控制逻辑125的控制下控制行线RL。因此，地址解码器121可以从控制逻辑接收地址ADDR，并且响应于接收到的地址ADDR而选择单元阵列110的存储器块中的任何一个。
可以以页为基础执行半导体装置100的编程操作和读取操作。因此，在编程操作或读取操作期间，地址ADDR可以包括块地址和行地址。地址解码器121可以解码接收到的地址ADDR中的块地址，并根据解码出的块地址选择对应存储器块。地址解码器121可以对接收到的地址ADDR中的行地址进行解码，并根据解码出的行地址选择被选存储器块中的对应页。
可以以存储器块为基础执行半导体装置100的擦除操作。因此，在擦除操作期间，地址ADDR可以包括块地址。地址解码器121可以对块地址进行解码，并根据解码出的块地址选择对应存储器块。
读/写电路123通过列线CL联接到单元阵列110。列线CL可以是位线。在编程操作期间，读/写电路123可以将从输入/输出电路124接收的数据DATA发送给列线CL，并且可以根据所发送的数据DATA来编程被选页的存储器单元。数据DATA可以是要被编程到各个存储器单元的多位数据。在读取操作期间，读/写电路123可以通过列线CL从被选页中的存储器单元读取数据DATA，并且将读取的数据DATA输出给输入/输出电路124。在擦除操作期间，读/写电路123可以使列线CL浮置。作为参考，编程操作或擦除操作可以包括验证操作。可以类似于读取操作的方式执行验证操作。
在编程操作期间，地址解码器121可以将编程电压施加到被选字线，并且将具有比编程电压的电平低的电平的通过电压施加到未选字线。这里，可以将编程使能电压(例如，接地电压)施加到与被选存储器串联接的被选位线，并且可以将编程禁止电压(例如，电源电压)施加到未选位线。
在编程验证操作期间，地址解码器121可以将验证电压施加到被选字线，并且将电平比验证电压的电平高的验证通过电压施加到未选字线。可以使用多个验证电压来执行编程验证操作。例如，可以使用其间具有电平差的预验证电压和主验证电压来执行编程验证操作。主验证电压的电平可以高于预验证电压的电平。
根据实施方式，控制逻辑125可以控制地址解码器121和读/写电路123，使得可以以多操作方式执行编程操作。例如，可以在已经执行第一编程操作之后执行第二编程操作。如果在第一编程操作期间被编程的存储器单元具有第一宽度的阈值电压分布，则在第二编程操作期间第一宽度可以减小到第二宽度。这样，可以通过以多操作方式执行编程操作来减小被编程的存储器单元的阈值电压分布宽度。
控制逻辑125可以控制地址解码器121和读/写电路123，使得第一编程操作的条件不同于第二编程操作的条件。
在实施方式中，可以使用第一编程脉冲、第一预验证电压、第一主验证电压和第一位线电压来执行第一编程操作。如果第一预验证操作已经通过，则可以执行第一主验证操作。如果第一主验证操作已经失败，则可以依据第一预验证电压和第一主验证电压之间的第一电平差来改变第一位线电压。例如，随着第一电平差越小，第一位线电压的增量可以越大。
在实施方式中，可以在完成第一编程操作之后执行第二编程操作。可以使用第二编程脉冲、第二预验证电压、第二主验证电压和第二位线电压来执行第二编程操作。如果第二预验证操作已经通过，则可以执行第二主验证操作。如果第二主验证操作已经失败，则可以依据第二预验证电压和第二主验证电压之间的第二电平差来改变第二位线电压。例如，随着第二电平差变小，第二位线电压的增量可以变大。
在实施方式中，在已经使用具有第一电平差的第一预验证电压和第一主验证电压执行了第一编程操作之后，可以使用具有第二电平差的第二预验证电压和第二主验证电压来执行第二编程操作。可以通过比较第一电平差和第二电平差来确定在第二编程操作期间要使用的位线电压。例如，如果第二电平差小于第一电平差，则第二编程操作期间要使用的位线电压可以高于第一编程操作期间要使用的位线电压。
图2至图4是例示根据本发明公开的实施方式的半导体装置的单元阵列结构的电路图。
参照图2，单元阵列可以包括多个存储器块BLK，并且每个存储器块BLK可以包括多个存储器串MS。多个存储器串MS联接在位线BL1至BLm与源极线SL之间。
每个存储器串MS包括彼此串联联接的至少一个漏极选择晶体管DST、多个存储器单元MC、和至少一个源极选择晶体管SST。在此，m为2或更大的整数。作为参考，尽管未示出，但是每个存储器串MS还可以包括设置在源极选择晶体管SST和存储器单元MC之间、漏极选择晶体管DST和存储器单元MC之间、源极选择晶体管SST和源极线SL之间、或漏极选择晶体管DST和位线BL之间的虚设存储器单元。此外，包含在一个存储器串MS中的存储器单元MC可以设置在大致相同的水平或不同的水平。
存储器单元MC的栅电极联接到字线WL。驱动所需的字线电压(例如，编程偏压、预编程偏压和读取偏压)可以施加到每条字线WL。漏极选择晶体管DST的栅电极联接至漏极选择线DSL。源极选择晶体管SST的栅电极联接至源极选择线SSL。
根据上述配置，联接到同一字线WL并且被配置为同时被编程的存储器单元MC可以形成一个页。每个存储器块BLK可以包括多个页。
参照图3，存储器块BLK包括联接在位线BL1至BLm与源极线SL之间的多个存储器串MS11至MS1m和MS21至MS2m。存储器串MS11至MS1m和MS21至MS2m中的每个可以在+Z方向上延伸。在此，+Z方向可以是存储器单元MC的层叠方向。在此，m为2或更大的整数。
存储器串MS11至MS1m和MS21至MS2m中的每个包括顺序层叠的至少一个源极选择晶体管SST、多个存储器单元MC和至少一个漏极选择晶体管DST。
存储器串MS11至MS1m和MS21至MS2m中的每个所包括的源极选择晶体管SST可以串联联接在存储器单元MC和源极线SL之间。此外，具有相同水平的源极选择晶体管SST可以联接到相同的源极选择线SSL。
存储器串MS11至MS1m和MS21至MS2m中的每个所包括的存储器单元MC可以串联联接在源极选择晶体管SST和漏极选择晶体管DST之间。此外，具有相同水平的存储器单元MC可以联接到相同的字线WL。
存储器串MS11至MS1m和MS21至MS2m的每个所包括的漏极选择晶体管DST可以串联联接在相应位线BL1至BLm与存储器单元MC之间。这里，在存储器串MS11至MS1m和MS21至MS2m的布置在同一行(沿+X方向)的漏极选择晶体管DST当中，具有相同水平的漏极选择晶体管DST可以联接至相同漏极选择线DSL。此外，布置在不同行(沿+X方向)的漏极选择晶体管DST可以联接至不同的漏极选择线DSL。
参照图4，存储器块BLK可以包括多个存储器串MS11至MS1m和MS21至MS2m。存储器串MS11至MS1m和MS21至MS2m中的每个可以包括彼此串联联接的至少一个源极选择晶体管SST、多个存储器单元MC、至少一个管式晶体管PT、多个存储器单元MC和至少一个漏极选择晶体管DST。这里，存储器串MS11至MS1m和MS21至MS2m中的每个可以具有“U”形状的结构。
管式晶体管PT联接漏极侧存储器单元MC和源极侧存储器单元MC。此外，存储器串MS11至MS1m和MS21至MS2m中的每个的管式晶体管PT的栅极可以联接至管线(PL)。其他配置类似于参照图3描述的那些；因此，将省略重复的说明。
图5A至图5C是用于描述根据本发明公开的实施方式的操作半导体装置的方法的图。
多级单元MLC可以在其中存储2位或更多位数据。被编程的存储器单元可以具有对应于多个阈值电压分布PV1至PVn之一的状态。当将2位数据存储在一个存储器单元中时，该存储器单元可以具有第一编程状态至第三编程状态以及擦除状态中的一个状态。当3位数据存储在一个存储器单元中时，该存储器单元可以具有第一编程状态至第七编程状态以及擦除状态中的一个状态。
参照图5A，在编程操作期间，根据要编程的数据，可以将被选存储器单元编程为具有多个编程状态之一。可以通过执行多个编程循环直到被选存储器单元的阈值电压达到目标编程状态，来执行编程操作。
根据增量步进脉冲编程(ISPP)方法，可以使用编程电压按照步进电压ΔVs增加的编程脉冲P来执行编程操作。每个编程循环可以包括在编程脉冲P之间的验证脉冲V。可以将验证脉冲V施加到被选字线以验证编程操作是否已经通过。
参照图5B，每个存储器单元可以通过第一编程操作第一PGM具有第一编程状态PV1’至第N编程状态PV1’至PVn’以及擦除状态E中的任何一个状态。第一编程操作第一PGM可以使用第一验证电压Vv1’至Vvn’。此外，可以通过编程电压按照第一步进电压增加的ISPP方法来执行第一编程操作第一PGM。已经执行了第一编程操作第一PGM的存储器单元的阈值电压分布可以具有相对大的宽度。
随后，当执行第二编程操作第二PGM时，每个存储器单元可以具有第一编程状态PV1至第N编程状态PVn以及擦除状态E中的任何一个状态。第二编程操作第二PGM可以使用第二验证电压Vv1至Vvn。编程状态PV1至PVn的第二验证电压Vv1至Vvn的电平可以分别比第一验证电压Vv1’至Vvn’的电平更高。此外，第二编程操作第二PGM可以通过编程电压按照第二步进电压增加的ISPP方法执行。第二步进电压可以具有小于第一步进电压的值。已经执行了第二编程操作第二PGM的存储器单元的阈值电压分布可以比已经执行了第一编程操作的存储器单元的阈值电压分布具有相对小的宽度。
参照图5C，在对被选字线WLn执行第一编程操作第一PGM之后，对被选字线WLn执行第二编程操作第二PGM。当对被选字线WLn执行第二编程操作第二PGM时，可以对相邻字线WLn+1执行第一编程操作第一PGM。作为参考，如果相邻字线WLn-1不处于编程完成状态，则还可以在对被选字线WLn执行第一编程操作第一PGM的同时对相邻字线WLn-1执行第二编程操作第二PGM。
根据上述方法，由于以多操作方式执行编程操作，所以可以使由于相邻字线之间的耦合引起的阈值电压分布的宽度增加最小化。因此，可以减小编程状态PV1至PVn的每个的分布宽度。另外，由于第一步进电压的值大于第二步进电压的值，所以已经施加第一编程脉冲的次数可以小于已经施加第二编程脉冲的次数。因此，与使用相同的第一步进电压和第二步进电压执行第一编程操作和第二编程操作相比，可以减少编程时间。
图6是用于描述根据本发明公开的实施方式的操作半导体装置的方法的图。曲线图的X轴表示阈值电压Vth，并且Y轴表示存储器单元的数量。
在编程验证操作期间，可以在每个编程循环中使用多个验证电压。例如，可以执行使用预验证电压和主验证电压的双验证操作。预验证电压和主验证电压可以具有电平差。预验证电压的电平可以低于主验证电压的电平。
参照图6，为了将被选存储器单元编程为第一编程状态PV1至第N编程状态PVn中的任意第x编程状态PVx，可以使用预验证电压Vpv和主验证电压Vmv。首先，将编程脉冲施加到被选字线，并且使用预验证电压Vpv感测被选存储器单元的阈值电压。如果预验证操作通过，则使用主验证电压Vmv感测被选存储器单元的阈值电压。依据感测结果，可以确定存储器单元属于阈值电压低于预验证电压Vpv的区域(1)、阈值电压高于预验证电压Vpv的区域(2)以及阈值电压高于主验证电压Vmv的区域(3)中任何一个区域。
此后，执行后续的程序循环。在此，可以依据基于先前循环确定的存储器单元的阈值电压而改变要施加到相应位线的位线电压的电平。如果存储器单元属于区域(1)，则可以将编程使能电压施加到与对应存储器串联接的位线。编程使能电压可以是0V的电压。如果存储器单元属于区域(3)，则可以将编程禁止电压施加到与对应存储器串联接的位线。编程禁止电压可以是操作电压Vcc。可以将编程控制电压施加到与区域(2)的存储器单元联接的位线。编程控制电压可以提供为降低存储器单元的编程速度。编程控制电压的电平可以高于编程使能电压的电平并且小于编程禁止电压的电平。因此，编程控制电压可以减小存储器单元的阈值电压的增量。
根据上述方法，由于使用多个验证电压来执行验证操作，所以可以进一步减小阈值电压分布的宽度。此外，为了更精细地控制存储器单元的编程速度，可以调整位线电压(例如，编程使能电压、编程控制电压或编程禁止电压)或验证电压之间的电平差。
可以通过减小验证电压之间的电平差来进一步减小阈值电压分布的宽度。例如，随着预验证电压Vpv和主验证电压Vmv之间的电平差a越小，可以越精细地调整存储器单元的编程速度。
此外，可以通过增加位线电压(例如，编程使能电压、编程控制电压或编程禁止电压)的电平来进一步减小阈值电压分布的宽度。例如，随着电平差a越小，位线电压可以越大。另外，随着编程脉冲的步进电压越小并且验证电压之间的电平差a越小，则位线电压可以越大。
根据上述方法，可以通过控制验证电压和位线电压之间的电平差a来更精细地调节存储器单元的编程速度。因此，可以将阈值电压分布的宽度控制为较窄。
图7A至图7B是用于描述根据本发明公开的实施方式的操作半导体装置的方法的图。在图7A中，曲线图的X轴表示时间，并且Y轴表示电压。在图7B中，曲线图的X轴表示阈值电压Vth，并且Y轴表示存储器单元的数量。
参照图7A和图7B，如果目标编程状态是PVx，则存储器单元可以通过第一编程操作第一PGM被编程为PVx’的编程状态，然后通过第二编程操作第二PGM被编程为PVx的编程状态。
可以使用第一预验证电压Vp1、第一主验证电压Vm1和第一位线电压VBL1来执行第一编程操作第一PGM。第一预验证电压Vp1和第一主验证电压Vm1可以具有第一电平差a(即，a＝|Vm1-Vp1|)。此外，可以使用具有第一步进电压△Vs1的第一编程脉冲P1来执行第一编程操作第一PGM。例如，在第一位线电压VBL1已经施加到被选位线之后，可以将第一编程脉冲P1施加到被选字线。这里，第一位线电压VBL1可以是编程使能电压、编程控制电压或编程禁止电压。
可以使用第二预验证电压Vp2、第二主验证电压Vm2和第二位线电压VBL2来执行第二编程操作第二PGM。第二预验证电压Vp2和第二主验证电压Vm2可以具有第二电平差b(即，b＝|Vm2-Vp2|)。此外，可以使用具有第二步进电压△Vs2的第二编程脉冲P2来执行第二编程操作第二PGM。例如，在第二位线电压VBL2已经施加到被选位线之后，第二编程脉冲P2可以施加到被选字线。这里，第二位线电压VBL2可以是编程使能电压、编程控制电压或编程禁止电压。
第一位线电压VBL1和第二位线电压VBL2中的每个可以设置为反映预验证电压和主验证电压之间的电平差a或b。随着第一预验证电压Vp1与第一主验证电压Vm1之间的电平差a越小，第一位线电压VBL1可以越大。可以考虑第二预验证电压Vp2与第二主验证电压Vm2之间的电平差b来选择第二位线电压VBL2。更具体地，随着第二预验证电压Vp2与第二主验证电压Vm2之间的电平差b变得越小，可以选择第二位线电压VBL2越大。
可以通过比较第一电平差a和第二电平差b来确定第二位线电压VBL2的电平。例如，如果第二电平差b小于第一电平差a，则第二位线电压VBL2的电平可以高于第一位线电压VBL1的电平。
图8是描述根据本发明公开的实施方式的操作半导体装置的方法的流程图。
参照图8，半导体装置可以对被选存储器单元执行第一编程操作(S810至S840)，此后对被选存储器单元执行第二编程操作(S850至S880)。在下文中，将详细描述第一编程操作(S810至S840)和第二编程操作(S850至S880)的每个步骤。
首先，可以执行第一编程操作(S810至S840)。第一位线电压VBL1被施加到被选位线，并且第一编程脉冲被施加到被选字线(在步骤S810)。这里，第一位线电压VBL1可以是编程使能电压。这里，编程通过电压可以施加到未选字线，并且编程禁止电压可以施加到未选位线。
此后，第一预验证电压Vp1被施加到被选字线(在步骤S820)。如果第一预验证操作已经失败(即，在步骤S820处为“F”)，则(在步骤S810)将增加了第一步进电压的第一编程脉冲施加至被选字线。这里，第一位线电压VBL1可以被施加到被选位线。
如果第一预验证操作已经通过(即，在步骤S820处为“P”)，则将第一主验证电压Vm1施加至被选字线(在步骤S830)。在此，第一主验证电压Vm1可以具有在第一主验证电压Vm1与第一预验证电压Vp1之间的第一电平差a(即，a＝|Vm1-Vp1|)。
如果第一主验证操作已经失败(即，在步骤S830为“F”)，则(在步骤S840)将增加后的第一位线电压VBL1+α施加到被选位线并且将增加了第一步进电压的第一编程脉冲施加到被选字线。这里，增加后的第一位线电压VBL1+α可以是编程控制电压。可以依据第一电平差a来确定第一位线电压VBL1的增量α。通常，第一电平差a越小，增量α可以越大。此外，第一位线电压VBL1+α具有比位线禁止电压低的电平。如果第一主验证操作已经通过，则第一编程操作完成。
随后，在第一主验证操作已经通过之后(即，在步骤S830为“P”)，执行第二编程操作(S850至S880)。首先，(在步骤S850)将第二位线电压VBL2施加到被选位线并且将第二编程脉冲施加到被选字线。这里，第二位线电压VBL2可以是编程使能电压。这里，编程通过电压可以被施加到未选字线，并且编程禁止电压可以被施加到未选位线。
此后，第二预验证电压Vp2被施加到被选字线(在步骤S860)。如果第二预验证操作已经失败(在步骤S860处为“F”)，则将增加了第一步进电压的第二编程脉冲施加至被选字线(在步骤S850)。第二步进电压的电平可以低于第一步进电压的电平。
如果第二预验证操作已经通过(即，在步骤S860处为“P”)，则将第二主验证电压Vm2施加至被选字线(在步骤S870)。在此，第二主验证电压Vm2可以具有在第二主验证电压Vm2与第二预验证电压Vp2之间的第二电平差b(b＝|Vm2-Vp2|)。
如果第二主验证操作已经失败(即，在步骤S880处为“F”)，则(在步骤S880)将增加后的第二位线电压VBL2+β施加到被选位线并且将增加了第二步进电压的第二编程脉冲施加到被选字线。这里，增加后的第二位线电压VBL2+β可以是编程控制电压。可以依据第二电平差b来确定第二位线电压VBL2的增量β。随着第二电平差b越小，增量β可以越大。此外，如果第二电平差b小于第一电平差a，则增量β的值可以大于增量α的值。如果第二主验证操作已经通过，则第二编程操作完成。
根据上述方法，在已经执行了第一编程操作之后执行第二编程操作。第一步进电压的值可以大于第二步进电压的值。可以依据第一电平差a来调整第一位线电压VBL1的增量α。可以依据第二电平差b来调整第二位线电压VBL2的增量β。此外，可以通过比较第一电平差a和第二电平差b来确定增量β。
图9是例示根据本发明公开的实施方式的存储器系统1000的配置的框图。参照图9，存储器系统1000包括存储器装置100’和控制器200。
控制器200可以通过通道CH控制存储器装置100’。存储器装置100’可以在控制器200的控制下操作。存储器装置100’可以包括具有多个存储器块的存储器单元阵列。在实施方式中，存储器装置100’可以是上述的半导体装置100。在实施方式中，存储器装置100’可以是上述的半导体装置100，其也可以是闪存装置。
控制器200可以响应于主机300的请求来控制存储器装置100’。此外，存储器装置100’可以通过通道CH从控制器200接收命令和地址，并且访问通过地址从存储器单元阵列选择的区域。换句话说，存储器装置100’可以对通过地址所选择的区域执行与命令相对应的内部操作。
控制器200可以控制存储器装置100’以执行编程操作、读取操作、擦除操作等等。在编程操作期间，控制器200可以通过通道CH向存储器装置100’提供编程命令、地址、数据等。存储器装置100’可以将数据编程到通过地址所选择的区域。在擦除操作期间，控制器200可以通过通道CH向存储器装置100’提供擦除命令、地址等。存储器装置100’可以擦除通过地址所选择的区域中所存储的数据。在读取操作期间，控制器200可以通过通道CH向存储器装置100’提供读取命令、地址等。存储器装置100’可以读取通过地址所选择的区域中所存储的数据。这里，读取操作不仅可以包括读取存储在存储器单元中的数据以输出数据的读取操作，还可以包括用于执行伴随编程操作或擦除操作的验证操作的读取操作。
在从主机300请求的编程操作中，控制器200可以命令存储器装置100’根据参照图5A至图8描述的方法来执行编程操作。在实施方式中，可以以如前所述的多操作方式执行编程操作。根据前述方法，可以精细地调整和提高存储器单元的编程速度。此外，可以减小阈值电压分布的宽度。
图10是例示根据本发明公开的实施方式的存储器系统2000的配置的框图。参照图10，存储器系统2000可以包括存储器装置2100和控制器2200。
存储器装置2100可以是半导体装置，并且包括多个存储器芯片。存储器芯片可以分为多个组。多个组可以分别通过第一通道CH1至第k通道CHk与控制器2200通信。每个存储器芯片可以以与参照图1描述的存储器装置100类似的方式进行配置和操作。
每个组可以通过一个公共通道与控制器2200通信。控制器2200可以具有与参照图9描述的控制器200相同的配置，并且通过多个通道CH1至CHk控制存储器装置2100的多个存储器芯片。作为参考，可以修改存储器系统2000以使得每个存储器芯片联接到对应单个通道。
控制器2200和存储器装置2100可以集成到单个半导体装置中。在实施方式中，控制器2200和存储器装置2100可以集成到单个半导体装置中以形成存储卡。例如，控制器2200和存储器装置2100可以集成到单个半导体装置中并形成存储卡，诸如个人计算机存储卡国际协会(PCMCIA)、紧凑型闪存卡(CF)、智能媒体卡(SM或SMC)、记忆棒多媒体卡(MMC、RS-MMC或MMCmicro)、SD卡(SD、miniSD、microSD或SDHC)或通用闪存(UFS)。
控制器2200和存储器装置2100可以被集成到单个半导体装置中以形成固态驱动器(SSD)。SSD可以包括被配置为将数据存储在存储器中的储存装置。当存储器系统2000用作SSD时，可以显著提高联接到存储器系统2000的主机Host的操作速度。
在实施方式中，可以将存储器系统2000提供为诸如计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、游戏机、导航设备、黑匣子、数码相机、3D电视、数字音频记录仪、数字音频播放器、数字图片记录仪、数字图片播放器、数字视频记录仪、数字视频播放器、能够在无线环境中发送/接收信息的装置、用于形成家庭网络的各种装置之一、用于形成计算机网络的各种电子装置之一、用于形成远程信息处理网络的各种电子装置之一、RFID装置、用于形成计算系统的各种元件之一等的电子装置的各种元件之一。
图11是例示根据本发明公开的实施方式的计算系统3000的配置的框图。参照图11，计算系统3000可以包括中央处理单元(CPU)3100、RAM 3200、用户接口3300、电源3400、系统总线3500和存储器系统2000。
存储器系统2000可以通过系统总线3500电联接到CPU 3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300提供的或由CPU 3100处理的数据可以存储在存储器系统2000。
例如，存储器装置2100可以经由控制器2200联接到系统总线3500，或者另选地，直接联接到系统总线3500。在存储器装置2100直接联接到系统总线3500的情况下，控制器2200的功能可以由CPU 3100和RAM 3200执行。
计算系统3000可以包括参照图10描述的存储器系统2000，或者参照图9描述的存储器系统1000。另选地，计算系统3000可以包括参照图9描述的存储器系统1000和参照图10描述的存储器系统2000二者。
本发明公开的各种实施方式可以提供具有改进的操作特性和增强的可靠性的半导体装置，以及操作该半导体装置的方法。更具体地，在本发明的实施方式中，提供了一种编程的双重操作方法，这使得分布效率改进并减少编程时间。
虽然已经出于示例性目的公开了本发明公开的示例性实施方式，但是本领域技术人员将理解，可以有各种变型、添加和替换。因此，本发明公开的范围必须由所附权利要求书和权利要求书的等同物限定，而不是由它们之前的描述限定。
相关申请的交叉引用
本申请要求于2019年2月11日提交的韩国专利申请No.10-2019-0015732的优先权，其全部内容通过引用合并于此。

Claims (23)

1.一种操作半导体装置的方法，该方法包括以下步骤：
使用第一编程脉冲、第一位线电压、第一预验证电压和第一主验证电压对被选存储器单元执行第一编程操作，所述第一预验证电压和所述第一主验证电压之间具有第一电平差；以及
使用第二编程脉冲、第二位线电压、第二预验证电压和第二主验证电压对被选存储器单元执行第二编程操作，所述第二预验证电压与所述第二主验证电压之间具有第二电平差，
其中，所述第二电平差小于所述第一电平差，并且所述第二位线电压的电平高于所述第一位线电压的电平。
2.根据权利要求1所述的方法，其中，在所述第一编程操作期间，当使用所述第一预验证电压的第一预验证操作通过并且使用所述第一主验证电压的第一主验证操作失败时，增加所述第一位线电压，并且随着所述第一电平差越小，所述第一位线电压的增量越大。
3.根据权利要求1所述的方法，其中，在所述第二编程操作期间，当使用所述第二预验证电压的第二预验证操作通过并且使用所述第二主验证电压的第二主验证操作失败时，增加所述第二位线电压，并且随着所述第二电平差越小，所述第二位线电压的增量越大。
4.根据权利要求1所述的方法，
其中，在所述第一编程操作期间，当使用所述第一预验证电压的第一预验证操作通过并且使用所述第一主验证电压的第一主验证操作失败时，增加所述第一位线电压；
其中，在所述第二编程操作期间，当使用所述第二预验证电压的第二预验证操作通过并且使用所述第二主验证电压的第二主验证操作失败时，增加所述第二位线电压，并且
其中，当所述第二电平差小于所述第一电平差时，所述第二位线电压的增量大于所述第一位线电压的增量。
5.根据权利要求1所述的方法，其中，执行所述第一编程操作的步骤包括以下步骤：
将所述第一位线电压施加到被选位线，并且将所述第一编程脉冲施加到被选字线；
将所述第一预验证电压施加到所述被选字线；
当使用所述第一预验证电压的第一预验证操作通过时，将所述第一主验证电压施加到所述被选字线；
当使用所述第一主验证电压的第一主验证操作失败时，将增加后的第一位线电压施加到所述被选位线；以及
当所述增加后的第一位线电压被施加到所述被选位线时，将增加后的第一编程脉冲施加到所述被选字线，并且
其中，随着所述第一电平差越小，所述第一位线电压的增量越大。
6.根据权利要求5所述的方法，其中，如果所述第一主验证操作通过，则执行所述第二编程操作。
7.根据权利要求1所述的方法，其中，执行所述第二编程操作的步骤包括以下步骤：
将所述第二位线电压施加到被选位线，并且将所述第二编程脉冲施加到被选字线；
将所述第二预验证电压施加到所述被选字线；
当使用所述第二预验证电压的第二预验证操作通过时，将所述第二主验证电压施加到所述被选字线；
当使用所述第二主验证电压的第二主验证操作失败时，将增加后的第二位线电压施加到所述被选位线；以及
当所述增加后的第二位线电压被施加到所述被选位线时，将增加后的第二编程脉冲施加到所述被选字线，并且
其中，随着所述第二电平差越小，所述第二位线电压的增量越大。
8.根据权利要求1所述的方法，其中，所述第一编程脉冲具有第一步进电压的增量，并且所述第二编程脉冲具有小于所述第一步进电压的第二步进电压的增量。
9.根据权利要求1所述的方法，其中，当对所述被选存储器单元执行所述第二编程操作时，对与所述被选存储器单元相邻的未编程存储器单元执行所述第一编程操作。
10.一种操作半导体装置的方法，该方法包括以下步骤：
执行第一编程操作，该第一编程操作使用第一编程脉冲执行编程操作并使用第一预验证电压和第一主验证电压执行验证操作，所述第一预验证电压和所述第一主验证电压之间具有第一电平差，并且在被选存储器单元具有在所述第一预验证电压和所述第一主验证电压之间的阈值电压时，将第一位线电压施加到被选位线并将增加后的第一编程脉冲施加到被选字线；以及
执行第二编程操作，该第二编程操作使用第二编程脉冲执行编程操作并使用第二预验证电压和第二主验证电压执行验证操作，所述第二预验证电压和所述第二主验证电压之间具有第二电平差；并且在所述被选存储器单元具有在所述第二预验证电压和所述第二主验证电压之间的阈值电压时，将第二位线电压施加到所述被选位线并将增加后的第二编程脉冲施加到所述被选字线，
其中，当所述第二电平差小于所述第一电平差时，所述第二位线电压的电平高于所述第一位线电压的电平。
11.一种操作半导体装置的方法，该半导体装置包括包含多个存储器单元并联接在源极线和位线之间的存储器串，该方法包括以下步骤：
将第一位线电压施加到与被选存储器串联接的被选位线；
当所述第一位线电压被施加到所述被选位线时，将第一编程脉冲施加到与被选存储器单元联接的被选字线；
将第一预验证电压施加到所述被选字线；
当使用所述第一预验证电压的第一预验证操作通过时，将第一主验证电压施加到所述被选字线；
当使用所述第一主验证电压的第一主验证操作失败时，将增加后的第一位线电压施加到所述被选位线；以及
当将所述增加后的第一位线电压施加到所述被选位线时，将增加后的第一编程脉冲施加到所述被选字线，
其中，随着所述第一预验证电压与所述第一主验证电压之间的第一电平差越小，所述第一位线电压的增量越大。
12.根据权利要求11所述的方法，该方法还包括以下步骤：
将第二位线电压施加到所述被选位线；
当所述第二位线电压被施加到所述被选位线时，将第二编程脉冲施加到所述被选字线；
将第二预验证电压施加到所述被选字线；
当使用所述第二预验证电压的第二预验证操作通过时，将第二主验证电压施加到所述被选字线；
当使用所述第二主验证电压的第二主验证操作失败时，将增加后的第二位线电压施加到所述被选位线；以及
当所述增加后的第二位线电压被施加到所述被选位线时，将增加后的第二编程脉冲施加到所述被选字线。
13.根据权利要求12所述的方法，其中，随着所述第二预验证电压与所述第二主验证电压之间的第二电平差越小，所述第二位线电压的增量越大。
14.根据权利要求12所述的方法，其中，所述第二预验证电压和所述第二主验证电压之间具有第二电平差，并且当所述第二电平差小于所述第一电平差时，所述增加后的第二位线电压高于所述增加后的第一位线电压。
15.一种半导体装置，该半导体装置包括：
存储器串，该存储器串联接在源极线与位线之间并包括多个存储器单元；
外围电路，该外围电路被配置为使用第一编程脉冲、第一位线电压、第一预验证电压和第一主验证电压对所述多个存储器单元执行第一编程操作，所述第一预验证电压和所述第一主验证电压之间具有第一电平差，然后使用第二编程脉冲、第二位线电压、第二预验证电压和第二主验证电压对所述多个存储器单元执行第二编程操作，所述第二预验证电压和所述第二主验证电压之间具有第二电平差。
16.根据权利要求15所述的半导体装置，该半导体装置还包括控制逻辑，该控制逻辑被配置为控制所述外围电路以使得所述第二电平差小于所述第一电平差，并且所述第二位线电压的电平高于所述第一位线电压的电平，并且
其中，在所述第一编程操作期间，当使用所述第一预验证电压的第一预验证操作通过并且使用所述第一主验证电压的第一主验证操作失败时，所述第一位线电压增加，并且随着所述第一电平差越小，所述第一位线电压的增量越大。
17.根据权利要求15所述的半导体装置，其中，在所述第二编程操作期间，当使用所述第二预验证电压的第二预验证操作通过并且使用所述第二主验证电压的第二主验证操作失败时，所述第二位线电压增加，并且随着所述第二电平差越小，所述第二位线电压的增量越大。
18.根据权利要求15所述的半导体装置，
其中，在所述第一编程操作期间，当使用所述第一预验证电压的第一预验证操作通过并且使用所述第一主验证电压的第一主验证操作失败时，所述第一位线电压增加，
其中，在所述第二编程操作期间，当使用所述第二预验证电压的第二预验证操作通过并且使用所述第二主验证电压的第二主验证操作失败时，所述第二位线电压增加，并且
其中，当所述第二电平差小于所述第一电平差时，所述第二位线电压的增量大于所述第一位线电压的增量。
19.一种用于将半导体装置的被选存储器单元编程为多个可编程状态当中的目标编程状态的编程操作，该编程操作包括：
第一编程操作和第二编程操作，在所述第一编程操作完成之后执行所述第二编程操作，
其中，所述第一编程操作和所述第二编程操作中的每个采用按照相应的第一步进电压和第二步进电压增加的相应的第一编程脉冲和第二编程脉冲，
其中，所述第一编程操作采用在所述第一编程脉冲之后施加到包括所述被选存储器单元的被选字线的第一验证脉冲，以验证施加的第一编程脉冲是否已经通过，
其中，所述第二编程操作采用在所述第二编程脉冲之后施加到包括所述被选存储器单元的被选字线的第二验证脉冲，以验证施加的第二编程脉冲是否已经通过，
其中，一旦所述第一编程操作完成，所述存储器单元具有第一中间编程状态至第N中间编程状态以及擦除状态中的任何一个状态，并且具有相对大的宽度的阈值电压分布，
其中，当所述第二编程操作被执行时，每个所述存储器单元具有第一编程状态至第N编程状态以及擦除状态中的任何一个状态，并且具有与执行了所述第一编程操作的所述存储器单元的阈值电压分布相比相对小的宽度的阈值电压分布。
20.根据权利要求19所述的编程操作，
其中，所述第一编程脉冲按照第一步进电压增加，
其中，所述第二编程脉冲按照第二步进电压增加，所述第二步进电压的值小于所述第一步进电压的值，并且
其中，所述编程状态的第二验证电压的电平高于相应的第一验证电压的电平。
21.根据权利要求19所述的编程操作，
其中，对所述被选字线执行所述第二编程操作，对相邻字线执行第一编程操作，并且其中，所述第一编程脉冲的施加次数小于所述第二编程脉冲的施加次数。
22.根据权利要求20所述的编程操作，其中，在每个编程操作期间，使用多个验证电压。
23.根据权利要求21所述的编程操作，其中，在每个编程操作期间，执行使用预验证电压和主验证电压的双验证操作，所述预验证电压和所述主验证电压具有电压差，并且所述预验证电压的电平低于所述主验证电压的电平。
CN201911030714.6A 2019-02-11 2019-10-28 半导体装置及操作半导体装置的方法 Active CN111554338B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020190015732A KR102685522B1 (ko) 2019-02-11 2019-02-11 반도체 장치 및 그 동작 방법
KR10-2019-0015732 2019-02-11

Publications (2)

Publication Number Publication Date
CN111554338A true CN111554338A (zh) 2020-08-18
CN111554338B CN111554338B (zh) 2023-06-06

Family

ID=71946460

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911030714.6A Active CN111554338B (zh) 2019-02-11 2019-10-28 半导体装置及操作半导体装置的方法

Country Status (3)

Country Link
US (1) US11101007B2 (zh)
KR (1) KR102685522B1 (zh)
CN (1) CN111554338B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220013661A (ko) * 2020-07-27 2022-02-04 에스케이하이닉스 주식회사 메모리 시스템, 메모리 장치 및 메모리 장치의 동작 방법
CN112753073B (zh) * 2020-12-15 2023-12-12 长江存储科技有限责任公司 用于nand存储器操作的架构和方法
KR20220139081A (ko) 2021-04-07 2022-10-14 에스케이하이닉스 주식회사 비휘발성 메모리 장치에 데이터를 프로그램 및 검증하기 위한 장치 및 방법
KR20230000596A (ko) 2021-06-25 2023-01-03 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
KR20230020858A (ko) * 2021-08-04 2023-02-13 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
US11790994B2 (en) * 2021-09-22 2023-10-17 Western Digital Technologies, Inc. Non-volatile memory with reverse state program

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090027967A1 (en) * 2007-07-23 2009-01-29 Samsung Electronics Co., Ltd. Non-volatile memory device programming selection transistor and method of programming the same
KR20090098799A (ko) * 2006-10-30 2009-09-17 샌디스크 코포레이션 비휘발성 메모리에 대한 최상위 다중-레벨 상태의 고속 프로그래밍
CN102446553A (zh) * 2010-09-30 2012-05-09 三星电子株式会社 快闪存储器件及其字线电压生成方法
US20130088911A1 (en) * 2011-10-07 2013-04-11 Elpida Memory, Inc. Semiconductor memory device and semiconductor device
CN104835527A (zh) * 2014-02-10 2015-08-12 爱思开海力士有限公司 半导体器件及其操作方法
CN106098099A (zh) * 2015-04-30 2016-11-09 爱思开海力士有限公司 半导体存储器件及其编程方法
US20170025178A1 (en) * 2015-07-23 2017-01-26 SK Hynix Inc. Semiconductor memory device and operating method thereof
CN106373610A (zh) * 2015-07-22 2017-02-01 爱思开海力士有限公司 半导体存储器件及其操作方法
CN109256162A (zh) * 2013-09-10 2019-01-22 爱思开海力士有限公司 半导体存储器件及其编程方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100880329B1 (ko) * 2007-07-25 2009-01-28 주식회사 하이닉스반도체 플래시 메모리 소자 및 그 프로그램 방법
KR101082692B1 (ko) * 2009-12-31 2011-11-15 주식회사 하이닉스반도체 반도체 메모리 장치 및 이의 프로그램 방법
KR20120056113A (ko) * 2010-11-24 2012-06-01 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법, 그리고 불휘발성 메모리 장치를 포함하는 메모리 시스템
KR101785448B1 (ko) 2011-10-18 2017-10-17 삼성전자 주식회사 비휘발성 메모리 장치 및 이의 프로그램 방법
US8953386B2 (en) 2012-10-25 2015-02-10 Sandisk Technologies Inc. Dynamic bit line bias for programming non-volatile memory
KR102118979B1 (ko) * 2013-09-13 2020-06-05 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
KR20160052277A (ko) * 2014-11-04 2016-05-12 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
KR102565888B1 (ko) * 2016-09-12 2023-08-11 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
US10706941B1 (en) * 2019-04-01 2020-07-07 Sandisk Technologies Llc Multi-state programming in memory device with loop-dependent bit line voltage during verify
KR102701556B1 (ko) * 2019-04-08 2024-09-04 에스케이하이닉스 주식회사 페이지 버퍼, 이를 포함하는 메모리 장치 및 그 동작 방법

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090098799A (ko) * 2006-10-30 2009-09-17 샌디스크 코포레이션 비휘발성 메모리에 대한 최상위 다중-레벨 상태의 고속 프로그래밍
US20090027967A1 (en) * 2007-07-23 2009-01-29 Samsung Electronics Co., Ltd. Non-volatile memory device programming selection transistor and method of programming the same
CN102446553A (zh) * 2010-09-30 2012-05-09 三星电子株式会社 快闪存储器件及其字线电压生成方法
US20130088911A1 (en) * 2011-10-07 2013-04-11 Elpida Memory, Inc. Semiconductor memory device and semiconductor device
CN109256162A (zh) * 2013-09-10 2019-01-22 爱思开海力士有限公司 半导体存储器件及其编程方法
CN104835527A (zh) * 2014-02-10 2015-08-12 爱思开海力士有限公司 半导体器件及其操作方法
CN106098099A (zh) * 2015-04-30 2016-11-09 爱思开海力士有限公司 半导体存储器件及其编程方法
CN106373610A (zh) * 2015-07-22 2017-02-01 爱思开海力士有限公司 半导体存储器件及其操作方法
US20170025178A1 (en) * 2015-07-23 2017-01-26 SK Hynix Inc. Semiconductor memory device and operating method thereof

Also Published As

Publication number Publication date
US11101007B2 (en) 2021-08-24
KR102685522B1 (ko) 2024-07-17
CN111554338B (zh) 2023-06-06
KR20200098081A (ko) 2020-08-20
US20200258585A1 (en) 2020-08-13

Similar Documents

Publication Publication Date Title
US20200395075A1 (en) Semiconductor device and operating method of the semiconductor device
CN111554338B (zh) 半导体装置及操作半导体装置的方法
CN108269598B (zh) 半导体器件、半导体器件的操作方法和存储系统
CN107545924B (zh) 半导体存储器装置及其操作方法
CN110097901B (zh) 存储器装置及其操作方法
CN111223510B (zh) 半导体装置及半导体装置的操作方法
CN112071350B (zh) 半导体装置及半导体装置的操作方法
US10360978B2 (en) Semiconductor memory device for performing coding program and operating method thereof
CN109935262B (zh) 存储器装置及其操作方法
US11227657B2 (en) Semiconductor device and operating method of the semiconductor device
CN111354401B (zh) 半导体装置、存储器系统及半导体装置的操作方法
US12062403B2 (en) Page buffer comprising a bit line controller and latch units
CN111341369B (zh) 半导体装置及其操作方法
US20220180931A1 (en) Semiconductor memory device and method of operating the same
CN114203238A (zh) 存储器设备和操作存储器设备的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant