JPH06131266A - ランダム・アクセス可能かつ書換え可能メモリを用いる外部記憶装置におけるプログラム直接実行の制御方法および装置 - Google Patents
ランダム・アクセス可能かつ書換え可能メモリを用いる外部記憶装置におけるプログラム直接実行の制御方法および装置Info
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- JPH06131266A JPH06131266A JP25628492A JP25628492A JPH06131266A JP H06131266 A JPH06131266 A JP H06131266A JP 25628492 A JP25628492 A JP 25628492A JP 25628492 A JP25628492 A JP 25628492A JP H06131266 A JPH06131266 A JP H06131266A
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- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
Abstract
(57)【要約】
【構成】 ページテーブルを含む実・仮想アドレス変換
テーブルを参照してアドレス変換を行うＣＰＵと、ＣＰ
Ｕに接続されたランダム・アクセス可能かつ書換え可能
メモリを用いる外部記憶装置とを具備するコンピュータ
・システム。プログラムのコードが実行順序に応じてＣ
ＰＵの仮想アドレス空間上で連続となるように、前記ペ
ージテーブルを構成し、このページテーブルを含む実・
仮想アドレス変換テーブルを参照することによって、外
部記憶装置に格納されたプログラムを、仮想アドレスを
用いて外部記憶装置から読み出して実行する。また、ラ
ンダム・アクセス可能メモリのデータ領域にのみ、ＣＰ
Ｕの実アドレスを割り当てる。 【効果】 プログラムを主記憶装置上に読み出すことな
く実行できる。プログラムとデータとを区別することな
くランダム・アクセス可能かつ書換え可能メモリ上で一
元的に管理できる。
テーブルを参照してアドレス変換を行うＣＰＵと、ＣＰ
Ｕに接続されたランダム・アクセス可能かつ書換え可能
メモリを用いる外部記憶装置とを具備するコンピュータ
・システム。プログラムのコードが実行順序に応じてＣ
ＰＵの仮想アドレス空間上で連続となるように、前記ペ
ージテーブルを構成し、このページテーブルを含む実・
仮想アドレス変換テーブルを参照することによって、外
部記憶装置に格納されたプログラムを、仮想アドレスを
用いて外部記憶装置から読み出して実行する。また、ラ
ンダム・アクセス可能メモリのデータ領域にのみ、ＣＰ
Ｕの実アドレスを割り当てる。 【効果】 プログラムを主記憶装置上に読み出すことな
く実行できる。プログラムとデータとを区別することな
くランダム・アクセス可能かつ書換え可能メモリ上で一
元的に管理できる。
Description
【０００１】
【産業上の利用分野】本発明は、ランダム・アクセス可
能メモリを用いる外部記憶装置に格納されたプログラム
を直接実行する、つまりシステムの主記憶装置上に展開
することなく、該外部記憶装置上で実行するための制御
方法および装置に関する。
能メモリを用いる外部記憶装置に格納されたプログラム
を直接実行する、つまりシステムの主記憶装置上に展開
することなく、該外部記憶装置上で実行するための制御
方法および装置に関する。
【０００２】
【従来の技術】特開平２−２９２７９８号公報に開示さ
れているように、ランダム・アクセス可能かつ書換え可
能メモリを用いた外部記憶装置が、フロッピー、あるい
はハードディスク装置の置き換えとして利用されてい
る。以下、この種の外部記憶装置をＳＳＤ（Ｓｏｌｉｄ
Ｓｔａｔｅ Ｄｉｓｋ）と呼ぶことにする。ＳＳＤに
用いられるメモリとしては、ディスクのエミュレーショ
ンという特性を利用して、シーケンシャル・アクセスの
み可能なメモリを用いることもできるが、ＲＯＭの置き
換えとして開発された、ランダム・アクセス可能な不揮
発性メモリ（典型的には）を用いることも多い。
れているように、ランダム・アクセス可能かつ書換え可
能メモリを用いた外部記憶装置が、フロッピー、あるい
はハードディスク装置の置き換えとして利用されてい
る。以下、この種の外部記憶装置をＳＳＤ（Ｓｏｌｉｄ
Ｓｔａｔｅ Ｄｉｓｋ）と呼ぶことにする。ＳＳＤに
用いられるメモリとしては、ディスクのエミュレーショ
ンという特性を利用して、シーケンシャル・アクセスの
み可能なメモリを用いることもできるが、ＲＯＭの置き
換えとして開発された、ランダム・アクセス可能な不揮
発性メモリ（典型的には）を用いることも多い。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うなディスク装置の代替として機能し、かつ、メモリに
対してランダム・アクセス可能であることを利用して、
そこに格納されたプログラムを主記憶装置に読み出すこ
となく実行する機能を備えたＳＳＤは、従来は存在しな
かった。ただし、単純な不揮発性メモリカードとして、
そこに格納されたプログラムを直接実行できるシステム
は既に存在している。しかしながら、この種のメモリカ
ードは、ディスクの代替としての機能を備えていない。
また、ＪＥＩＤＡ（社団法人日本電子工業振興協会）−
Ｖｅｒ４．１には、直接実行形式（ＸＩＰ）の記述があ
るが、これは、メモリチップを、直接実行できるプログ
ラムを格納する領域（ＸＩＰパーティション）と、それ
以外の領域（例えばＦＡＴまたは他のファイル・システ
ム・パーティション）とに分割し、区別して使用するも
のである。ＸＩＰパーティションにはＸＩＰアプリケー
ション（プログラム）のみ格納可能で、文書データなど
を混在させることはできない。
うなディスク装置の代替として機能し、かつ、メモリに
対してランダム・アクセス可能であることを利用して、
そこに格納されたプログラムを主記憶装置に読み出すこ
となく実行する機能を備えたＳＳＤは、従来は存在しな
かった。ただし、単純な不揮発性メモリカードとして、
そこに格納されたプログラムを直接実行できるシステム
は既に存在している。しかしながら、この種のメモリカ
ードは、ディスクの代替としての機能を備えていない。
また、ＪＥＩＤＡ（社団法人日本電子工業振興協会）−
Ｖｅｒ４．１には、直接実行形式（ＸＩＰ）の記述があ
るが、これは、メモリチップを、直接実行できるプログ
ラムを格納する領域（ＸＩＰパーティション）と、それ
以外の領域（例えばＦＡＴまたは他のファイル・システ
ム・パーティション）とに分割し、区別して使用するも
のである。ＸＩＰパーティションにはＸＩＰアプリケー
ション（プログラム）のみ格納可能で、文書データなど
を混在させることはできない。
【０００４】一般的にオペレーティングシステムは、デ
ィスク記憶装置上のデータを管理するに当り、セクター
（典型的には５１２バイト）という単位を用いて行う。
それゆえ、１つの長いファイルはディスク記憶装置上で
連続した領域に置かれるという保障がない。プログラム
を実行するためにはＣＰＵの仮想アドレス空間上におい
て、そのプログラムコードが連続している必要があるた
め、ディスク記憶装置上に不連続に置かれたプログラム
コードを直接実行することは従来の手法ではできなかっ
た。また、通常、ディスク記憶装置はＣＰＵのＩ／Ｏ空
間に置かれているため、その上で管理されている実行形
式のデータは何らかの方法（典型的には主記憶装置上へ
の転送という方法）をもってメモリ空間上へマッピング
する必要があった。
ィスク記憶装置上のデータを管理するに当り、セクター
（典型的には５１２バイト）という単位を用いて行う。
それゆえ、１つの長いファイルはディスク記憶装置上で
連続した領域に置かれるという保障がない。プログラム
を実行するためにはＣＰＵの仮想アドレス空間上におい
て、そのプログラムコードが連続している必要があるた
め、ディスク記憶装置上に不連続に置かれたプログラム
コードを直接実行することは従来の手法ではできなかっ
た。また、通常、ディスク記憶装置はＣＰＵのＩ／Ｏ空
間に置かれているため、その上で管理されている実行形
式のデータは何らかの方法（典型的には主記憶装置上へ
の転送という方法）をもってメモリ空間上へマッピング
する必要があった。
【０００５】さらに、ＳＳＤをディスク装置の代替とし
て使用する場合は、ステイタス、誤り訂正コード（Ｅｒ
ｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ： 以下、Ｅ
ＣＣという）などのユーザに見えないデータを格納する
いわゆる管理領域と、ユーザに見えるデータを格納する
データ領域とを混在させることとなる。このため、デー
タ領域のアドレスが不連続となり、ＳＳＤ上でプログラ
ムを直接実行することは困難であった。たとえ、管理領
域を混在させない構成をとったとしても、データとＥＣ
Ｃパリティとを別々のページアドレスでアクセスするこ
ととなり、制御が複雑になるため、ハードディスク装置
と比較しての有効性が疑わしくなる。
て使用する場合は、ステイタス、誤り訂正コード（Ｅｒ
ｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ： 以下、Ｅ
ＣＣという）などのユーザに見えないデータを格納する
いわゆる管理領域と、ユーザに見えるデータを格納する
データ領域とを混在させることとなる。このため、デー
タ領域のアドレスが不連続となり、ＳＳＤ上でプログラ
ムを直接実行することは困難であった。たとえ、管理領
域を混在させない構成をとったとしても、データとＥＣ
Ｃパリティとを別々のページアドレスでアクセスするこ
ととなり、制御が複雑になるため、ハードディスク装置
と比較しての有効性が疑わしくなる。
【０００６】よって、本発明の目的は、ランダム・アク
セス可能かつ書換え可能メモリを用いる外部記憶装置に
格納されたプログラムを、システムの主記憶装置上に展
開することなく、該外部記憶装置上で実行するための制
御方法および装置を提供することにある。
セス可能かつ書換え可能メモリを用いる外部記憶装置に
格納されたプログラムを、システムの主記憶装置上に展
開することなく、該外部記憶装置上で実行するための制
御方法および装置を提供することにある。
【０００７】本発明の他の目的は、ディスク装置との整
合性がよい外部記憶装置を実現できるランダム・アクセ
ス可能メモリを提供することにある。
合性がよい外部記憶装置を実現できるランダム・アクセ
ス可能メモリを提供することにある。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、ページテーブルを含む実・仮想アドレ
ス変換テーブルを参照してアドレス変換を行う中央処理
装置（ＣＰＵ）と、該ＣＰＵに接続されたランダム・ア
クセス可能かつ書換え可能メモリを用いる外部記憶装置
とを具備し、前記外部記憶装置の入出力装置としてのア
クセス単位とする論理ページのサイズを、前記ＣＰＵの
管理するページのサイズに適合させ、前記ＣＰＵの実ア
ドレス空間に前記外部記憶装置の論理ページをマップ
し、その際、該実アドレス空間上で、前記ＣＰＵの管理
するページと前記外部記憶装置の論理ページの境界を整
合させたコンピュータ・システムにおいて、前記外部記
憶装置に格納されたプログラムの直接実行を制御する方
法であって、（ａ）前記プログラムのコードが実行順序
に応じて前記ＣＰＵの仮想アドレス空間上で連続となる
ように、前記ページテーブルを書き換える過程と、
（ｂ）前記プログラムを格納する前記外部記憶装置の論
理ページに対する書き込みを禁止するために、前記アド
レス変換テーブルに書き込み禁止フラグを設定する過程
と、（ｃ）前記ページテーブルを含む実・仮想アドレス
変換テーブルを参照することによって、前記プログラム
を、仮想アドレスを用いて前記外部記憶装置から読み出
して実行する過程とを具備することを特徴とする。
めに、本発明は、ページテーブルを含む実・仮想アドレ
ス変換テーブルを参照してアドレス変換を行う中央処理
装置（ＣＰＵ）と、該ＣＰＵに接続されたランダム・ア
クセス可能かつ書換え可能メモリを用いる外部記憶装置
とを具備し、前記外部記憶装置の入出力装置としてのア
クセス単位とする論理ページのサイズを、前記ＣＰＵの
管理するページのサイズに適合させ、前記ＣＰＵの実ア
ドレス空間に前記外部記憶装置の論理ページをマップ
し、その際、該実アドレス空間上で、前記ＣＰＵの管理
するページと前記外部記憶装置の論理ページの境界を整
合させたコンピュータ・システムにおいて、前記外部記
憶装置に格納されたプログラムの直接実行を制御する方
法であって、（ａ）前記プログラムのコードが実行順序
に応じて前記ＣＰＵの仮想アドレス空間上で連続となる
ように、前記ページテーブルを書き換える過程と、
（ｂ）前記プログラムを格納する前記外部記憶装置の論
理ページに対する書き込みを禁止するために、前記アド
レス変換テーブルに書き込み禁止フラグを設定する過程
と、（ｃ）前記ページテーブルを含む実・仮想アドレス
変換テーブルを参照することによって、前記プログラム
を、仮想アドレスを用いて前記外部記憶装置から読み出
して実行する過程とを具備することを特徴とする。
【０００９】また、本発明は、ページテーブルを含む実
・仮想アドレス変換テーブルを参照してアドレス変換を
行う中央処理装置（ＣＰＵ）と、該ＣＰＵに接続された
ランダム・アクセス可能かつ書換え可能メモリを用いる
外部記憶装置とを具備し、前記外部記憶装置の論理ペー
ジのサイズを、前記ＣＰＵの管理するページのサイズに
適合させ、前記ＣＰＵの実アドレス空間に前記外部記憶
装置の論理ページをマップし、その際、該実アドレス空
間上で、前記ＣＰＵの管理するページと前記外部記憶装
置の論理ページの境界を整合させたコンピュータ・シス
テムにおいて、（ａ）前記外部記憶装置に格納されたプ
ログラムのコードが実行順序に応じて前記ＣＰＵの仮想
アドレス空間上で連続となるように、前記ページテーブ
ルを書き換える手段と、（ｂ）前記ページテーブルを含
む実・仮想アドレス変換テーブルを参照することによっ
て、前記プログラムを、仮想アドレスを用いて前記外部
記憶装置から読み出して実行する手段とを具備すること
を特徴とする。
・仮想アドレス変換テーブルを参照してアドレス変換を
行う中央処理装置（ＣＰＵ）と、該ＣＰＵに接続された
ランダム・アクセス可能かつ書換え可能メモリを用いる
外部記憶装置とを具備し、前記外部記憶装置の論理ペー
ジのサイズを、前記ＣＰＵの管理するページのサイズに
適合させ、前記ＣＰＵの実アドレス空間に前記外部記憶
装置の論理ページをマップし、その際、該実アドレス空
間上で、前記ＣＰＵの管理するページと前記外部記憶装
置の論理ページの境界を整合させたコンピュータ・シス
テムにおいて、（ａ）前記外部記憶装置に格納されたプ
ログラムのコードが実行順序に応じて前記ＣＰＵの仮想
アドレス空間上で連続となるように、前記ページテーブ
ルを書き換える手段と、（ｂ）前記ページテーブルを含
む実・仮想アドレス変換テーブルを参照することによっ
て、前記プログラムを、仮想アドレスを用いて前記外部
記憶装置から読み出して実行する手段とを具備すること
を特徴とする。
【００１０】さらにまた、本発明は、複数のワードライ
ンを備えたランダム・アクセス可能メモリにおいて、前
記各ワードラインに設けられた第１の領域であって、該
ランダム・アクセス可能メモリの接続される中央処理装
置（ＣＰＵ）の実アドレス空間上の連続アドレスが割り
当てられた複数の単位要素を含む第１領域と、前記各ワ
ードラインに設けられた第２の領域と、第１のモード
で、前記ＣＰＵの実アドレスに対応する前記第１領域の
単位要素にアクセスするランダム・アクセスを実行し、
第２のモードで、前記第１領域および第２領域の単位要
素を連続的にアクセスするシーケンシャル・アクセスを
実行するアクセス手段とを具備することを特徴とする。
ンを備えたランダム・アクセス可能メモリにおいて、前
記各ワードラインに設けられた第１の領域であって、該
ランダム・アクセス可能メモリの接続される中央処理装
置（ＣＰＵ）の実アドレス空間上の連続アドレスが割り
当てられた複数の単位要素を含む第１領域と、前記各ワ
ードラインに設けられた第２の領域と、第１のモード
で、前記ＣＰＵの実アドレスに対応する前記第１領域の
単位要素にアクセスするランダム・アクセスを実行し、
第２のモードで、前記第１領域および第２領域の単位要
素を連続的にアクセスするシーケンシャル・アクセスを
実行するアクセス手段とを具備することを特徴とする。
【００１１】
【作用】本発明によれば、ランダム・アクセス可能かつ
書換え可能メモリを用いる外部記憶装置に分散して置か
れているプログラムのコードが実行順序に応じてＣＰＵ
の仮想アドレス空間上で連続となるように、ページテー
ブルが書き換えられる。このページテーブルを含むアド
レス変換テーブルを参照することによって、ＣＰＵの仮
想アドレスを用いて、プログラムを外部記憶装置から読
み出して実行する。したがって、プログラムを主記憶装
置上に展開することなく実行できる。また、プログラム
とデータとを区別することなく一元的に管理できる。
書換え可能メモリを用いる外部記憶装置に分散して置か
れているプログラムのコードが実行順序に応じてＣＰＵ
の仮想アドレス空間上で連続となるように、ページテー
ブルが書き換えられる。このページテーブルを含むアド
レス変換テーブルを参照することによって、ＣＰＵの仮
想アドレスを用いて、プログラムを外部記憶装置から読
み出して実行する。したがって、プログラムを主記憶装
置上に展開することなく実行できる。また、プログラム
とデータとを区別することなく一元的に管理できる。
【００１２】また、本発明によるランダム・アクセス可
能メモリによれば、データ領域に対してＣＰＵの一連の
実アドレスが割り当てられるため、プログラムの直接実
行の制御が簡単に実現できる。さらに、データとＥＣＣ
パリティとを連続して読み書きすることもできるので、
ハードディスクシステムとの整合性がよい。データとＥ
ＣＣパリティとは、同一のワードライン上にあるので、
ページアドレスを変えることなくアクセスできるため制
御が簡単になる。
能メモリによれば、データ領域に対してＣＰＵの一連の
実アドレスが割り当てられるため、プログラムの直接実
行の制御が簡単に実現できる。さらに、データとＥＣＣ
パリティとを連続して読み書きすることもできるので、
ハードディスクシステムとの整合性がよい。データとＥ
ＣＣパリティとは、同一のワードライン上にあるので、
ページアドレスを変えることなくアクセスできるため制
御が簡単になる。
【００１３】
【実施例】次に、ＣＰＵとしてインテル社の８０３８６
ＤＸを用い、ＩＢＭ社のＰＣ−ＤＯＳをオペレーティン
グシステムとして用いるコンピュータ・システムを例に
とって本発明を詳細に説明する。
ＤＸを用い、ＩＢＭ社のＰＣ−ＤＯＳをオペレーティン
グシステムとして用いるコンピュータ・システムを例に
とって本発明を詳細に説明する。
【００１４】図１は、本発明の一実施例の全体構成を示
すブロック図である。
すブロック図である。
【００１５】図において、１はＣＰＵ（中央処理装置）
である。ＣＰＵ１には、システムバス３を介してメモリ
制御部５とディスク制御部７とが接続されている。ま
た、メモリ制御部５には主記憶装置９が接続され、ディ
スク制御部７にはハードディスク装置１１が接続されて
いる。主記憶装置９はメモリ空間にマップされ、ハード
ディスク装置１１はＩ／Ｏ空間にマップされている。さ
らに、メモリ制御部５とディスク制御部７には、ディレ
クトリとファイル・アロケーション・テーブル（ＦＡ
Ｔ）とを含むファイル管理領域を有するＳＳＤ（Ｓｏｌ
ｉｄ ＳｔａｔｅＤｉｓｋ）１３が接続されている。し
たがって、ＳＳＤ１３は、ＣＰＵ１から、主記憶装置９
と同様にメモリ空間を通してアクセスできるとともに、
ハードディスク装置１１と同様にＩ／Ｏ空間を通してア
クセスすることもできる。いいかえれば、ＳＳＤ１３
は、主記憶装置としての機能と、入出力装置（ハードデ
ィスク装置）としての機能を兼ね備えていることにな
る。メモリ空間を通してのＳＳＤ１３へのアクセスにつ
いては、後で図５を参照して説明する。
である。ＣＰＵ１には、システムバス３を介してメモリ
制御部５とディスク制御部７とが接続されている。ま
た、メモリ制御部５には主記憶装置９が接続され、ディ
スク制御部７にはハードディスク装置１１が接続されて
いる。主記憶装置９はメモリ空間にマップされ、ハード
ディスク装置１１はＩ／Ｏ空間にマップされている。さ
らに、メモリ制御部５とディスク制御部７には、ディレ
クトリとファイル・アロケーション・テーブル（ＦＡ
Ｔ）とを含むファイル管理領域を有するＳＳＤ（Ｓｏｌ
ｉｄ ＳｔａｔｅＤｉｓｋ）１３が接続されている。し
たがって、ＳＳＤ１３は、ＣＰＵ１から、主記憶装置９
と同様にメモリ空間を通してアクセスできるとともに、
ハードディスク装置１１と同様にＩ／Ｏ空間を通してア
クセスすることもできる。いいかえれば、ＳＳＤ１３
は、主記憶装置としての機能と、入出力装置（ハードデ
ィスク装置）としての機能を兼ね備えていることにな
る。メモリ空間を通してのＳＳＤ１３へのアクセスにつ
いては、後で図５を参照して説明する。
【００１６】ここで、ＳＳＤ１３に用いられるランダム
・アクセス可能かつ書換え可能メモリとしては、フラッ
シュＥＥＰＲＯＭが代表的であるが、その他に、電池バ
ックアップされたＤＲＡＭやＳＲＡＭを使用することも
できる。また、フェロ・エレクトリック・メモリやマグ
ネット・レジスティブ・メモリなどの半導体メモリ技術
を用いたランダム・アクセス可能メモリを使用すること
もできる。
・アクセス可能かつ書換え可能メモリとしては、フラッ
シュＥＥＰＲＯＭが代表的であるが、その他に、電池バ
ックアップされたＤＲＡＭやＳＲＡＭを使用することも
できる。また、フェロ・エレクトリック・メモリやマグ
ネット・レジスティブ・メモリなどの半導体メモリ技術
を用いたランダム・アクセス可能メモリを使用すること
もできる。
【００１７】図２は、ＣＰＵ１のページング機構を示す
ブロック図であり、インテル社の８０３８６マイクロプ
ロセッサのマニュアルから引用したものである。
ブロック図であり、インテル社の８０３８６マイクロプ
ロセッサのマニュアルから引用したものである。
【００１８】図において、コントロール・レジスタＣＲ
３は、ディレクトリテーブル２１のベースアドレスを格
納している。ディレクトリテーブル２１は、４Ｋバイト
からなるテーブルで、３２ビットのディレクトリテーブ
ル・エントリ２３を１０２４個収納している。ディレク
トリテーブル・エントリ２３は、図３に示すような構成
を有している。すなわち、１２〜３１ビットにはページ
テーブル２５のベースアドレスが実アドレスで格納さ
れ、０〜８ビットにはページングに必要な各種情報がセ
ットされ、９〜１１ビットは、システムプログラムの使
用のために確保されている。０〜８ビットの中、１ビッ
ト目はＲ／Ｗビットであり、１を書き込んでおく。すな
わち、対応するページテーブルを、読み出し・書き込み
ともに可能に設定しておく。
３は、ディレクトリテーブル２１のベースアドレスを格
納している。ディレクトリテーブル２１は、４Ｋバイト
からなるテーブルで、３２ビットのディレクトリテーブ
ル・エントリ２３を１０２４個収納している。ディレク
トリテーブル・エントリ２３は、図３に示すような構成
を有している。すなわち、１２〜３１ビットにはページ
テーブル２５のベースアドレスが実アドレスで格納さ
れ、０〜８ビットにはページングに必要な各種情報がセ
ットされ、９〜１１ビットは、システムプログラムの使
用のために確保されている。０〜８ビットの中、１ビッ
ト目はＲ／Ｗビットであり、１を書き込んでおく。すな
わち、対応するページテーブルを、読み出し・書き込み
ともに可能に設定しておく。
【００１９】ページテーブル２５も、ほぼ同様の構成で
あり、３２ビットのページテーブル・エントリ２７を１
０２４個格納している。各ページテーブル・エントリ２
７は、図４に示すような構成を有している。すなわち、
１２〜３１ビットにはページフレーム２９のベースアド
レスが実アドレスで格納され、０〜８ビットにはページ
ングに必要な各種情報がセットされ、９〜１１ビット
は、オペレーティングシステムの使用のために確保され
ている。０〜８ビットの中、１ビット目はＲ／Ｗビット
であり、対応するページが読み出しのみ可能（０）であ
るか、読み出し・書き込みともに可能（１）であるかを
表示している。
あり、３２ビットのページテーブル・エントリ２７を１
０２４個格納している。各ページテーブル・エントリ２
７は、図４に示すような構成を有している。すなわち、
１２〜３１ビットにはページフレーム２９のベースアド
レスが実アドレスで格納され、０〜８ビットにはページ
ングに必要な各種情報がセットされ、９〜１１ビット
は、オペレーティングシステムの使用のために確保され
ている。０〜８ビットの中、１ビット目はＲ／Ｗビット
であり、対応するページが読み出しのみ可能（０）であ
るか、読み出し・書き込みともに可能（１）であるかを
表示している。
【００２０】ディレクトリテーブル２３およびページテ
ーブル２５は、主記憶装置９上に設けられている。主記
憶装置９上には、さらに、ページフレーム２９が複数個
確保されている。ＳＳＤ１３は、複数の論理ページに分
割される。そして、ＣＰＵ１の実アドレス空間にマップ
されるＳＳＤ１３の論理ページのサイズは、ＣＰＵ１の
管理するページのサイズと同じ４Ｋバイトに合わせてあ
る。すなわち、ＳＳＤ１３の一般的なセクターサイズは
５１２バイトであるので、８セクターを１クラスターと
し、これをＣＰＵ１から見たＳＳＤ１３の論理ページの
サイズとしている。ただし、１セクターを４ＫＢとして
管理してもよい。クラスタあるいはセクターのサイズに
関する情報は、ＳＳＤ１３のルート・セクターに書き込
まれる。なお、後述するように、ＳＳＤ１３の実際の論
理ページには、実アドレス空間にマップされる４ＫＢ
（データ領域のデータ）の他に、マップされないデータ
（例えばＥＣＣ）が格納される。
ーブル２５は、主記憶装置９上に設けられている。主記
憶装置９上には、さらに、ページフレーム２９が複数個
確保されている。ＳＳＤ１３は、複数の論理ページに分
割される。そして、ＣＰＵ１の実アドレス空間にマップ
されるＳＳＤ１３の論理ページのサイズは、ＣＰＵ１の
管理するページのサイズと同じ４Ｋバイトに合わせてあ
る。すなわち、ＳＳＤ１３の一般的なセクターサイズは
５１２バイトであるので、８セクターを１クラスターと
し、これをＣＰＵ１から見たＳＳＤ１３の論理ページの
サイズとしている。ただし、１セクターを４ＫＢとして
管理してもよい。クラスタあるいはセクターのサイズに
関する情報は、ＳＳＤ１３のルート・セクターに書き込
まれる。なお、後述するように、ＳＳＤ１３の実際の論
理ページには、実アドレス空間にマップされる４ＫＢ
（データ領域のデータ）の他に、マップされないデータ
（例えばＥＣＣ）が格納される。
【００２１】ここで重要な点は、ＳＳＤ１３の各論理ペ
ージがＣＰＵ１の実アドレス空間３１にマップされ、か
つ実アドレス空間上でＳＳＤ１３の各論理ページの境界
がＣＰＵ１の管理するページの境界と整合するように設
定されている点である。たとえば、８０３８６マイクロ
コンピュータは、３２ビットのアドレス線をもつので、
４ＧＢの実アドレス空間３１をもつが、その中の数メガ
ないし数十メガの実アドレス空間がＳＳＤ１３の容量に
合わせて割り当てられ、しかも、該実アドレス空間上
で、ＣＰＵ１のページ内オフセット値とＳＳＤ１３の論
理ページのオフセット値が同一になるように設定され
る。以上の結果、ＳＳＤ１３上の各論理ページは、実ア
ドレス空間上３１の一定の位置にマップされることとな
る（図５参照）。
ージがＣＰＵ１の実アドレス空間３１にマップされ、か
つ実アドレス空間上でＳＳＤ１３の各論理ページの境界
がＣＰＵ１の管理するページの境界と整合するように設
定されている点である。たとえば、８０３８６マイクロ
コンピュータは、３２ビットのアドレス線をもつので、
４ＧＢの実アドレス空間３１をもつが、その中の数メガ
ないし数十メガの実アドレス空間がＳＳＤ１３の容量に
合わせて割り当てられ、しかも、該実アドレス空間上
で、ＣＰＵ１のページ内オフセット値とＳＳＤ１３の論
理ページのオフセット値が同一になるように設定され
る。以上の結果、ＳＳＤ１３上の各論理ページは、実ア
ドレス空間上３１の一定の位置にマップされることとな
る（図５参照）。
【００２２】ＣＰＵ１の仮想（論理）アドレスは、３２
ビットのリニアアドレス３３として与えられる。ここ
で、リニアアドレス３３は、ディレクトリアドレス３５
（２２〜３１ビット）、テーブルアドレス３７（１２〜
２１ビット）、およびオフセットアドレス３９（０〜１
１ビット）の３つの部分から構成されている。ディレク
トリアドレス３５は、加算器４１において、コントロー
ル・レジスタＣＲ３から供給されるディレクトリテーブ
ル２１のベースアドレスと加算され、ディレクトリテー
ブル２１内の一つのエントリ２３を指示する。テーブル
アドレス３７は、加算器４３において、上記指示された
エントリ２３の示すページテーブル２５のベースアドレ
スと加算され、ページテーブル２５内の一つのエントリ
２７を指示する。オフセットアドレス３９は、加算器４
５において、上記指示されたエントリ２７の示すページ
のベースアドレスに加算され、実際の物理アドレス４９
を生成する。こうして、仮想アドレス３３から実アドレ
ス４９が作られる。
ビットのリニアアドレス３３として与えられる。ここ
で、リニアアドレス３３は、ディレクトリアドレス３５
（２２〜３１ビット）、テーブルアドレス３７（１２〜
２１ビット）、およびオフセットアドレス３９（０〜１
１ビット）の３つの部分から構成されている。ディレク
トリアドレス３５は、加算器４１において、コントロー
ル・レジスタＣＲ３から供給されるディレクトリテーブ
ル２１のベースアドレスと加算され、ディレクトリテー
ブル２１内の一つのエントリ２３を指示する。テーブル
アドレス３７は、加算器４３において、上記指示された
エントリ２３の示すページテーブル２５のベースアドレ
スと加算され、ページテーブル２５内の一つのエントリ
２７を指示する。オフセットアドレス３９は、加算器４
５において、上記指示されたエントリ２７の示すページ
のベースアドレスに加算され、実際の物理アドレス４９
を生成する。こうして、仮想アドレス３３から実アドレ
ス４９が作られる。
【００２３】図５は、実アドレス空間３１上のＳＳＤ１
３の論理ページとページテーブル２５のエントリ２７と
の関係を示す概念図である。直接実行形式のデータ、す
なわち、実行プログラムを格納する論理ページＣｏｄｅ
０，Ｃｏｄｅ１，Ｃｏｄｅ２，．．．Ｃｏｄｅ１０２
３，Ｃｏｄｅ１０２４は、ＳＳＤ１３上でランダムに不
連続に置かれている。一方、ページテーブル２５上で
は、最初のエントリＰ０がページＣｏｄｅ０のベースア
ドレスを指示し、２番目のエントリＰ１がページＣｏｄ
ｅ１の、３番目のエントリＰ２がページＣｏｄｅ２の各
ベースアドレスを指示するように並べ換えられている。
この結果、ＣＰＵ１は、仮想アドレス空間上でページＰ
０からＰ１０２４までを順にたどることによって、ＳＳ
Ｄ１３上にある不連続な実行プログラムＣｏｄｅ０〜Ｃ
ｏｄｅ１０２４を、あたかも連続したプログラムのよう
に、ＳＳＤ１３から読み出すことによって実行すること
ができる。
３の論理ページとページテーブル２５のエントリ２７と
の関係を示す概念図である。直接実行形式のデータ、す
なわち、実行プログラムを格納する論理ページＣｏｄｅ
０，Ｃｏｄｅ１，Ｃｏｄｅ２，．．．Ｃｏｄｅ１０２
３，Ｃｏｄｅ１０２４は、ＳＳＤ１３上でランダムに不
連続に置かれている。一方、ページテーブル２５上で
は、最初のエントリＰ０がページＣｏｄｅ０のベースア
ドレスを指示し、２番目のエントリＰ１がページＣｏｄ
ｅ１の、３番目のエントリＰ２がページＣｏｄｅ２の各
ベースアドレスを指示するように並べ換えられている。
この結果、ＣＰＵ１は、仮想アドレス空間上でページＰ
０からＰ１０２４までを順にたどることによって、ＳＳ
Ｄ１３上にある不連続な実行プログラムＣｏｄｅ０〜Ｃ
ｏｄｅ１０２４を、あたかも連続したプログラムのよう
に、ＳＳＤ１３から読み出すことによって実行すること
ができる。
【００２４】図６は、このようなページテーブル２５の
作成とプログラムの実行の流れを示すフローチャートで
ある。ここで走行するプログラムは、ＳＳＤ１３のセク
ター番号を実アドレスに変換するためのＳＳＤデバイス
ドライバ・プログラム、もしくはＳＳＤ１３上の実行プ
ログラムの直接実行を管理するプログラムであり、この
両者を総称して本明細書では管理プログラムと呼ぶ。
作成とプログラムの実行の流れを示すフローチャートで
ある。ここで走行するプログラムは、ＳＳＤ１３のセク
ター番号を実アドレスに変換するためのＳＳＤデバイス
ドライバ・プログラム、もしくはＳＳＤ１３上の実行プ
ログラムの直接実行を管理するプログラムであり、この
両者を総称して本明細書では管理プログラムと呼ぶ。
【００２５】管理プログラムは、ステップＳＰ１におい
て、オペレーティングシステムのコマンドプロセッサか
ら送られてきたコマンドを受け取ると、ステップＳＰ２
において、このコマンドに対応する実行プログラムがＳ
ＳＤ１３上にあるか否かを調べる。これは、ディスク指
定子を調べることによって判断することができる。直接
実行可能の場合、管理プログラムは、ステップＳＰ３に
おいて、ＳＳＤ１３上のファイル管理領域を参照して実
行形式ファイルの位置情報を得る。たとえば、管理プロ
グラムは、上記コマンドに相当する実行プログラムが、
ＳＳＤ１３上の１、７、３という論理ページに、この順
番で格納されていることを、ディレクトリおよびファイ
ル・アロケーション・テーブル（ＦＡＴ）から認識す
る。ディレクトリおよびＦＡＴへのアクセスは、ディス
ク制御部７を介して行われる（図１参照）。次に、ステ
ップＳＰ４において、管理プログラムは、図５に示すよ
うにページテーブル２５を書き換える。上の例でいえ
ば、エントリＰ０，Ｐ１，Ｐ２に、ＣＰＵ１の実アドレ
ス空間にマップされたページ１、７、３のベースアドレ
スを書き込む。ページテーブルのエントリは、通常、空
のものが適宜使用される。
て、オペレーティングシステムのコマンドプロセッサか
ら送られてきたコマンドを受け取ると、ステップＳＰ２
において、このコマンドに対応する実行プログラムがＳ
ＳＤ１３上にあるか否かを調べる。これは、ディスク指
定子を調べることによって判断することができる。直接
実行可能の場合、管理プログラムは、ステップＳＰ３に
おいて、ＳＳＤ１３上のファイル管理領域を参照して実
行形式ファイルの位置情報を得る。たとえば、管理プロ
グラムは、上記コマンドに相当する実行プログラムが、
ＳＳＤ１３上の１、７、３という論理ページに、この順
番で格納されていることを、ディレクトリおよびファイ
ル・アロケーション・テーブル（ＦＡＴ）から認識す
る。ディレクトリおよびＦＡＴへのアクセスは、ディス
ク制御部７を介して行われる（図１参照）。次に、ステ
ップＳＰ４において、管理プログラムは、図５に示すよ
うにページテーブル２５を書き換える。上の例でいえ
ば、エントリＰ０，Ｐ１，Ｐ２に、ＣＰＵ１の実アドレ
ス空間にマップされたページ１、７、３のベースアドレ
スを書き込む。ページテーブルのエントリは、通常、空
のものが適宜使用される。
【００２６】こうして、ページテーブル２５が書き換え
られると、管理プログラムは、ステップＳＰ５におい
て、実行対象プログラムを格納するすべての論理ページ
に対して書き込み禁止フラグを立てる。すなわち、ペー
ジテーブル２５内の当該プログラムに関連するすべての
エントリ（上の例ではＰ０，Ｐ１，Ｐ２）のＲ／Ｗビッ
ト（第１ビット）を０にセットする。書き込み禁止フラ
グを立てる理由は、以下の通りである。実行プログラム
の中には、そのプログラム領域内に変数を静的に割り当
てているものがある。プログラムの実行によって、この
静的変数を変化させることは、プログラム内部を直接書
き換えることになる。通常のシステムでは、プログラム
は、主記憶装置上に展開されるため問題はないが、ＳＳ
Ｄは、一般に、ランダムな書き込みができない半導体メ
モリによって実現されているので、ＳＳＤ上のプログラ
ムに対して直接書き込もうとすると非常に大きなオーバ
ーヘッドがかかることになる。さらに、一度書き込まれ
ると、次回の実行時にその値が初期値となるおそれがあ
り、プログラムの実行が阻害されることになる。このよ
うな不都合を避けるために、ＳＳＤのプログラム格納ペ
ージは書き込み禁止にしておく必要がある。８０３８６
マイクロコンピュータの場合、これらの属性は、ページ
テーブル内の各エントリ中のＲ／Ｗビットを０にセット
することによって実現される。ただし、ディレクトリテ
ーブル内の各エントリ中のＲ／Ｗビットは、前述したよ
うに、１にセットしておくものとする。
られると、管理プログラムは、ステップＳＰ５におい
て、実行対象プログラムを格納するすべての論理ページ
に対して書き込み禁止フラグを立てる。すなわち、ペー
ジテーブル２５内の当該プログラムに関連するすべての
エントリ（上の例ではＰ０，Ｐ１，Ｐ２）のＲ／Ｗビッ
ト（第１ビット）を０にセットする。書き込み禁止フラ
グを立てる理由は、以下の通りである。実行プログラム
の中には、そのプログラム領域内に変数を静的に割り当
てているものがある。プログラムの実行によって、この
静的変数を変化させることは、プログラム内部を直接書
き換えることになる。通常のシステムでは、プログラム
は、主記憶装置上に展開されるため問題はないが、ＳＳ
Ｄは、一般に、ランダムな書き込みができない半導体メ
モリによって実現されているので、ＳＳＤ上のプログラ
ムに対して直接書き込もうとすると非常に大きなオーバ
ーヘッドがかかることになる。さらに、一度書き込まれ
ると、次回の実行時にその値が初期値となるおそれがあ
り、プログラムの実行が阻害されることになる。このよ
うな不都合を避けるために、ＳＳＤのプログラム格納ペ
ージは書き込み禁止にしておく必要がある。８０３８６
マイクロコンピュータの場合、これらの属性は、ページ
テーブル内の各エントリ中のＲ／Ｗビットを０にセット
することによって実現される。ただし、ディレクトリテ
ーブル内の各エントリ中のＲ／Ｗビットは、前述したよ
うに、１にセットしておくものとする。
【００２７】上述した準備完了後、管理プログラムは、
ステップＳＰ６において、上記コマンドに相当するプロ
グラムを実行する。すなわち、図２に示す機構によっ
て、ＳＳＤ１３上の実アドレスを順次生成し、そのアド
レスをアクセスして実行プログラムを読み出し、順次プ
ログラムを実行していく。具体的には、ＣＰＵ１は生成
された実アドレスを含む読出コマンドをメモリ制御部５
へ出力する。メモリ制御部５は、受け取った実アドレス
に基づいて、ＳＳＤ１３に向けられたコマンドであると
判断し、ＳＳＤ１３に対して当該実アドレスを含む読出
コマンドを出力する。この場合、ページテーブル２５上
では、エントリＰ０，Ｐ１，Ｐ２と順番に次のページに
進んでいくが、ＳＳＤ１３上では対応ページが不連続に
なっているため、論理ページがとびとびにアクセスされ
る。
ステップＳＰ６において、上記コマンドに相当するプロ
グラムを実行する。すなわち、図２に示す機構によっ
て、ＳＳＤ１３上の実アドレスを順次生成し、そのアド
レスをアクセスして実行プログラムを読み出し、順次プ
ログラムを実行していく。具体的には、ＣＰＵ１は生成
された実アドレスを含む読出コマンドをメモリ制御部５
へ出力する。メモリ制御部５は、受け取った実アドレス
に基づいて、ＳＳＤ１３に向けられたコマンドであると
判断し、ＳＳＤ１３に対して当該実アドレスを含む読出
コマンドを出力する。この場合、ページテーブル２５上
では、エントリＰ０，Ｐ１，Ｐ２と順番に次のページに
進んでいくが、ＳＳＤ１３上では対応ページが不連続に
なっているため、論理ページがとびとびにアクセスされ
る。
【００２８】プログラムの実行が完了すると、管理プロ
グラムは、ステップＳＰ７において後処理を行う。すな
わち、後述のページ複写によって主記憶装置９上に割り
振られたページや、使用したワークエリアを解放する。
また、不要となったページテーブルのエントリも解放す
る。なお、ステップＳＰ２において、実行プログラムが
ＳＳＤ上にない場合は、ステップＳＰ８を通って、通常
のプログラム実行ルーチンへ移行する。
グラムは、ステップＳＰ７において後処理を行う。すな
わち、後述のページ複写によって主記憶装置９上に割り
振られたページや、使用したワークエリアを解放する。
また、不要となったページテーブルのエントリも解放す
る。なお、ステップＳＰ２において、実行プログラムが
ＳＳＤ上にない場合は、ステップＳＰ８を通って、通常
のプログラム実行ルーチンへ移行する。
【００２９】図７は、書き込み禁止割り込みが発生する
前後の状態を示す概略図であり、同図（Ａ）は割り込み
発生前、（Ｂ）は割り込み発生後の状態を示している。
この割り込みは、ＳＳＤ１３の実行対象プログラムを格
納するすべてのページが書き込み禁止となっているため
に、ＳＳＤ１３上の実行プログラムに対する書き込みが
起こると、システムによって発生されるものである。
前後の状態を示す概略図であり、同図（Ａ）は割り込み
発生前、（Ｂ）は割り込み発生後の状態を示している。
この割り込みは、ＳＳＤ１３の実行対象プログラムを格
納するすべてのページが書き込み禁止となっているため
に、ＳＳＤ１３上の実行プログラムに対する書き込みが
起こると、システムによって発生されるものである。
【００３０】割り込み発生前においては、ページテーブ
ル２５のエントリＰｎによって、ＳＳＤ１３のページＣ
ｏｄｅ・ｎのベースアドレスＡｎが指示され、このペー
ジに格納されているプログラムが直接実行される。この
とき、ＳＳＤ１３のページＣｏｄｅ・ｎへの書き込みが
起こると、書き込み禁止割り込みが発生し、同図（Ｂ）
の状態に移行する。すなわち、管理プログラムは、
（１）ＳＳＤ１３のページＣｏｄｅ・ｎのデータ領域を
主記憶装置９に複写するとともに、（２）ページテーブ
ル２５のエントリＰｎが主記憶装置９上の複写ページの
ベースアドレスＡｎｘを指示するように書き換える。こ
のベースアドレスＡｎｘは、主記憶装置９の空き領域か
ら適宜選ぶことができる。さらに、エントリＰｎのＲ／
Ｗビットを１にセットし、読み出しおよび書き込み可能
状態にする。
ル２５のエントリＰｎによって、ＳＳＤ１３のページＣ
ｏｄｅ・ｎのベースアドレスＡｎが指示され、このペー
ジに格納されているプログラムが直接実行される。この
とき、ＳＳＤ１３のページＣｏｄｅ・ｎへの書き込みが
起こると、書き込み禁止割り込みが発生し、同図（Ｂ）
の状態に移行する。すなわち、管理プログラムは、
（１）ＳＳＤ１３のページＣｏｄｅ・ｎのデータ領域を
主記憶装置９に複写するとともに、（２）ページテーブ
ル２５のエントリＰｎが主記憶装置９上の複写ページの
ベースアドレスＡｎｘを指示するように書き換える。こ
のベースアドレスＡｎｘは、主記憶装置９の空き領域か
ら適宜選ぶことができる。さらに、エントリＰｎのＲ／
Ｗビットを１にセットし、読み出しおよび書き込み可能
状態にする。
【００３１】図８は、書き込み禁止割り込みが発生した
ときのＣＰＵ１の動作を示すフローチャートである。
ときのＣＰＵ１の動作を示すフローチャートである。
【００３２】ステップＳＰ１１で、書き込み禁止エラー
が発生すると、割り込み処理プログラムは、ステップＳ
Ｐ１２において、エラーが発生した論理ページつまり書
き込み対象となったページＥｐのＳＳＤ１３上での位置
を確認する。次いで、ステップＳＰ１３において、この
論理ページＥｐのデータ領域を、主記憶装置９上のペー
ジＥｍに複写する。また、ステップＳＰ１４において、
ページテーブル２５内でページＥｐを指示していたエン
トリを更新して、ページＥｍを指すようにする。また、
ステップＳＰ１５において、このエントリのＲ／Ｗビッ
トを１にセットして、ページＥｍへの書き込みを許可す
る。こうして、通常通りの実行を可能にする環境が整っ
たならば、割り込み処理プログラムは、ステップＳＰ１
６にて、エラー発生点からの処理を再開する。主記憶装
置９上に移されたこのページへの書き込みを許可したこ
とにより、以後、このページへの書き込みが発生しても
書き込み禁止割り込みが生じることはない。
が発生すると、割り込み処理プログラムは、ステップＳ
Ｐ１２において、エラーが発生した論理ページつまり書
き込み対象となったページＥｐのＳＳＤ１３上での位置
を確認する。次いで、ステップＳＰ１３において、この
論理ページＥｐのデータ領域を、主記憶装置９上のペー
ジＥｍに複写する。また、ステップＳＰ１４において、
ページテーブル２５内でページＥｐを指示していたエン
トリを更新して、ページＥｍを指すようにする。また、
ステップＳＰ１５において、このエントリのＲ／Ｗビッ
トを１にセットして、ページＥｍへの書き込みを許可す
る。こうして、通常通りの実行を可能にする環境が整っ
たならば、割り込み処理プログラムは、ステップＳＰ１
６にて、エラー発生点からの処理を再開する。主記憶装
置９上に移されたこのページへの書き込みを許可したこ
とにより、以後、このページへの書き込みが発生しても
書き込み禁止割り込みが生じることはない。
【００３３】ＳＳＤ１３上のセクター全体がＥＣＣによ
ってプロテクトされている場合は、実行プログラムの処
理に先だって、実行プログラムを、ディスク制御部７を
介して、外部記憶装置上のデータとして主記憶装置９上
に読み出し、ＥＣＣエラーの無いことを確認してから実
行処理に移るようにしてもよい。ただし、主記憶装置上
に読み出したデータは、逐次読み捨てるものとする。
ってプロテクトされている場合は、実行プログラムの処
理に先だって、実行プログラムを、ディスク制御部７を
介して、外部記憶装置上のデータとして主記憶装置９上
に読み出し、ＥＣＣエラーの無いことを確認してから実
行処理に移るようにしてもよい。ただし、主記憶装置上
に読み出したデータは、逐次読み捨てるものとする。
【００３４】このＥＣＣチェックにおいて、回復可能な
読み込みエラーが発生した場合は、ＳＳＤ１３上で行う
エラー回復処理の後に、エラーを発生したセクターが属
する論理ページのデータ領域全体を主記憶装置９上に複
写する。同時に、この主記憶装置上の複写ページを、読
み込みエラーを起こしたＳＳＤ１３上のページの代わり
として、ページテーブル２５に登録し、実行プログラム
の処理を開始する。
読み込みエラーが発生した場合は、ＳＳＤ１３上で行う
エラー回復処理の後に、エラーを発生したセクターが属
する論理ページのデータ領域全体を主記憶装置９上に複
写する。同時に、この主記憶装置上の複写ページを、読
み込みエラーを起こしたＳＳＤ１３上のページの代わり
として、ページテーブル２５に登録し、実行プログラム
の処理を開始する。
【００３５】このような処理を実現するためには、デー
タ領域のみがＣＰＵの実アドレス空間として連続になっ
ているランダム・アクセス可能メモリを用いると好都合
である。すなわち、ランダムアクセスする場合には、セ
クターのデータ部分だけが見え、他の特殊なモード（た
とえば、カラムモード、ニブルモード）においてのみ、
ＥＣＣパリティを読み書きできるようなメモリを用いる
とよい。次の実施例は、このようなランダム・アクセス
可能メモリに関するものである。
タ領域のみがＣＰＵの実アドレス空間として連続になっ
ているランダム・アクセス可能メモリを用いると好都合
である。すなわち、ランダムアクセスする場合には、セ
クターのデータ部分だけが見え、他の特殊なモード（た
とえば、カラムモード、ニブルモード）においてのみ、
ＥＣＣパリティを読み書きできるようなメモリを用いる
とよい。次の実施例は、このようなランダム・アクセス
可能メモリに関するものである。
【００３６】図９は、本発明によるフラッシュ・メモリ
のチップの構成を示すブロック図である。上述した実施
例のＳＳＤ１３（図１参照）は、通常、メモリ・チップ
のアレイとそれに付随する制御部（図示せず）から構成
される。
のチップの構成を示すブロック図である。上述した実施
例のＳＳＤ１３（図１参照）は、通常、メモリ・チップ
のアレイとそれに付随する制御部（図示せず）から構成
される。
【００３７】図９において、参照符号５１は、メモリ・
セル領域である。一本のワード線を共有するメモリ・セ
ル領域５１は、ステイタス領域５３、データ領域５５、
およびＥＣＣパリティ領域５７の、３つの領域に分割さ
れている。ステイタス領域５３は、同じワード線上のデ
ータの有効・無効などを示す管理情報を格納する管理領
域であり、システム立ち上げ時には必ず全部が読み込ま
れる。データ領域５５は、ユーザに見えるデータを格納
する領域であり、ＥＣＣパリティ領域５７は、エラーを
訂正するためのコードを格納する管理領域である。ここ
で、ステイタス、データ、およびＥＣＣパリティ各領域
の代表的な長さは、それぞれ、６バイト、５１２バイ
ト、および１０バイトである。
セル領域である。一本のワード線を共有するメモリ・セ
ル領域５１は、ステイタス領域５３、データ領域５５、
およびＥＣＣパリティ領域５７の、３つの領域に分割さ
れている。ステイタス領域５３は、同じワード線上のデ
ータの有効・無効などを示す管理情報を格納する管理領
域であり、システム立ち上げ時には必ず全部が読み込ま
れる。データ領域５５は、ユーザに見えるデータを格納
する領域であり、ＥＣＣパリティ領域５７は、エラーを
訂正するためのコードを格納する管理領域である。ここ
で、ステイタス、データ、およびＥＣＣパリティ各領域
の代表的な長さは、それぞれ、６バイト、５１２バイ
ト、および１０バイトである。
【００３８】メモリ・セル領域５１は、図１０に示すよ
うな構成になっている。すなわち、メモリ・セル領域５
１の各行は、１ワードライン、すなわち１物理ページを
構成し、各ワードラインが上述した３領域に分割されて
いる。そして、各ワードラインのデータ領域５５には、
ＣＰＵの実アドレスが連続的に割り振られている。すな
わち、Ｎをデータ領域の長さ、ｋをワードラインの本数
として、第１ワードラインにはアドレス０から（Ｎ−
１）まで、第２ワードラインにはアドレスＮから（２Ｎ
−１）まで、．．．最終ワードラインには（ｋ−１）Ｎ
から（ｋＮ−１）までの連続した実アドレスが割り当て
られている。一方、ステイタス領域５３およびＥＣＣパ
リティ領域５７には、実アドレスは割り振られていな
い。
うな構成になっている。すなわち、メモリ・セル領域５
１の各行は、１ワードライン、すなわち１物理ページを
構成し、各ワードラインが上述した３領域に分割されて
いる。そして、各ワードラインのデータ領域５５には、
ＣＰＵの実アドレスが連続的に割り振られている。すな
わち、Ｎをデータ領域の長さ、ｋをワードラインの本数
として、第１ワードラインにはアドレス０から（Ｎ−
１）まで、第２ワードラインにはアドレスＮから（２Ｎ
−１）まで、．．．最終ワードラインには（ｋ−１）Ｎ
から（ｋＮ−１）までの連続した実アドレスが割り当て
られている。一方、ステイタス領域５３およびＥＣＣパ
リティ領域５７には、実アドレスは割り振られていな
い。
【００３９】再び図９に戻り、メモリ・セル領域５１の
各ワードラインは、行デコーダ６１に接続され、各列
（ビットライン）は、センスアンプ６３を介して、列デ
コーダ６５に接続されている。列デコーダ６５は、デー
タ領域５５のみをランダムにアクセスするためのフル・
デコーダ（ランダム・デコーダ）６７と、ステイタス、
データ、ＥＣＣパリティの３領域をシーケンシャルにア
クセスするためのシーケンシャル・デコーダ６９とを備
えている。これらのデコーダ６１、６５、およびセンス
・アンプ６３は、アドレス・タイミング制御回路７１に
よって制御される。センス・アンプ６３には、データ入
出力バッファ７３が接続されている。データ領域５５
は、２のＭ乗（Ｍは自然数。たとえば、Ｍ＝８）の長さ
をもっており、フル・デコーダ６７は、ＣＰＵの実アド
レスに関連するビット線を一本選択すればよいので簡単
な構成で済む。一方、シーケンシャル・デコーダ６９
は、シフトレジスタ形式によって実現してよい。あるい
は、ステイタス、ＥＣＣパリティ領域にもそれぞれフル
・デコーダを置いて、内蔵アドレス発生器によって３つ
の領域にわたって、ビット線を選択するようにしてもよ
い。その場合、シーケンシャル・デコーダ６９は、フル
・デコーダ６７の機能を利用して、データ領域５５のビ
ット線を選択してもよい。
各ワードラインは、行デコーダ６１に接続され、各列
（ビットライン）は、センスアンプ６３を介して、列デ
コーダ６５に接続されている。列デコーダ６５は、デー
タ領域５５のみをランダムにアクセスするためのフル・
デコーダ（ランダム・デコーダ）６７と、ステイタス、
データ、ＥＣＣパリティの３領域をシーケンシャルにア
クセスするためのシーケンシャル・デコーダ６９とを備
えている。これらのデコーダ６１、６５、およびセンス
・アンプ６３は、アドレス・タイミング制御回路７１に
よって制御される。センス・アンプ６３には、データ入
出力バッファ７３が接続されている。データ領域５５
は、２のＭ乗（Ｍは自然数。たとえば、Ｍ＝８）の長さ
をもっており、フル・デコーダ６７は、ＣＰＵの実アド
レスに関連するビット線を一本選択すればよいので簡単
な構成で済む。一方、シーケンシャル・デコーダ６９
は、シフトレジスタ形式によって実現してよい。あるい
は、ステイタス、ＥＣＣパリティ領域にもそれぞれフル
・デコーダを置いて、内蔵アドレス発生器によって３つ
の領域にわたって、ビット線を選択するようにしてもよ
い。その場合、シーケンシャル・デコーダ６９は、フル
・デコーダ６７の機能を利用して、データ領域５５のビ
ット線を選択してもよい。
【００４０】このように構成された半導体メモリは、ラ
ンダム・アクセスモードとシーケンシャル・アクセスモ
ードの２つのモードで動作する。以下、これらのモード
別に本半導体メモリの動作を説明する。ここで、これら
２つのモードの切り替えは、上記ＳＳＤの制御部（図示
せず）がチップに対してコマンドを出力して指示する。
ンダム・アクセスモードとシーケンシャル・アクセスモ
ードの２つのモードで動作する。以下、これらのモード
別に本半導体メモリの動作を説明する。ここで、これら
２つのモードの切り替えは、上記ＳＳＤの制御部（図示
せず）がチップに対してコマンドを出力して指示する。
【００４１】図１に即して説明すると、通常ＳＳＤ１３
の半導体メモリはランダム・アクセス・モードになって
いる。ＣＰＵ１がディスク制御部７を介してＳＳＤ１３
にアクセスするときには、ＳＳＤ１３の制御部がアクセ
ス対象のメモリ・チップに対してシーケンシャル・アク
セスを指示するコマンドを出し、処理終了後はランダム
・アクセスを指示するコマンドを出す。ＣＰＵ１がメモ
リ制御部５を介してＳＳＤ１３にアクセスするときは、
ＳＳＤ１３の制御部は通常介在しない。すなわち、ラン
ダム・アクセス・モードで、ＳＳＤ１３の半導体メモリ
はアクセスされる。
の半導体メモリはランダム・アクセス・モードになって
いる。ＣＰＵ１がディスク制御部７を介してＳＳＤ１３
にアクセスするときには、ＳＳＤ１３の制御部がアクセ
ス対象のメモリ・チップに対してシーケンシャル・アク
セスを指示するコマンドを出し、処理終了後はランダム
・アクセスを指示するコマンドを出す。ＣＰＵ１がメモ
リ制御部５を介してＳＳＤ１３にアクセスするときは、
ＳＳＤ１３の制御部は通常介在しない。すなわち、ラン
ダム・アクセス・モードで、ＳＳＤ１３の半導体メモリ
はアクセスされる。
【００４２】（１）ランダム・アクセスモード ランダム・アクセスモードでは、データ領域５５のアク
セスのみが可能である。データ領域５５は、上で述べた
ように、ＣＰＵの実アドレスが連続的に割り当てられて
いる。このモードは、上の実施例で説明したような、外
部記憶装置上でプログラムを直接実行するために必要と
なるもので、ステイタスおよびＥＣＣパリティ領域５
３、５７にはアクセスできなくなる。
セスのみが可能である。データ領域５５は、上で述べた
ように、ＣＰＵの実アドレスが連続的に割り当てられて
いる。このモードは、上の実施例で説明したような、外
部記憶装置上でプログラムを直接実行するために必要と
なるもので、ステイタスおよびＥＣＣパリティ領域５
３、５７にはアクセスできなくなる。
【００４３】このモードでは、アドレス・タイミング制
御回路７１は、アドレス信号およびコントロール信号を
ＳＳＤの制御部（図示せず）より受信して、先ず行デコ
ーダ６１にアドレス信号を送り、所望の１ワードライン
を選択し、このワードライン全体の情報をセンス・アン
プ６３に移す。次いで、フル・デコーダ６７にアドレス
信号を送って、すでにセンス・アンプ中にホールドされ
ている情報の中から指定された情報を選択して、データ
入出力バッファ７３に供給する。
御回路７１は、アドレス信号およびコントロール信号を
ＳＳＤの制御部（図示せず）より受信して、先ず行デコ
ーダ６１にアドレス信号を送り、所望の１ワードライン
を選択し、このワードライン全体の情報をセンス・アン
プ６３に移す。次いで、フル・デコーダ６７にアドレス
信号を送って、すでにセンス・アンプ中にホールドされ
ている情報の中から指定された情報を選択して、データ
入出力バッファ７３に供給する。
【００４４】図６に示したフローチャートのステップＳ
Ｐ６では、メモリ・セル領域５１のステイタスおよびＥ
ＣＣパリティ領域５３、５７を隠してしまう必要があ
る。そうしないと、ＥＣＣパリティ領域５７を読み飛ば
すために、１ワードライン（物理ページ）境界毎に、Ｃ
ＰＵ１は割り込み制御を行わなければならず、多大なオ
ーバーヘッドがかかることになる。さらに、上記実施例
による直接実行の制御は、ＣＰＵ１のページング機構を
使用しているため、ＣＰＵのページとＳＳＤの物理的な
ページとを適合させるなどの制御が必要となり、ハード
ウェア量も増大してしまう。本実施例では、データ領域
のみをランダム・アクセスできるようにしたので、この
ような不都合を解消することができる。
Ｐ６では、メモリ・セル領域５１のステイタスおよびＥ
ＣＣパリティ領域５３、５７を隠してしまう必要があ
る。そうしないと、ＥＣＣパリティ領域５７を読み飛ば
すために、１ワードライン（物理ページ）境界毎に、Ｃ
ＰＵ１は割り込み制御を行わなければならず、多大なオ
ーバーヘッドがかかることになる。さらに、上記実施例
による直接実行の制御は、ＣＰＵ１のページング機構を
使用しているため、ＣＰＵのページとＳＳＤの物理的な
ページとを適合させるなどの制御が必要となり、ハード
ウェア量も増大してしまう。本実施例では、データ領域
のみをランダム・アクセスできるようにしたので、この
ような不都合を解消することができる。
【００４５】（２）シーケンシャル・アクセスモード シーケンシャル・アクセスモードでは、ステイタス、デ
ータ、およびＥＣＣパリティ領域５３、５５および５７
の領域を１ワードライン分連続してアクセスする。ＳＳ
Ｄ１３上のデータをディスク制御部７を介してアクセス
するＳＳＤモードにおいては、ランダム・アクセスは必
要とされないが、データ領域５５およびＥＣＣパリティ
領域５７内の両データを連続して読み書きできなければ
ならない。ＳＳＤモードは、図６に示したフローチャー
トのＳＰ３で必要とされる。シーケンシャル・アクセス
モードは、これを実現するために必要となるもので、シ
ーケンシャル・デコーダをシフトレジスタ形式とする場
合、ワードライン（物理ページ）のアドレスを最初に一
度与えるだけで、そのワードラインのステイタス、デー
タおよびＥＣＣパリティ領域を連続アクセスすることが
できる。あるいは、内蔵アドレス発生器で先頭メモリ・
セルを指定し、そこからワードラインの最後までを連続
アクセスすることもできる。
ータ、およびＥＣＣパリティ領域５３、５５および５７
の領域を１ワードライン分連続してアクセスする。ＳＳ
Ｄ１３上のデータをディスク制御部７を介してアクセス
するＳＳＤモードにおいては、ランダム・アクセスは必
要とされないが、データ領域５５およびＥＣＣパリティ
領域５７内の両データを連続して読み書きできなければ
ならない。ＳＳＤモードは、図６に示したフローチャー
トのＳＰ３で必要とされる。シーケンシャル・アクセス
モードは、これを実現するために必要となるもので、シ
ーケンシャル・デコーダをシフトレジスタ形式とする場
合、ワードライン（物理ページ）のアドレスを最初に一
度与えるだけで、そのワードラインのステイタス、デー
タおよびＥＣＣパリティ領域を連続アクセスすることが
できる。あるいは、内蔵アドレス発生器で先頭メモリ・
セルを指定し、そこからワードラインの最後までを連続
アクセスすることもできる。
【００４６】このモードでは、アドレス・タイミング制
御回路７１は、アドレス信号およびコントロール信号を
ＳＳＤの制御部（図示せず）より受信して、先ず行デコ
ーダ６１にアドレス信号を送り、所望の１ワードライン
を選択し、このワードライン全体の情報をセンス・アン
プ６３に移す。次いで、センス・アンプ中にホールドさ
れている情報を、データ入出力バッファ７３を通して順
次出力する。
御回路７１は、アドレス信号およびコントロール信号を
ＳＳＤの制御部（図示せず）より受信して、先ず行デコ
ーダ６１にアドレス信号を送り、所望の１ワードライン
を選択し、このワードライン全体の情報をセンス・アン
プ６３に移す。次いで、センス・アンプ中にホールドさ
れている情報を、データ入出力バッファ７３を通して順
次出力する。
【００４７】図１１は、メモリ・チップのシーケンシャ
ル・アクセスモードでのアクセスシーケンスの１例を示
す図であり、ステイタス、データおよびＥＣＣパリティ
が順次読み出される。図において、ＣＥはチップイネー
ブル、ＷＥはライトイネーブル、ＳＥＱはシーケンスト
グルを意味している。Ｄａｔａは、データ入出力バッフ
ァ７３を通じて転送されるデータを表わす。
ル・アクセスモードでのアクセスシーケンスの１例を示
す図であり、ステイタス、データおよびＥＣＣパリティ
が順次読み出される。図において、ＣＥはチップイネー
ブル、ＷＥはライトイネーブル、ＳＥＱはシーケンスト
グルを意味している。Ｄａｔａは、データ入出力バッフ
ァ７３を通じて転送されるデータを表わす。
【００４８】図１２は、シーケンシャル・アクセスモー
ドでのアクセスシーケンスの他の例を示す図であり、ス
テイタス以外の、データおよびＥＣＣパリティが順次読
み出される。ステイタスを読むのはシステム立ち上げ時
だけでよく、それ以外のときは、このようにしてステイ
タスを読み飛ばせばよい。
ドでのアクセスシーケンスの他の例を示す図であり、ス
テイタス以外の、データおよびＥＣＣパリティが順次読
み出される。ステイタスを読むのはシステム立ち上げ時
だけでよく、それ以外のときは、このようにしてステイ
タスを読み飛ばせばよい。
【００４９】これらのランダム・アクセスモードとシー
ケンシャル・アクセスモードとのモード切り替え、ある
いは、シーケンシャル・モードでの図１１および１２に
示す動作の切り替えは、コマンドを用いてソフトウェア
的に行う。現在生産されているフラッシュＥＥＰＲＯＭ
チップは、消去、書き込み、読み出しなどのモード切り
替えのために、外部からコマンドを与えるようになって
いる。これらのコマンド入力端子を、そのまま利用して
上記の切り替えを行う。この方法は、ソフトウェアによ
ってモードを切り替えるので、ハードウェアに負担がか
からずに済む。ただし、入力ピンを増やし、そのピンへ
の入力信号によって、切り替えることも可能である。コ
マンド形式によってソフトウェア的に切り替える場合
は、読出先頭メモリ・セルのアドレスの与え方を変える
ことによって、シーケンシャル読み込みを先頭のステイ
タスから読む場合（図１１）と、途中のデータから読む
場合（図１２）との２通りに分けることが簡単に実現で
きる。これによって、ディスク制御部７からＳＳＤ１３
をアクセスするとき、つまり、ＳＳＤモードでの、ステ
イタス読み飛ばしのためのオーバーヘッドを無くすこと
ができる。
ケンシャル・アクセスモードとのモード切り替え、ある
いは、シーケンシャル・モードでの図１１および１２に
示す動作の切り替えは、コマンドを用いてソフトウェア
的に行う。現在生産されているフラッシュＥＥＰＲＯＭ
チップは、消去、書き込み、読み出しなどのモード切り
替えのために、外部からコマンドを与えるようになって
いる。これらのコマンド入力端子を、そのまま利用して
上記の切り替えを行う。この方法は、ソフトウェアによ
ってモードを切り替えるので、ハードウェアに負担がか
からずに済む。ただし、入力ピンを増やし、そのピンへ
の入力信号によって、切り替えることも可能である。コ
マンド形式によってソフトウェア的に切り替える場合
は、読出先頭メモリ・セルのアドレスの与え方を変える
ことによって、シーケンシャル読み込みを先頭のステイ
タスから読む場合（図１１）と、途中のデータから読む
場合（図１２）との２通りに分けることが簡単に実現で
きる。これによって、ディスク制御部７からＳＳＤ１３
をアクセスするとき、つまり、ＳＳＤモードでの、ステ
イタス読み飛ばしのためのオーバーヘッドを無くすこと
ができる。
【００５０】一般に、半導体メモリの物理ページ長は、
２５６バイト、５１２バイトなど、２のＭ乗であるの
で、ページアドレスを入力するピン数は、丁度Ｍ本で足
りる。ところで、ＳＳＤがエミュレートすべきハードデ
ィスクのセクターは、データとＥＣＣパリティの両方の
領域を含むため、その長さは２のＭ乗とはならない。こ
のため、通常の半導体メモリを用いてＳＳＤを実現する
場合、物理ページとセクターとを１対１対応させると、
ステイタスおよびＥＣＣパリティの分だけ物理ページか
らはみ出すことになり、そのための特別な制御が必要と
される。これを回避するために、本実施例においては、
ステイタスおよびＥＣＣに対してはシーケンシャルモー
ドによる連続アクセスのみを許すことにより、２のＮ乗
とはなっていない長さの物理ページに対して、簡単にア
クセスできるようにしている。もし、ページアクセスを
フル・デコードによって実現したとすると、その物理ペ
ージに含まれるすべてのメモリ・セルに対して、逐一列
アドレスを外部から入力しなければならない。しかも、
そのアドレス数は、２のＮ乗とはなっていないため、ア
ドレスピンの数が増え、入力パターンも不規則になると
いう不都合が生じる。これに対して、本実施例では、こ
のような不都合は全く生じない。
２５６バイト、５１２バイトなど、２のＭ乗であるの
で、ページアドレスを入力するピン数は、丁度Ｍ本で足
りる。ところで、ＳＳＤがエミュレートすべきハードデ
ィスクのセクターは、データとＥＣＣパリティの両方の
領域を含むため、その長さは２のＭ乗とはならない。こ
のため、通常の半導体メモリを用いてＳＳＤを実現する
場合、物理ページとセクターとを１対１対応させると、
ステイタスおよびＥＣＣパリティの分だけ物理ページか
らはみ出すことになり、そのための特別な制御が必要と
される。これを回避するために、本実施例においては、
ステイタスおよびＥＣＣに対してはシーケンシャルモー
ドによる連続アクセスのみを許すことにより、２のＮ乗
とはなっていない長さの物理ページに対して、簡単にア
クセスできるようにしている。もし、ページアクセスを
フル・デコードによって実現したとすると、その物理ペ
ージに含まれるすべてのメモリ・セルに対して、逐一列
アドレスを外部から入力しなければならない。しかも、
そのアドレス数は、２のＮ乗とはなっていないため、ア
ドレスピンの数が増え、入力パターンも不規則になると
いう不都合が生じる。これに対して、本実施例では、こ
のような不都合は全く生じない。
【００５１】なお、データ書き込みは、データ入出力バ
ッファ７３を通してセンス・アンプ６３に１ワードライ
ン分のデータを移し、次いで行デコーダでワードライン
をアドレス指定して行う。データ書き込みはＳＳＤモー
ドに限ってもよい。
ッファ７３を通してセンス・アンプ６３に１ワードライ
ン分のデータを移し、次いで行デコーダでワードライン
をアドレス指定して行う。データ書き込みはＳＳＤモー
ドに限ってもよい。
【００５２】図９および図１０に示した半導体メモリの
構造は、書換え不能ランダム・アクセス可能メモリに採
用することも可能である。
構造は、書換え不能ランダム・アクセス可能メモリに採
用することも可能である。
【００５３】以上説明した実施例によれば、様々な効果
をあげることができる。まず、図１ないし図８に示した
ようにプログラムの実行を制御すれば、次のような効果
をあげることができる。
をあげることができる。まず、図１ないし図８に示した
ようにプログラムの実行を制御すれば、次のような効果
をあげることができる。
【００５４】（１） プログラムを主記憶装置上に読み
出すことなく実行できる。
出すことなく実行できる。
【００５５】（２） プログラムとデータとを区別する
ことなく一元的に管理できる。すなわち、従来のように
領域を切り換えて読み書きの操作を行うといった煩わし
さがなく、データ管理も一元化され、ユーザインターフ
ェースにも優れている。
ことなく一元的に管理できる。すなわち、従来のように
領域を切り換えて読み書きの操作を行うといった煩わし
さがなく、データ管理も一元化され、ユーザインターフ
ェースにも優れている。
【００５６】（３） 既存のＣＰＵに備えられたページ
ング機構を利用して直接実行を制御しているため、大規
模なハードウェアを必要とせず、ソフトウェアの開発の
みで実現可能である。このため、コストアップは、最小
限で済む。
ング機構を利用して直接実行を制御しているため、大規
模なハードウェアを必要とせず、ソフトウェアの開発の
みで実現可能である。このため、コストアップは、最小
限で済む。
【００５７】（４） アプリケーション・プログラムを
主記憶装置に展開する必要がないので、システムに大容
量の主記憶装置を備える必要がない。
主記憶装置に展開する必要がないので、システムに大容
量の主記憶装置を備える必要がない。
【００５８】近年、ノートブック型パーソナルコンピュ
ータなどの超小型製品においても、アプリケーション・
プログラムが大きくなり、主記憶装置に大きな容量が要
求されるようになってきた。このため、システムには、
多数のＤＲＡＭチップが装着され、低消費電力化にとっ
て大きな障害となっている。このような場合、ＳＳＤ上
でプログラムを直接実行すれば、主記憶装置の容量は、
ワークデータの分のみで済むため、ＤＲＡＭチップの個
数を減らすことができる。さらに、大容量の主記憶装置
を必要としないという利点を生かして、主記憶装置をた
とえばＳＲＡＭで構成するなどの方法をとれば、リフレ
ッシュコントローラや、アドレスマルチプレックサなど
の回路も不要になると考えられ、大幅な低消費電力化が
実現できる。これらは、今後さらに増えると予測される
特定アプリケーション用に開発される専用化された超小
型システムにも重要であると思われる。
ータなどの超小型製品においても、アプリケーション・
プログラムが大きくなり、主記憶装置に大きな容量が要
求されるようになってきた。このため、システムには、
多数のＤＲＡＭチップが装着され、低消費電力化にとっ
て大きな障害となっている。このような場合、ＳＳＤ上
でプログラムを直接実行すれば、主記憶装置の容量は、
ワークデータの分のみで済むため、ＤＲＡＭチップの個
数を減らすことができる。さらに、大容量の主記憶装置
を必要としないという利点を生かして、主記憶装置をた
とえばＳＲＡＭで構成するなどの方法をとれば、リフレ
ッシュコントローラや、アドレスマルチプレックサなど
の回路も不要になると考えられ、大幅な低消費電力化が
実現できる。これらは、今後さらに増えると予測される
特定アプリケーション用に開発される専用化された超小
型システムにも重要であると思われる。
【００５９】（５） ＲＯＭタイプのＩＣカードの置き
換えが簡単である。
換えが簡単である。
【００６０】近年、パーソナル・コンピュータ用のアプ
リケーション・ソフトウェアがＩＣカードの形式で市販
されることもあり、今後、このようなパッケージが増え
ると思われる。現状では、ＲＯＭカードによって供給さ
れているが、ディスク装置と見ることもできるＳＳＤを
使用すればより柔軟なシステムが構築できる。
リケーション・ソフトウェアがＩＣカードの形式で市販
されることもあり、今後、このようなパッケージが増え
ると思われる。現状では、ＲＯＭカードによって供給さ
れているが、ディスク装置と見ることもできるＳＳＤを
使用すればより柔軟なシステムが構築できる。
【００６１】また、図９ないし図１２に示したランダム
・アクセス可能メモリによれば、以下の効果が得られ
る。
・アクセス可能メモリによれば、以下の効果が得られ
る。
【００６２】（６） データとＥＣＣパリティとを連続
してアクセスできるので、ディスク装置との整合性がよ
い外部記憶装置を実現できる。データとＥＣＣパリティ
とは、同一のワードライン（物理ページ）上にあるの
で、ページアドレスを変えることなくアクセスでき、し
たがって制御が簡単になる。
してアクセスできるので、ディスク装置との整合性がよ
い外部記憶装置を実現できる。データとＥＣＣパリティ
とは、同一のワードライン（物理ページ）上にあるの
で、ページアドレスを変えることなくアクセスでき、し
たがって制御が簡単になる。
【００６３】（７） データ領域に対してＣＰＵの一連
の実アドレスが割り当てられるため、プログラムの直接
実行の制御が簡単に実現できる。
の実アドレスが割り当てられるため、プログラムの直接
実行の制御が簡単に実現できる。
【００６４】（８） ステイタス領域が各ワードライン
の先頭にあるので、この領域を速やかにアクセスでき
る。ステイタス領域は、システム立ち上げ時に必ず全部
を読み込むことになるが、この領域が先頭にあるので読
み込み時間が短くてすむ。また、あるワードラインのデ
ータを無効にするためには、ステイタス領域をアクセス
して書き込みをする必要があるが、このアクセス時間も
短縮化できる。
の先頭にあるので、この領域を速やかにアクセスでき
る。ステイタス領域は、システム立ち上げ時に必ず全部
を読み込むことになるが、この領域が先頭にあるので読
み込み時間が短くてすむ。また、あるワードラインのデ
ータを無効にするためには、ステイタス領域をアクセス
して書き込みをする必要があるが、このアクセス時間も
短縮化できる。
【００６５】（９） 市販されている不揮発性半導体メ
モリと機能上の互換性がある。ランダム・アクセス・モ
ードにおいては、ＥＥＰＲＯＭと同様のアクセスができ
るため、汎用チップとしても流用可能である。この場
合、ステイタスおよびＥＣＣパリティ領域にはアクセス
しないことになる。
モリと機能上の互換性がある。ランダム・アクセス・モ
ードにおいては、ＥＥＰＲＯＭと同様のアクセスができ
るため、汎用チップとしても流用可能である。この場
合、ステイタスおよびＥＣＣパリティ領域にはアクセス
しないことになる。
【００６６】
【発明の効果】本発明によれば、プログラムとデータと
をランダム・アクセス可能かつ書換え可能メモリ上で一
元的に管理しつつ、プログラムを主記憶装置に展開する
ことなしに実行することが可能となる。また、本発明の
ランダム・アクセス可能メモリを用いれば、ディスク装
置との整合性がよい外部記憶装置を実現できる。
をランダム・アクセス可能かつ書換え可能メモリ上で一
元的に管理しつつ、プログラムを主記憶装置に展開する
ことなしに実行することが可能となる。また、本発明の
ランダム・アクセス可能メモリを用いれば、ディスク装
置との整合性がよい外部記憶装置を実現できる。
【図１】本発明を具体化するコンピュータ・システムの
構成を示すブロック図である。
構成を示すブロック図である。
【図２】図１のＣＰＵにおけるページング機構を示すブ
ロック図である。
ロック図である。
【図３】ディレクトリテーブル・エントリの構成例を示
す概念図である。
す概念図である。
【図４】ページテーブル・エントリの構成例を示す概念
図である。
図である。
【図５】ページング機構を用いてプログラムデータを整
列する方法を説明するための概念図である。
列する方法を説明するための概念図である。
【図６】ページテーブルの書換えとプログラムの直接実
行の流れを示すフローチャートである。
行の流れを示すフローチャートである。
【図７】プログラムの直接実行中に、該プログラムを格
納するＳＳＤへの書き込みが生じた場合の、書き込み禁
止例外処理を示す概念図である。
納するＳＳＤへの書き込みが生じた場合の、書き込み禁
止例外処理を示す概念図である。
【図８】図７に示す書き込み禁止例外処理の流れを示す
フローチャートである。
フローチャートである。
【図９】本発明によるランダム・アクセス可能メモリの
実施例の構成を示すブロック図である。
実施例の構成を示すブロック図である。
【図１０】図９に示すランダム・アクセス可能メモリへ
のＣＰＵ実アドレスの割り当てを示す概念図である。
のＣＰＵ実アドレスの割り当てを示す概念図である。
【図１１】図９に示すランダム・アクセス可能メモリに
おけるシーケンシャル・アクセスモードで、ステイタス
を含む全領域のデータを読み出す場合のアクセスシーケ
ンスを示すタイミング・チャートである。
おけるシーケンシャル・アクセスモードで、ステイタス
を含む全領域のデータを読み出す場合のアクセスシーケ
ンスを示すタイミング・チャートである。
【図１２】図９に示すランダム・アクセス可能メモリに
おけるシーケンシャル・アクセスモードで、ステイタス
以外の領域のデータを読み出す場合のアクセスシーケン
スを示すタイミング・チャートである。
おけるシーケンシャル・アクセスモードで、ステイタス
以外の領域のデータを読み出す場合のアクセスシーケン
スを示すタイミング・チャートである。
１ ＣＰＵ ３ システムバス ５ メモリ制御部 ７ ディスク制御部 ９ 主記憶装置 １１ ハードディスク １３ ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｉｓｋ） ２１ ディレクトリテーブル ２３ ディレクトリテーブル・エントリ ２５ ページテーブル ２７ ページテーブル・エントリ ２９ ページフレーム ３１ ユーザメモリ ３３ リニアアドレス ３５ ディレクトリアドレス ３７ テーブルアドレス ３９ オフセットアドレス ４１，４３，４５ 加算器 ４９ 物理アドレス ５１ メモリ・セル領域 ５３ ステイタス領域 ５５ データ領域 ５７ ＥＣＣパリティ領域 ６１ 行デコーダ ６３ センス・アンプ ６５ 列デコーダ ６７ フル・デコーダ ６９ シーケンシャル・デコーダ ７１ アドレス・タイミング制御回路 ７３ データ入出力バッファ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年２月１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項２
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】請求項１０
【補正方法】変更
【補正内容】
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】請求項１２
【補正方法】変更
【補正内容】
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、ページテーブルを含む実・仮想アドレ
ス変換テーブルを参照してアドレス変換を行う中央処理
装置（ＣＰＵ）と、該ＣＰＵに接続されたランダム・ア
クセス可能かつ書換え可能メモリを用いる外部記憶装置
とを具備し、前記外部記憶装置の入出力装置としてのア
クセス単位とする論理ページのサイズを、前記ＣＰＵの
管理するページのサイズに適合させ、前記ＣＰＵの実ア
ドレス空間に前記外部記憶装置の論理ページをマップ
し、その際、該実アドレス空間上で、前記ＣＰＵの管理
するページと前記外部記憶装置の論理ページの境界を整
合させたコンピュータ・システムにおいて、前記外部記
憶装置に格納されたプログラムの直接実行を制御する方
法であって、（ａ）前記プログラムのコードが実行順序
に応じて前記ＣＰＵの仮想アドレス空間上で連続となる
ように、前記ページテーブルを構成する過程と、（ｂ）
前記プログラムを格納する前記外部記憶装置の論理ペー
ジに対する書き込みを禁止するために、前記アドレス変
換テーブルに書き込み禁止フラグを設定する過程と、
（ｃ）前記ページテーブルを含む実・仮想アドレス変換
テーブルを参照することによって、前記プログラムを、
仮想アドレスを用いて前記外部記憶装置から読み出して
実行する過程とを具備することを特徴とする。
めに、本発明は、ページテーブルを含む実・仮想アドレ
ス変換テーブルを参照してアドレス変換を行う中央処理
装置（ＣＰＵ）と、該ＣＰＵに接続されたランダム・ア
クセス可能かつ書換え可能メモリを用いる外部記憶装置
とを具備し、前記外部記憶装置の入出力装置としてのア
クセス単位とする論理ページのサイズを、前記ＣＰＵの
管理するページのサイズに適合させ、前記ＣＰＵの実ア
ドレス空間に前記外部記憶装置の論理ページをマップ
し、その際、該実アドレス空間上で、前記ＣＰＵの管理
するページと前記外部記憶装置の論理ページの境界を整
合させたコンピュータ・システムにおいて、前記外部記
憶装置に格納されたプログラムの直接実行を制御する方
法であって、（ａ）前記プログラムのコードが実行順序
に応じて前記ＣＰＵの仮想アドレス空間上で連続となる
ように、前記ページテーブルを構成する過程と、（ｂ）
前記プログラムを格納する前記外部記憶装置の論理ペー
ジに対する書き込みを禁止するために、前記アドレス変
換テーブルに書き込み禁止フラグを設定する過程と、
（ｃ）前記ページテーブルを含む実・仮想アドレス変換
テーブルを参照することによって、前記プログラムを、
仮想アドレスを用いて前記外部記憶装置から読み出して
実行する過程とを具備することを特徴とする。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】また、本発明は、ページテーブルを含む実
・仮想アドレス変換テーブルを参照してアドレス変換を
行う中央処理装置（ＣＰＵ）と、該ＣＰＵに接続された
ランダム・アクセス可能かつ書換え可能メモリを用いる
外部記憶装置とを具備し、前記外部記憶装置の論理ペー
ジのサイズを、前記ＣＰＵの管理するページのサイズに
適合させ、前記ＣＰＵの実アドレス空間に前記外部記憶
装置の論理ページをマップし、その際、該実アドレス空
間上で、前記ＣＰＵの管理するページと前記外部記憶装
置の論理ページの境界を整合させたコンピュータ・シス
テムにおいて、（ａ）前記外部記憶装置に格納されたプ
ログラムのコードが実行順序に応じて前記ＣＰＵの仮想
アドレス空間上で連続となるように、前記ページテーブ
ルを構成する手段と、（ｂ）前記ページテーブルを含む
実・仮想アドレス変換テーブルを参照することによっ
て、前記プログラムを、仮想アドレスを用いて前記外部
記憶装置から読み出して実行する手段とを具備すること
を特徴とする。
・仮想アドレス変換テーブルを参照してアドレス変換を
行う中央処理装置（ＣＰＵ）と、該ＣＰＵに接続された
ランダム・アクセス可能かつ書換え可能メモリを用いる
外部記憶装置とを具備し、前記外部記憶装置の論理ペー
ジのサイズを、前記ＣＰＵの管理するページのサイズに
適合させ、前記ＣＰＵの実アドレス空間に前記外部記憶
装置の論理ページをマップし、その際、該実アドレス空
間上で、前記ＣＰＵの管理するページと前記外部記憶装
置の論理ページの境界を整合させたコンピュータ・シス
テムにおいて、（ａ）前記外部記憶装置に格納されたプ
ログラムのコードが実行順序に応じて前記ＣＰＵの仮想
アドレス空間上で連続となるように、前記ページテーブ
ルを構成する手段と、（ｂ）前記ページテーブルを含む
実・仮想アドレス変換テーブルを参照することによっ
て、前記プログラムを、仮想アドレスを用いて前記外部
記憶装置から読み出して実行する手段とを具備すること
を特徴とする。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】
【作用】本発明によれば、ランダム・アクセス可能かつ
書換え可能メモリを用いる外部記憶装置に分散して置か
れているプログラムのコードが実行順序に応じてＣＰＵ
の仮想アドレス空間上で連続となるように、ページテー
ブルが構成される。このページテーブルを含むアドレス
変換テーブルを参照することによって、ＣＰＵの仮想ア
ドレスを用いて、プログラムを外部記憶装置から読み出
して実行する。したがって、プログラムを主記憶装置上
に展開することなく実行できる。また、プログラムとデ
ータとを区別することなく一元的に管理できる。
書換え可能メモリを用いる外部記憶装置に分散して置か
れているプログラムのコードが実行順序に応じてＣＰＵ
の仮想アドレス空間上で連続となるように、ページテー
ブルが構成される。このページテーブルを含むアドレス
変換テーブルを参照することによって、ＣＰＵの仮想ア
ドレスを用いて、プログラムを外部記憶装置から読み出
して実行する。したがって、プログラムを主記憶装置上
に展開することなく実行できる。また、プログラムとデ
ータとを区別することなく一元的に管理できる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】管理プログラムは、ステップＳＰ１におい
て、オペレーティングシステムのコマンドプロセッサか
ら送られてきたコマンドを受け取ると、ステップＳＰ２
において、このコマンドに対応する実行プログラムがＳ
ＳＤ１３上にあるか否かを調べる。これは、ディスク指
定子を調べることによって判断することができる。直接
実行可能の場合、管理プログラムは、ステップＳＰ３に
おいて、ＳＳＤ１３上のファイル管理領域を参照して実
行形式ファイルの位置情報を得る。たとえば、管理プロ
グラムは、上記コマンドに相当する実行プログラムが、
ＳＳＤ１３上の１、７、３という論理ページに、この順
番で格納されていることを、ディレクトリおよびファイ
ル・アロケーション・テーブル（ＦＡＴ）から認識す
る。ディレクトリおよびＦＡＴへのアクセスは、ディス
ク制御部７を介して行われる（図１参照）。次に、ステ
ップＳＰ４において、管理プログラムは、図５に示すよ
うにページテーブル２５を構成する。上の例でいえば、
エントリＰ０，Ｐ１，Ｐ２に、ＣＰＵ１の実アドレス空
間にマップされたページ１、７、３のベースアドレスを
書き込む。ページテーブルのエントリは、通常、空のも
のが適宜使用される。
て、オペレーティングシステムのコマンドプロセッサか
ら送られてきたコマンドを受け取ると、ステップＳＰ２
において、このコマンドに対応する実行プログラムがＳ
ＳＤ１３上にあるか否かを調べる。これは、ディスク指
定子を調べることによって判断することができる。直接
実行可能の場合、管理プログラムは、ステップＳＰ３に
おいて、ＳＳＤ１３上のファイル管理領域を参照して実
行形式ファイルの位置情報を得る。たとえば、管理プロ
グラムは、上記コマンドに相当する実行プログラムが、
ＳＳＤ１３上の１、７、３という論理ページに、この順
番で格納されていることを、ディレクトリおよびファイ
ル・アロケーション・テーブル（ＦＡＴ）から認識す
る。ディレクトリおよびＦＡＴへのアクセスは、ディス
ク制御部７を介して行われる（図１参照）。次に、ステ
ップＳＰ４において、管理プログラムは、図５に示すよ
うにページテーブル２５を構成する。上の例でいえば、
エントリＰ０，Ｐ１，Ｐ２に、ＣＰＵ１の実アドレス空
間にマップされたページ１、７、３のベースアドレスを
書き込む。ページテーブルのエントリは、通常、空のも
のが適宜使用される。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正内容】
【００２６】こうして、ページテーブル２５が構成され
ると、管理プログラムは、ステップＳＰ５において、実
行対象プログラムを格納するすべての論理ページに対し
て書き込み禁止フラグを立てる。すなわち、ページテー
ブル２５内の当該プログラムに関連するすべてのエント
リ（上の例ではＰ０，Ｐ１，Ｐ２）のＲ／Ｗビット（第
１ビット）を０にセットする。書き込み禁止フラグを立
てる理由は、以下の通りである。実行プログラムの中に
は、そのプログラム領域内に変数を静的に割り当ててい
るものがある。プログラムの実行によって、この静的変
数を変化させることは、プログラム内部を直接書き換え
ることになる。通常のシステムでは、プログラムは、主
記憶装置上に展開されるため問題はないが、ＳＳＤは、
一般に、ランダムな書き込みができない半導体メモリに
よって実現されているので、ＳＳＤ上のプログラムに対
して直接書き込もうとすると非常に大きなオーバーヘッ
ドがかかることになる。さらに、一度書き込まれると、
次回の実行時にその値が初期値となるおそれがあり、プ
ログラムの実行が阻害されることになる。このような不
都合を避けるために、ＳＳＤのプログラム格納ページは
書き込み禁止にしておく必要がある。８０３８６マイク
ロコンピュータの場合、これらの属性は、ページテーブ
ル内の各エントリ中のＲ／Ｗビットを０にセットするこ
とによって実現される。ただし、ディレクトリテーブル
内の各エントリ中のＲ／Ｗビットは、前述したように、
１にセットしておくものとする。
ると、管理プログラムは、ステップＳＰ５において、実
行対象プログラムを格納するすべての論理ページに対し
て書き込み禁止フラグを立てる。すなわち、ページテー
ブル２５内の当該プログラムに関連するすべてのエント
リ（上の例ではＰ０，Ｐ１，Ｐ２）のＲ／Ｗビット（第
１ビット）を０にセットする。書き込み禁止フラグを立
てる理由は、以下の通りである。実行プログラムの中に
は、そのプログラム領域内に変数を静的に割り当ててい
るものがある。プログラムの実行によって、この静的変
数を変化させることは、プログラム内部を直接書き換え
ることになる。通常のシステムでは、プログラムは、主
記憶装置上に展開されるため問題はないが、ＳＳＤは、
一般に、ランダムな書き込みができない半導体メモリに
よって実現されているので、ＳＳＤ上のプログラムに対
して直接書き込もうとすると非常に大きなオーバーヘッ
ドがかかることになる。さらに、一度書き込まれると、
次回の実行時にその値が初期値となるおそれがあり、プ
ログラムの実行が阻害されることになる。このような不
都合を避けるために、ＳＳＤのプログラム格納ページは
書き込み禁止にしておく必要がある。８０３８６マイク
ロコンピュータの場合、これらの属性は、ページテーブ
ル内の各エントリ中のＲ／Ｗビットを０にセットするこ
とによって実現される。ただし、ディレクトリテーブル
内の各エントリ中のＲ／Ｗビットは、前述したように、
１にセットしておくものとする。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】ページテーブルの構成手順とプログラムの直接
実行の流れを示すフローチャートである。
実行の流れを示すフローチャートである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 証 東京都千代田区三番町５−19 日本アイ・ ビー・エム株式会社 東京基礎研究所内 (72)発明者 坂上 好功 東京都千代田区三番町５−19 日本アイ・ ビー・エム株式会社 東京基礎研究所内
Claims (21)
- 【請求項１】 ページテーブルを含む実・仮想アドレス
変換テーブルを参照してアドレス変換を行う中央処理装
置（ＣＰＵ）と、該ＣＰＵに接続されたランダム・アク
セス可能かつ書換え可能メモリを用いる外部記憶装置と
を具備し、前記外部記憶装置の入出力装置としてのアク
セス単位とする論理ページのサイズを、前記ＣＰＵの管
理するページのサイズに適合させ、前記ＣＰＵの実アド
レス空間に前記外部記憶装置の論理ページをマップし、
その際、該実アドレス空間上で、前記ＣＰＵの管理する
ページと前記外部記憶装置の論理ページの境界を整合さ
せたコンピュータ・システムにおいて、前記外部記憶装
置に格納されたプログラムの直接実行を制御する方法で
あって、 （ａ）前記プログラムのコードが実行順序に応じて前記
ＣＰＵの仮想アドレス空間上で連続となるように、前記
ページテーブルを書き換える過程と、 （ｂ）前記プログラムを格納する前記外部記憶装置の論
理ページに対する書き込みを禁止するために、前記アド
レス変換テーブルに書き込み禁止フラグを設定する過程
と、 （ｃ）前記ページテーブルを含む実・仮想アドレス変換
テーブルを参照することによって、前記プログラムを、
仮想アドレスを用いて前記外部記憶装置から読み出して
実行する過程とを具備することを特徴とするランダム・
アクセス可能かつ書換え可能メモリを用いる外部記憶装
置におけるプログラム直接実行の制御方法。 - 【請求項２】 前記ページテーブルの書換は、オペレー
ティング・システムが管理する前記外部記憶装置上のフ
ァイル管理領域を参照して行うことを特徴とする請求項
１に記載の方法。 - 【請求項３】 前記過程（ａ）および（ｂ）は、前記外
部記憶装置に記憶されたプログラムの実行が指示された
ことに応答して行うことを特徴とする請求項１に記載の
方法。 - 【請求項４】 前記プログラム実行中に、前記書き込み
禁止フラグの設定された論理ページに対する書き込みが
起こったときに、ページ書き込み禁止割り込みを発生す
る過程を具備することを特徴とする請求項１に記載の方
法。 - 【請求項５】 前記ページ書き込み禁止割り込みが発生
したときに、書き込みの対象となった論理ページの前記
ＣＰＵ実アドレス空間にマップされた領域を前記システ
ムの主記憶上に複写し、前記書き込み対象ページの代り
に該主記憶上の複写ページの実アドレスを前記ページテ
ーブルに登録し、かつ該複写ページを書き込み可とした
後、前記プログラムの実行を再開する過程を具備するこ
とを特徴とする請求項４に記載の方法。 - 【請求項６】 前記外部記憶装置の論理ページは、誤り
訂正コードによって保護されており、前記ＣＰＵは、前
記プログラムを実行する前に、該プログラムのコードを
主記憶上に読み出し、前記誤り訂正コードを用いて誤り
の無いことを確認することを特徴とする請求項１に記載
の方法。 - 【請求項７】 前記誤り訂正コードを用いた誤り確認に
おいて、回復可能なエラーが発生した場合は、エラー回
復後、該エラー発生ページの前記ＣＰＵ実アドレス空間
にマップされた領域を前記システムの主記憶上に複写
し、前記エラー発生ページの代わりに該主記憶上の複写
ページの実アドレスを前記ページテーブルに登録する過
程を具備することを特徴とする請求項６に記載の方法。 - 【請求項８】 前記ランダム・アクセス可能かつ書換え
可能メモリは、ユーザに見えるデータを格納する第１の
領域およびユーザに見えないデータを格納する第２の領
域を備え、前記第１の領域にのみ前記ＣＰＵの実アドレ
ス空間上の連続アドレスが割り当てられていることを特
徴とする請求項１に記載の方法。 - 【請求項９】 前記ランダム・アクセス可能かつ書換え
可能メモリは、フラッシュＥＥＰＲＯＭである請求項１
に記載の方法。 - 【請求項１０】 ページテーブルを含む実・仮想アドレ
ス変換テーブルを参照してアドレス変換を行う中央処理
装置（ＣＰＵ）と、該ＣＰＵに接続されたランダム・ア
クセス可能かつ書換え可能メモリを用いる外部記憶装置
とを具備し、前記外部記憶装置の入出力装置としてのア
クセス単位とする論理ページのサイズを、前記ＣＰＵの
管理するページのサイズに適合させ、前記ＣＰＵの実ア
ドレス空間に前記外部記憶装置の論理ページをマップ
し、その際、該実アドレス空間上で、前記ＣＰＵの管理
するページと前記外部記憶装置の論理ページの境界を整
合させたコンピュータ・システムにおいて、 （ａ）前記外部記憶装置に格納されたプログラムのコー
ドが実行順序に応じて前記ＣＰＵの仮想アドレス空間上
で連続となるように、前記ページテーブルを書き換える
手段と、 （ｂ）前記ページテーブルを含む実・仮想アドレス変換
テーブルを参照することによって、前記プログラムを、
仮想アドレスを用いて前記外部記憶装置から読み出して
実行する手段とを具備することを特徴とするランダム・
アクセス可能かつ書換え可能メモリを用いる外部記憶装
置におけるプログラム直接実行の制御装置。 - 【請求項１１】 ページテーブルを含む実・仮想アドレ
ス変換テーブルを参照してアドレス変換を行う中央処理
装置（ＣＰＵ）と、該ＣＰＵに接続されたランダム・ア
クセス可能かつ書換え可能メモリを用いる外部記憶装置
とを具備し、前記外部記憶装置の入出力装置としてのア
クセス単位とする論理ページのサイズを、前記ＣＰＵの
管理するページのサイズに適合させ、前記ＣＰＵの実ア
ドレス空間に前記外部記憶装置の論理ページをマップ
し、その際、該実アドレス空間上で、前記ＣＰＵの管理
するページと前記外部記憶装置の論理ページの境界を整
合させたコンピュータ・システム。 - 【請求項１２】 ページテーブルを含む実・仮想アドレ
ス変換テーブルを参照してアドレス変換を行う中央処理
装置（ＣＰＵ）と、該ＣＰＵに接続されたランダム・ア
クセス可能かつ書換え可能メモリを用いる外部記憶装置
とを具備し、前記外部記憶装置の入出力装置としてのア
クセス単位とする論理ページのサイズを、前記ＣＰＵの
管理するページのサイズに適合させ、前記ＣＰＵの実ア
ドレス空間に前記外部記憶装置の論理ページをマップ
し、その際、該実アドレス空間上で、前記ＣＰＵの管理
するページと前記外部記憶装置の論理ページの境界を整
合させたコンピュータ・システムにおいて、 （ａ）前記外部記憶装置に格納されたプログラムのコー
ドが実行順序に応じて前記ＣＰＵの仮想アドレス空間上
で連続となるように、前記ページテーブルを書き換える
手段と、 （ｂ）前記ページテーブルを含む実・仮想アドレス変換
テーブルを参照することによって、前記プログラムを、
仮想アドレスを用いて前記外部記憶装置から読み出して
実行する手段とを具備することを特徴とするコンピュー
タ・システム。 - 【請求項１３】 前記コンピュータ・システムは、主記
憶装置とディスク装置を具備し、前記外部記憶装置は、
前記主記憶装置とともにメモリ制御部を介して前記ＣＰ
Ｕに接続されていると同時に、前記ディスク装置ととも
にディスク制御部を介しても前記ＣＰＵに接続されてい
る請求項１２に記載のコンピュータ・システム。 - 【請求項１４】 前記手段（ａ）は、前記ディスク制御
部を介して前記外部記憶装置にアクセスし、前記手段
（ｂ）は、前記メモリ制御部を介して前記外部記憶装置
にアクセスする請求項１３に記載のコンピュータ・シス
テム。 - 【請求項１５】 前記手段（ａ）は、前記外部記憶装置
にシーケンシャルにアクセスし、前記手段（ｂ）は、前
記外部記憶装置にランダムにアクセスする請求項１４に
記載のコンピュータ・システム。 - 【請求項１６】 複数のワードラインを備えたランダム
・アクセス可能メモリにおいて、 前記各ワードラインに設けられた第１の領域であって、
該ランダム・アクセス可能メモリの接続される中央処理
装置（ＣＰＵ）の実アドレス空間上の連続アドレスが割
り当てられた複数の単位要素を含む第１領域と、 前記各ワードラインに設けられた第２の領域と、 第１のモードで、前記ＣＰＵの実アドレスに対応する前
記第１領域の単位要素にアクセスするランダム・アクセ
スを実行し、第２のモードで、前記第１領域および第２
領域の単位要素を連続的にアクセスするシーケンシャル
・アクセスを実行するアクセス手段とを具備することを
特徴とするランダム・アクセス可能メモリ。 - 【請求項１７】 前記アクセス手段は、外部から供給さ
れたコマンドに応答して、前記第１および第２のモード
を切り換えることを特徴とする請求項１６に記載のラン
ダム・アクセス可能メモリ。 - 【請求項１８】 前記第１領域はユーザに見えるデータ
を格納し、前記第２領域はユーザに見えないデータを格
納することを特徴とする請求項１７に記載のランダム・
アクセス可能メモリ。 - 【請求項１９】 前記ランダム・アクセス可能メモリは
一括消去可能であり、前記第２領域は、前記第１領域に
格納されたデータに関するステイタス情報を格納する領
域と誤り訂正コードを格納する領域を含むことを特徴と
する請求項１８に記載のランダム・アクセス可能メモ
リ。 - 【請求項２０】 前記ステイタス情報格納領域は、各ワ
ードラインの最初にアクセスされる部分に位置すること
を特徴とする請求項１９に記載のランダム・アクセス可
能メモリ。 - 【請求項２１】 前記誤り訂正コード格納領域は、各ワ
ードラインの最後にアクセスされる部分に位置すること
を特徴とする請求項１９に記載のランダム・アクセス可
能メモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25628492A JPH0778766B2 (ja) | 1992-09-25 | 1992-09-25 | ランダム・アクセス可能かつ書換え可能メモリを用いる外部記憶装置におけるプログラム直接実行の制御方法および装置 |
| EP93306877A EP0592098A3 (en) | 1992-09-25 | 1993-08-31 | Control method and apparatus for directly executing a program on an external device using a rewritable random access memory. |
| US08/841,976 US5787493A (en) | 1992-09-25 | 1997-04-08 | Control method and apparatus for direct execution of a program on an external apparatus using a randomly accessible and rewritable memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25628492A JPH0778766B2 (ja) | 1992-09-25 | 1992-09-25 | ランダム・アクセス可能かつ書換え可能メモリを用いる外部記憶装置におけるプログラム直接実行の制御方法および装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06131266A true JPH06131266A (ja) | 1994-05-13 |
| JPH0778766B2 JPH0778766B2 (ja) | 1995-08-23 |
Family
ID=17290515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25628492A Expired - Lifetime JPH0778766B2 (ja) | 1992-09-25 | 1992-09-25 | ランダム・アクセス可能かつ書換え可能メモリを用いる外部記憶装置におけるプログラム直接実行の制御方法および装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5787493A (ja) |
| EP (1) | EP0592098A3 (ja) |
| JP (1) | JPH0778766B2 (ja) |
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