RU2005129257A - Обеспечение элементов-защелок сохранения данных в интегральных схемах - Google Patents

Обеспечение элементов-защелок сохранения данных в интегральных схемах Download PDF

Info

Publication number
RU2005129257A
RU2005129257A RU2005129257/09A RU2005129257A RU2005129257A RU 2005129257 A RU2005129257 A RU 2005129257A RU 2005129257/09 A RU2005129257/09 A RU 2005129257/09A RU 2005129257 A RU2005129257 A RU 2005129257A RU 2005129257 A RU2005129257 A RU 2005129257A
Authority
RU
Russia
Prior art keywords
delayed
processing
value
uncontrolled
integrated circuit
Prior art date
Application number
RU2005129257/09A
Other languages
English (en)
Inventor
Тодд Майкл ОСТИН (US)
Тодд Майкл ОСТИН
Дэвид Теодор БЛААУ (US)
Дэвид Теодор БЛААУ
Тревор Найджел МАДЖ (US)
Тревор Найджел МАДЖ
Крижтиан ФЛОТНЕР (GB)
Крижтиан ФЛОТНЕР
Original Assignee
Арм Лимитед (Gb)
Арм Лимитед
Юниверсити Оф Мичиган (Us)
Юниверсити Оф Мичиган
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US10/392,382 external-priority patent/US7278080B2/en
Application filed by Арм Лимитед (Gb), Арм Лимитед, Юниверсити Оф Мичиган (Us), Юниверсити Оф Мичиган filed Critical Арм Лимитед (Gb)
Publication of RU2005129257A publication Critical patent/RU2005129257A/ru

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/1666—Error detection or correction of the data by redundancy in hardware where the redundant component is memory or memory area
    • G06F11/167—Error detection by comparing the memory output
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3237—Power saving characterised by the action undertaken by disabling clock generation or distribution
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3287—Power saving characterised by the action undertaken by switching off individual functional units in the computer system
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3867—Concurrent instruction execution, e.g. pipeline or look ahead using instruction pipelines
    • G06F9/3869—Implementation aspects, e.g. pipeline latches; pipeline synchronisation and clocking
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2281—Timing of a read operation
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D30/00—Reducing energy consumption in communication networks
    • Y02D30/50—Reducing energy consumption in communication networks in wire-line communication networks, e.g. low power modes or reduced link rate

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Quality & Reliability (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • Logic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Advance Control (AREA)
  • Pulse Circuits (AREA)
  • Power Sources (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Claims (48)

1. Интегральная схема, содержащая набор каскадов обработки, причем по меньшей мере один из каскадов обработки имеет в наличии логику обработки, которая действует, чтобы выполнять операцию обработки по меньшей мере над одним входным значением каскада обработки для генерирования выходного сигнала логики обработки; и контроллер режима пониженного энергопотребления, который действует, чтобы управлять интегральной схемой для переключения между рабочим режимом, в котором интегральная схема выполняет операции обработки, и ждущим режимом, в котором интегральная схема сохраняет значения сигналов, но не выполняет операции обработки; при этом упомянутый по меньшей мере один из каскадов обработки содержит элемент-защелку незадержанной фиксации, который действует, чтобы фиксировать незадержанное значение выходного сигнала логики обработки в незадержанный момент времени фиксирования; и элемент-защелку задержанной фиксации, который действует в течение рабочего режима, чтобы фиксировать упомянутое задержанное значение выходного сигнала логики обработки в задержанный момент времени фиксирования, упомянутый задержанный момент времени фиксирования является более поздним, чем незадержанный момент времени фиксирования, упомянутое незадержанное значение передают в качестве входного значения каскада обработки на последующий каскад обработки прежде задержанного времени фиксирования, и различие между незадержанным значением и задержанным значением указывает, что операция обработки данных не является завершенной в незадержанный момент времени фиксирования; упомянутый элемент-защелка задержанной фиксации действует в течение ждущего режима для сохранения задержанного значения, пока питание элемента-защелки незадержанной фиксации выключено, и он является чувствительным к потере незадержанного значения; и упомянутый элемент-защелка задержанной фиксации выполнен имеющим более низкое статическое энергопотребление.
2. Интегральная схема по п.1, в которой упомянутый элемент-защелка задержанной фиксации имеет более низкое быстродействие, чем упомянутый элемент-защелка незадержанной фиксации.
3.Интегральная схема по п.1 или 2, в которой при переключении из ждущего режима в рабочий режим упомянутое задержанное значение, сохраненное в элементе-защелке задержанной фиксации, передают в качестве упомянутого входного значения каскада обработки на последующий каскад обработки.
4.Интегральная схема по п.3, в которой упомянутое задержанное значение копируют в элемент-защелку незадержанной фиксации, в элемент-защелку задержанной фиксации при переключении из ждущего режима в рабочий режим.
5. Интегральная схема по п.1 или 2, в которой упомянутый по меньшей мере один из каскадов обработки содержит компаратор, который действует, чтобы сравнивать незадержанное значение и задержанное значение для выявления изменения в выходном сигнале логики обработки после незадержанного времени фиксирования, указывающего, что логика обработки не завершила операцию обработки в незадержанный момент времени фиксирования; и логику исправления ошибок, которая, если компаратор выявляет упомянутое изменение, действует, чтобы выполнить операцию восстановления после ошибки, подавляющую использование незадержанного значения последующим каскадом обработки.
6. Интегральная схема по п.1 или 2, содержащая датчик метастабильности, который действует, чтобы выявлять метастабильность в упомянутом незадержанном значении, и запускает логику исправления ошибок, чтобы подавить использование незадержанного значения, если определено, что оно является метастабильным.
7. Интегральная схема по п.1 или 2, в которой, если компаратор выявляет изменение, то логика исправления ошибок действует, чтобы заменить упомянутое незадержанное значение задержанным значением в качестве упомянутого выходного сигнала каскада обработки.
8. Интегральная схема по п.7, в которой подача упомянутого задержанного значения на последующий каскад обработки принудительно задает продолжение операций обработки.
9. Интегральная схема по п.1 или 2, в которой, если компаратор выявляет упомянутое изменение, то логика исправления ошибок действует, чтобы принудительно задать сохраненение упомянутого задержанного значения в элементе-защелке незадержанной фиксации взамен незадержанного значения.
10. Интегральная схема по п.1 или 2, в которой операции обработки внутри каскада обработки и последующего каскада обработки являются возбуждаемыми посредством незадержанного тактового сигнала.
11. Интегральная схема по п.10, в которой, если компаратор выявляет упомянутое изменение, то логика восстановления после ошибки действует, чтобы пропустить незадержанный тактовый сигнал для обеспечения времени последующему каскаду обработки на восстановление от ввода упомянутого незадержанного значения и взамен этого использовать упомянутое задержанное значение.
12. Интегральная схема по п.11, в которой упомянутый незадержанный момент времени фиксирования является выведенным на основании заранее установленной фазовой точки упомянутого незадержанного тактового сигнала, задержанную по фазе модификацию упомянутого незадержанного тактового сигнала используют в качестве задержанного тактового сигнала, и упомянутый задержанный момент времени фиксирования является выведенным на основании заранее установленной фазовой точки упомянутого задержанного тактового сигнала.
13. Интегральная схема по п.1 или 2, в которой каскады упомянутого набора каскадов обработки являются соответствующими каскадами конвейера внутри синхронного конвейера.
14. Интегральная схема по п.1 или 2, в которой минимальное время обработки, требуемое для упомянутой операции обработки, больше времени, отделяющего задержанный момент времени фиксирования от незадержанного времени фиксирования, так что на задержанное значение не воздействует операция обработки, выполняемая над другими входными значениями.
15. Интегральная схема по п.14, в которой упомянутая логика обработки включает в себя один или несколько элементов задержки, чтобы гарантировать, что упомянутое минимальное время обработки является превышенным.
16. Интегральная схема по п.1 или 2, в которой максимальное время обработки, требуемое для упомянутой операции обработки, меньше суммы значений промежутка времени, отделяющего упомянутый задержанный момент времени фиксирования от упомянутого незадержанного времени фиксирования, и промежутка времени между незадержанными моментами времени фиксирования, так что логика обработки завершит операцию обработки к задержанному моменту времени фиксирования.
17. Интегральная схема по п.1 или 2, в которой упомянутые каскады обработки являются частью процессора данных.
18. Интегральная схема по п.5, содержащая схему счетчика ошибок, которая действует, чтобы хранить значение счетчика выявления ошибок, соответствующих упомянутому изменению.
19. Интегральная схема по п.18, в которой значение упомянутого счетчика может быть считано посредством программного обеспечения.
20. Интегральная схема по п.1 или 2, содержащая блок мониторинга, который действует, чтобы осуществлять текущий контроль рабочих параметров, включая величину полезной работы, выполненной в ходе продвижения упомянутой операции обработки, и величину работы, используемой для выполнения упомянутых операций восстановления после ошибок.
21. Интегральная схема по п.20, в которой одним или несколькими параметрами функционирования управляют в зависимости от упомянутых рабочих параметров.
22. Интегральная схема по п.21, в которой упомянутые один или несколько параметров функционирования включают в себя по меньшей мере одно из рабочего напряжения; рабочей частоты; напряжения смещения на корпусе интегральной схемы; и температуры.
23. Интегральная схема по п.1 или 2, в которой упомянутый элемент-защелка задержанной фиксации используется также в качестве элемента-защелки последовательного тракта сканирования внутри последовательного тракта сканирования.
24. Интегральная схема по п.1 или 2, в которой упомянутый элемент-защелка задержанной фиксации используется также в качестве элемента-защелки последовательного тракта сканирования в пределах последовательного тракта сканирования, и значение сигнала, последовательно подаваемого на вход упомянутого элемента-защелки последовательного тракта сканирования, принудительно задают в упомянутом элементе-защелке незадержанной фиксации в течение диагностических операций с использованием упомянутой логики восстановления при ошибке.
25. Способ действия интегральной схемы, имеющей набор каскадов обработки, причем по меньшей мере один из каскадов обработки имеет логику обработки, которая действует, чтобы выполнять операцию обработки по меньшей мере над одним входным значением каскада обработки для генерирования выходного сигнала логики обработки, упомянутый способ содержит этапы, на которых управляют интегральной схемой для переключения между рабочим режимом, в котором интегральная схема выполняет операции обработки, и ждущим режимом, в котором интегральная схема сохраняет значения сигналов, но не выполняет операции обработки; внутри упомянутого по меньшей мере одного из каскадов обработки фиксируют в элементе-защелке незадержанной фиксации незадержанное значение упомянутого выходного сигнала логики обработки в незадержанный момент времени фиксирования; и в течение упомянутого рабочего режима фиксируют в элементе-защелке задержанной фиксации задержанное значение упомянутого выходного сигнала логики обработки в задержанный момент времени фиксирования, упомянутый задержанный момент времени фиксирования является более поздним, чем упомянутый незадержанный момент времени фиксирования, упомянутое незадержанное значение передают в качестве входного значения каскада обработки на последующий каскад обработки прежде упомянутого задержанного момента времени фиксирования, и различие между упомянутым незадержанным значением и упомянутым задержанным значением указывает, что упомянутая операция обработки не является завершенной в упомянутый незадержанный момент времени фиксирования; и в течение ждущего режима сохраняют упомянутое задержанное значение в упомянутом элементе-защелке задержанной фиксации, пока питание упомянутого элемента-защелки незадержанной фиксации выключено, и он является чувствительным к потере упомянутого незадержанного значения; при этом упомянутый элемент-защелка задержанной фиксации выполнен имеющим более низкое статическое энергопотребление, чем упомянутый элемент-защелка незадержанной фиксации.
26. Способ по п.25, в котором упомянутый элемент-защелка задержанной фиксации имеет более низкое быстродействие, чем упомянутый элемент-защелка незадержанной фиксации.
27. Способ по п.25 или 26, в котором при переключении из ждущего режима в рабочий режим упомянутое задержанное значение, сохраненное в элементе-защелке задержанной фиксации, передают в качестве упомянутого входного значения каскада обработки на последующий каскад обработки.
28. Способ по п.27, в котором упомянутое задержанное значение копируют в элемент-защелку незадержанной фиксации при переключении из ждущего режима в рабочий режим.
29. Способ по п.25 или 26, содержащий выполнение в упомянутом по меньшей мере одном из каскадов обработки этапа сравнения незадержанного значения и задержанного значения, чтобы выявлять изменение в упомянутом выходном сигнале логики обработки после упомянутого незадержанного времени фиксирования, которое указывает, что упомянутая логика обработки не завершила операцию обработки в упомянутый незадержанный момент времени фиксирования; и при выявлении упомянутого изменения выполняют операцию восстановления после ошибки, подавляющую использование упомянутого незадержанного значения последующим каскадом обработки.
30. Способ по п.25 или 26, заключающийся в том, что выявляют метастабильность в упомянутом незадержанном значении, и запускают подавление использования упомянутого незадержанного значения, если определено, что оно является метастабильным.
31. Способ по п.25 или 26, в котором при выявлении упомянутого изменения заменяют упомянутое незадержанное значение упомянутым задержанным значением в качестве упомянутого выходного сигнала каскада обработки.
32. Способ по п.31, в котором подача упомянутого задержанного значения на упомянутый последующий каскад обработки принудительно задает продолжение операций обработки.
33. Способ по п.25 или 26, в котором при выявлении упомянутого изменения принудительно сохраняют задержанное значение в упомянутом элементе-защелке незадержанной фиксации взамен упомянутого незадержанного значения.
34. Способ по п.25 или 26, в котором операции обработки внутри упомянутого каскада обработки и упомянутого последующего каскада обработки являются возбуждаемыми посредством незадержанного тактового сигнала.
35. Способ по п.34, в котором при выявлении упомянутого изменения пропускают упомянутый незадержанный тактовый сигнал, чтобы обеспечить время упомянутому последующему каскаду обработки для восстановления от ввода упомянутого незадержанного значения и взамен использовать упомянутое задержанное значение.
36. Способ по п.35, в котором упомянутый незадержанный момент времени фиксирования является выведенным на основании заранее установленной фазовой точки незадержанного тактового сигнала, задержанную по фазе модификацию незадержанного тактового сигнала используют в качестве задержанного тактового сигнала, и упомянутый задержанный момент времени фиксирования является выведенным на основании заранее установленной фазовой точки упомянутого задержанного тактового сигнала.
37. Способ по п.25 или 26, в котором каскады упомянутого набора каскадов являются соответствующими каскадами конвейера внутри синхронного конвейера.
38. Способ по п.25 или 26, в котором минимальное время обработки, требуемое для упомянутой операции обработки, больше времени, отделяющего упомянутый задержанный момент времени фиксирования от упомянутого незадержанного времени фиксирования, так что на задержанное значение не воздействуют операции обработки, выполняемые над другими входными значениями.
39. Способ по п.38, в котором упомянутая логика обработки включает в себя один или несколько элементов задержки, чтобы гарантировать, что минимальное время обработки является превышенным.
40. Способ по п.25 или 26, в котором максимальное время обработки, требуемое для упомянутой операции обработки, меньше суммы значений времени, отделяющего упомянутый задержанный момент времени фиксирования от упомянутого незадержанного момента времени фиксирования, и времени между незадержанными моментами времен фиксирования данных, так что логика обработки завершит операцию обработки к упомянутому задержанному моменту времени фиксирования.
41. Способ по п.25 или 26, в котором упомянутые каскады обработки являются частью процессора данных.
42. Способ по п.25 или 26, содержащий этап сохранения значения счетчика выявления ошибок, соответствующих упомянутому изменению.
43. Способ по п.42, в котором значение счетчика может быть считано посредством программного обеспечения.
44. Способ по п.25 или 26, содержащий этап, на котором осуществляют мониторинг параметров работы, включая величину полезной работы, выполненной в ходе продвижения упомянутой операции обработки, и величину работы, используемой для выполнения упомянутой операции восстановления после ошибок.
45. Способ по п.44, в которой одним или несколькими рабочими параметрами управляют в зависимости от упомянутых параметров работы.
46. Способ по п.45, в котором упомянутые один или несколько рабочих параметров включают в себя по меньшей мере одно из рабочего напряжения; рабочей частоты; напряжения смещения на подложке интегральной схемы; и температуры.
47. Способ по п.25 или 26, в котором упомянутый элемент-защелку задержанной фиксации также используют в качестве элемента-защелки последовательного тракта сканирования в последовательном тракте сканирования.
48. Способ по п.25 или 26, в котором упомянутый элемент-защелку задержанной фиксации также используют в качестве элемента-защелки последовательного тракта сканирования в последовательном тракте сканирования, и значение сигнала, последовательно подаваемого на вход элемента-защелки последовательного тракта сканирования, принудительно задают в упомянутый элемент-защелку незадержанной фиксации в течение диагностических операций с использованием упомянутой логики восстановления ошибок.
RU2005129257/09A 2003-03-20 2004-03-17 Обеспечение элементов-защелок сохранения данных в интегральных схемах RU2005129257A (ru)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US10/392,382 US7278080B2 (en) 2003-03-20 2003-03-20 Error detection and recovery within processing stages of an integrated circuit
US10/392,382 2003-03-20
US10/779,817 US7310755B2 (en) 2003-03-20 2004-02-18 Data retention latch provision within integrated circuits
US10/779,817 2004-02-18

Publications (1)

Publication Number Publication Date
RU2005129257A true RU2005129257A (ru) 2006-01-27

Family

ID=33032650

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2005129257/09A RU2005129257A (ru) 2003-03-20 2004-03-17 Обеспечение элементов-защелок сохранения данных в интегральных схемах

Country Status (6)

Country Link
EP (1) EP1604265B1 (ru)
JP (1) JP4335253B2 (ru)
KR (1) KR100994188B1 (ru)
DE (1) DE602004001228T2 (ru)
RU (1) RU2005129257A (ru)
WO (1) WO2004084053A1 (ru)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102005022875B4 (de) * 2005-05-18 2007-05-31 Infineon Technologies Ag Schaltung und Verfahren zur Steuerung des Leistungsverbrauchs in integrierten Schaltungen
US8327173B2 (en) * 2007-12-17 2012-12-04 Nvidia Corporation Integrated circuit device core power down independent of peripheral device operation
US8321824B2 (en) 2009-04-30 2012-11-27 Synopsys, Inc. Multiple-power-domain static timing analysis
JP2011090448A (ja) * 2009-10-21 2011-05-06 Renesas Electronics Corp 半導体集積回路
US9063734B2 (en) * 2012-09-07 2015-06-23 Atmel Corporation Microcontroller input/output connector state retention in low-power modes
KR101570112B1 (ko) 2014-10-02 2015-11-19 전자부품연구원 Ｓｒ 래치의 준안정성 탐지 및 보정 회로
US10348302B1 (en) * 2018-05-31 2019-07-09 Bae Systems Information And Electronic Systems Integration Inc. Radiation-hardened latch circuit

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5203003A (en) 1991-03-28 1993-04-13 Echelon Corporation Computer architecture for conserving power by using shared resources and method for suspending processor execution in pipeline

Also Published As

Publication number Publication date
EP1604265B1 (en) 2006-06-14
DE602004001228T2 (de) 2007-05-03
DE602004001228D1 (de) 2006-07-27
JP4335253B2 (ja) 2009-09-30
JP2006520955A (ja) 2006-09-14
KR100994188B1 (ko) 2010-11-12
EP1604265A1 (en) 2005-12-14
WO2004084053A1 (en) 2004-09-30
KR20050118184A (ko) 2005-12-15
WO2004084053A8 (en) 2005-07-28

Similar Documents

Publication Publication Date Title
US7401273B2 (en) Recovery from errors in a data processing apparatus
JP4750564B2 (ja) リセット信号生成回路
WO2013126611A1 (en) A circuit for detecting a voltage change using a time-to-digital converter
RU2005129270A (ru) Однаружение и устранение систематических и случайных ошибок в процессорных каскадах интегральной схемы
US20050189972A1 (en) System and method for achieving low power standby and fast relock for digital phase lock loop
KR100880831B1 (ko) 시스템 및 그것의 부트 코드 로딩 방법
US7573340B2 (en) Temperature detecting apparatus
US7895469B2 (en) Integrated circuit using speculative execution
RU2005129257A (ru) Обеспечение элементов-защелок сохранения данных в интегральных схемах
JP2006172202A (ja) 半導体装置
WO2006115474A1 (en) Error recovery within processing stages of an integrated circuit
JP3997848B2 (ja) 発振制御回路
JP2776772B2 (ja) 発振制御回路
US6496078B1 (en) Activating on-chip oscillator using ring oscillator
JP2006350930A (ja) 制御回路及び情報処理装置
JPH05303440A (ja) デジタル回路のリセット制御装置
JP5000420B2 (ja) Ｐｌｌシンセサイザー回路
KR100721627B1 (ko) 파워 온 리셋 회로
JP2692649B2 (ja) 測定装置およびロジックアナライザ
JPH05303441A (ja) デジタル回路の電源オフ／オン制御装置
JPH05265791A (ja) 状態遷移監視回路
JPH05303443A (ja) プリチャージ信号制御装置
JPH05303442A (ja) デジタル回路の電源オフ／オン制御装置
JP2000047750A (ja) マイクロコンピュータ駆動クロック信号の発振レベル検出回路
JP2006209186A (ja) クロック制御装置及び電子機器

Legal Events

Date Code Title Description
FA93 Acknowledgement of application withdrawn (no request for examination)

Effective date: 20100616