JP3997848B2 - 発振制御回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、水晶発振器などの発振回路の発振状態を判別するための発振状態判別回路、および発振回路の発振状態や発振出力を制御するための発振制御回路に関し、更に詳しくは、発振回路の発振初期の不安定な動作を改善するための技術に関する。
【０００２】
【従来の技術】
従来から水晶振動子を用いた発振回路（即ち水晶発振器）が各種の電子機器に搭載されており、近年の電子機器の小型化に伴って水晶振動子の小型化も図られている。水晶振動子を小型化すると、水晶振動子を励振する信号により水晶振動子がダメージを受けやすくなる。このため、発振回路には、発振状態が安定的に維持される限度において水晶振動子を励振する信号レベルを抑制するためのいわゆるダンピング抵抗が設けられている。
【０００３】
ところで、このダンピング抵抗は、水晶振動子の励振を抑えるように作用するものであるから、例えば電源投入直後の発振初期において、発振状態が安定するまでに時間を要するという不都合がある。このような不都合を解消するため、発振初期においてダンピング抵抗の値を小さく制御し、発振状態が安定した後にダンピング抵抗を本来の値に切り替える手法が採られている。
【０００４】
図１３（ａ）に、ダンピング抵抗の切り替え技術が適用された従来技術に係る発振回路の一例を示す。同図において、水晶振動子ＸＴは、発振周波数を設定するためのもので、インバータＩＡの入力部と出力部との間に接続される。インバータＩＡは、水晶振動子ＸＴを励振するための反転増幅器として機能するものである。抵抗Ｒｆは、インバータＩＡの動作点を設定するためのものであり、インバータＩＡの入力部と出力部との間に接続される。この発振回路が発振するためには、インバータＩＡの小振幅時の利得が水晶振動子ＸＴでの損失分を上回る必要があり、そのような利得が得られるように抵抗ＲｆによってインバータＩＡの動作点が設定される。
【０００５】
ダンピング抵抗Ｒｄは、水晶振動子ＸＴを励振する信号レベルを抑制するためのものであり、スイッチＳＷはダンピング抵抗Ｒｄの抵抗値を切り替えるためのものである。コンデンサＣＡ，ＣＢは、水晶振動子ＸＴを励振して得られる発振波形から高調波成分を除去するためのものである。インバータＩＢは、上述のインバータＩＡの出力部に現れる発振信号を波形整形してクロック信号ＣＫＸとして出力するものである。タイマー回路ＴＭは、リセット信号ＲＳＴをトリガーとして一定時間を計時するものであり、計時中にハイレベルとなる窓信号ＷＩＮを出力する。タイマー回路ＴＭが計時する一定時間は、発振動作が不安定な期間（例えば電源電圧の過渡期間）を十分に包含する程の時間に設定される。
【０００６】
以下、上述の従来技術の動作を説明する。
まず、電源投入から時間が経過して、発振動作が安定状態にある場合を説明する。この場合、タイマー回路ＴＭは機能せず、スイッチＳＷの接点は、ダンピング抵抗Ｒｄの値が正規の値となるように固定されている。この状態では、インバータＩＡと水晶振動子ＸＴが負帰還ループを形成して発振し、インバータＩＡの出力部に発振信号が現れる。このとき、発振周波数が水晶振動子ＸＴの固有振動数からずれると、そのずれの方向に応じて水晶振動子ＸＴが誘導性または容量性を示す。この結果、発振周波数が水晶振動子ＸＴの固有振動数付近に安定し、インバータＩＢから、水晶振動子ＸＴの固有振動数に応じた周波数を有するクロック信号ＣＫＸが出力される。このクロック信号ＣＫＸが図示しない回路系に入力され、その回路系の動作に用いられる。
【０００７】
次に、電源投入時に発振動作が不安定な状態にある場合について図１３（ｂ）を参照して説明する。この場合、同図に示す時刻ｔ１１において電源ＶＤＤが投入されると、この電源ＶＤＤの電圧がある時定数をもって上昇する。そして、電源ＶＤＤにより給電される上述のインバータＩＡが増幅動作を行い得る状態となり、発振動作が開始し、クロック信号ＣＫＸが出力される。
一方、タイマー回路ＴＭは、時刻ｔ１１に電源ＶＤＤが投入されると、この発振回路を搭載するシステムから、電源ＶＤＤの投入を検出して生成されたリセット信号ＲＳＴを入力する。そして、タイマー回路ＴＭは、リセット信号ＲＳＴにより一旦リセットされた後に時刻ｔ１２までの一定時間を計時し、この計時中に窓信号ＷＩＮとしてハイレベルを出力する。この窓信号ＷＩＮはスイッチＳＷに与えられ、このスイッチＳＷの状態が制御される。
【０００８】
即ち、時刻ｔ１１においてタイマー回路ＴＭが計時を開始し、窓信号ＷＩＮがハイレベルになる。この窓信号ＷＩＮを受けてダンピング抵抗Ｒｄの値が小さくなるようにスイッチＳＷの接点が切り替わる。これにより、ダンピング抵抗Ｒｄによる励振レベルの抑制が緩和される。この結果、発振動作が促されて発振状態が速やかに安定する。また、時刻ｔ１２においてタイマー回路ＴＭが一定時間を計時し終え、窓信号ＷＩＮがローレベルになると、スイッチＳＷの接点が切り替わってダンピング抵抗Ｒｄの値が本来の値になる。これにより、水晶振動子ＸＴの励振レベルが、発振を維持する上で必要とされるレベルに抑えられる。
【０００９】
ここで、タイマー回路ＴＭが計時する一定時間は、上述のように発振動作が不安定な期間（電源の過渡期間）を含むように設定されているので、時刻ｔ１２においてスイッチＳＷが切り替わる時点では、すでに発振動作は安定した状態にある。従って、時刻ｔ１２においてダンピング抵抗Ｒｄが本来の値に設定されても、このことにより発振動作が不安定になることはなく、安定した発振動作が維持される。
以上のように、従来技術によれば、発振初期の一定時間にわたってダンピング抵抗Ｒｄの抵抗値を小さく設定することにより発振動作を速やかに安定状態に移行させ、その後、一定時間が経過した時点でダンピング抵抗Ｒｄを本来の値に設定して発振状態を維持させる。
【００１０】
【発明が解決しようとする課題】
ところで、上述の従来技術によれば、電源投入時に発振動作が不安定となる時間の長さは、電源の時定数などの不確定要素に大きく依存する。このため、発振状態が確実に安定してからダンピング抵抗Ｒｄを本来の値に切り替えようとすると、タイマー回路ＴＭの計時時間（一定時間）を十分にながく設定する必要がある。しかしながら、タイマー回路ＴＭの計時時間を長く設定すると、発振動作が安定した後もしばらくの間、ダンピング抵抗Ｒｄが小さな値に維持され、水晶振動子ＸＴに印加される励振レベルが大きくなるので、水晶振動子に比較的大きなストレスが加わり、水晶振動子ＸＴにダメージを与える一因となる。
また、発振動作が不安定な状態で生成された発振信号を外部装置が入力した場合、この外部装置が異常な動作を行って故障する場合も起こり得る。
【００１１】
この発明は、上記事情に鑑みてなされたもので、発振回路の発振状態を判別することを可能とする発振状態判別回路を提供することを第１の目的とし、また、発振状態を判別して速やかにダンピング抵抗を切り替えることを可能とする発振制御回路を提供することを第２の目的とし、さらに、発振回路が出力する不安定な発振信号により外部装置の異常動作を防止することを可能とする発振制御回路を提供することを第３の目的とする。
【００１２】
【課題を解決するための手段】
本発明の第１の関連発明は、発振回路の発振動作が安定状態にあるか否かを判別するための発振状態判別回路であって、前記発振回路が出力する発振信号を逓倍してクロック信号を生成し、該クロック信号が前記発振信号に同期するように該クロック信号の位相を制御するＰＬＬ回路と、前記発振信号と前記クロック信号との位相関係から前記ＰＬＬ回路がロック状態にあるか否かを判別する判別回路と、を備えたことを特徴とする。
【００１３】
この構成によれば、ＰＬＬ回路が生成するクロック信号は発振回路が出力する発振信号に同期するように位相制御されるので、発振回路の発振動作が安定状態にあれば、ＰＬＬ回路がロック状態となり、発振信号とクロック信号との位相関係が一定の関係に維持される。これに対して、発振回路の発振動作が安定していない場合、発振信号の周波数が変動するため、ＰＬＬ回路がロック状態ではなり、発振信号とクロック信号との位相関係が一定の関係に維持されなくなる。従って、発振回路が出力した発振信号とＰＬＬ回路が生成したクロック信号との位相関係から、ＰＬＬ回路がロック状態にあるか否かを判別すれば、発振回路の発振動作が安定状態にあるか否かを判別することが可能となる。
【００１４】
本発明の第２の関連発明は、発振回路に設けられたダンピング抵抗を切り替えて該発振回路の発振状態を制御する発振制御回路であって、前記発振回路が出力する発振信号を逓倍してクロック信号を生成し、該クロック信号が前記発振信号に同期するように該クロック信号の位相を制御するＰＬＬ回路と、前記発振信号と前記クロック信号との位相関係から該ＰＬＬ回路がロック状態にあるか否かを判別する判別回路と、前記位相判別回路の判別結果に基づき前記ダンピング抵抗を切り替えるためのスイッチと、を備えたことを特徴とする。
【００１５】
この構成によれば、上記請求項１に記載された発明と同様にして発振回路の発振状態が判別される。そして、この判別結果に応じてスイッチによりダンピング抵抗が切り替えられる。例えば、発振動作が安定状態にないと判別された場合、ダンピング抵抗の抵抗値が小さくなるようにスイッチが切り替わる。また、発振動作が安定状態にあると判別された場合、ダンピング抵抗が本来の抵抗値（安定状態にある場合に設定されるべき抵抗値）となるようにスイッチが切り替わる。従って、発振動作が不安定な場合にダンピング抵抗を小さな値に制御し、発振動作が安定した場合にダンピング抵抗を本来の抵抗値に切り替えることが可能となる。
【００１６】
本発明の第３の関連発明は、発振回路が出力する発振信号から派生的に生成された信号の出力を制御する発振制御回路であって、前記発振信号を逓倍してクロック信号を生成し、該クロック信号が前記発振信号に同期するように該クロック信号の位相を制御するＰＬＬ回路と、前記発振信号と前記クロック信号との位相関係から該ＰＬＬ回路がロック状態にあるか否かを判別する判別回路と、前記発振信号から派生的に生成された信号を入力し、前記判別回路の判別結果が否定的である場合に該信号の通過を阻止するゲート回路と、を備えたことを特徴とする。
この構成によれば、上記第１の関連発明と同様にして発振状態が判別される。そして、この判別結果が否定的である場合（発振動作が安定していないと判別された場合）、ゲート回路が、発振回路の出力信号から派生的に生成された信号の通過を阻止する。従って、不安定な発振信号が外部に出力されることがなく、この発振信号を入力する外部装置の異常動作を防止することが可能となる。
【００１７】
本発明の第４の関連発明は、発振回路が出力する発振信号から派生的に生成された信号の出力を制御する発振制御回路であって、前記発振信号に基づき所定時間を計時するタイマー回路と、前記発振信号から派生的に生成された信号を入力し、前記タイマー回路が前記所定時間の計時を終了するまでの期間において該信号の通過を阻止するゲート回路と、を備えたことを特徴とする。
この構成によれば、発振回路が発振を開始すると、この発振回路の出力信号を受けてタイマー回路が所定時間の計時を開始する。そして、タイマー回路が所定時間の計時を終了するまでの期間、ゲート回路が発振回路の出力信号から派生した信号の通過を阻止する。従って、例えば電源投入時に発振状態が不安定となっても、不安定な発振信号が外部に出力されなくなる。よって、この発振信号を入力する外部装置の異常動作を防止することが可能となる。
【００１８】
本発明の第５の関連発明は、上記関連発明において、前記判別回路が、前記ＰＬＬ回路により生成されたクロック信号に基づき前記発振信号を順次取り込み、時系列的に連続した複数ビットの信号を格納するシフトレジスタと、前記シフトレジスタに格納された複数ビットの信号をデコードして、前記発振回路の発振動作が安定状態にあるときに前記複数ビットの信号の論理値として現れるべき所定の論理値の組み合わせを検出し、その検出結果を示す信号を出力するデコード回路と、前記デコード回路の出力信号に基づき前記ダンピング抵抗を切り替えるための信号を生成して出力する信号生成回路と、を備えたことを特徴とする。
【００１９】
この構成によれば、発振回路が出力する発振信号とＰＬＬ回路が出力するクロック信号との位相関係に応じて、シフトレジスタに格納されるビット信号の論理値の組み合わせが定まる。ここで、ＰＬＬ回路がロック状態にあれば、発振信号とクロック信号との位相関係が一定の関係を維持し、シフトレジスタに格納される複数ビットの信号の論理値が所定の論理値の組み合わせとなる。この論理値の組み合わせをデコーダ回路が検出し、信号生成回路が所定の論理値を有する信号を出力する。従って、発振回路が出力する発振信号とＰＬＬ回路が生成するクロック信号との位相関係から、ＰＬＬ回路がロック状態にあるか否かを判別することが可能になる。
【００２０】
これに対し、ＰＬＬ回路がロック状態になければ、発振信号とクロック信号とが一定の位相関係になくなり、シフトレジスタに格納された複数ビットの信号の論理値が所定の論理値の組み合わせとならない。これにより、デコーダ回路が所定の論理値の組み合わせを検出せず、ＰＬＬ回路がロック状態にないことが把握される。よって、この構成によればＰＬＬ回路がロック状態にあるか否かを判別することが可能となる。
【００２１】
請求項１に記載された発明は、発振回路に設けられたダンピング抵抗を切り替えて該発振回路の発振状態を制御する発振制御回路であって、前記発振回路が出力する発振信号を逓倍してクロック信号を生成し、該クロック信号が前記発振信号に同期するように該クロック信号の位相を制御するＰＬＬ回路と、前記発振信号と前記クロック信号との位相関係から該ＰＬＬ回路がロック状態にあるか否かを判別する判別回路と、前記位相判別回路の判別結果に基づき前記ダンピング抵抗を切り替えるためのスイッチと、を備え、前記判別回路が、前記ＰＬＬ回路により生成されたクロック信号に基づき前記発振信号を順次取り込み、時系列的に連続した複数ビットの信号を格納するシフトレジスタと、前記シフトレジスタに格納された複数ビットの信号をデコードして、前記発振回路の発振動作が安定状態にあるときに前記複数ビットの信号の論理値として現れるべき所定の論理値の組み合わせを検出し、その検出結果を示す信号を出力するデコード回路と、前記デコード回路の出力信号に基づき前記ダンピング抵抗を切り替えるための信号を生成して出力する信号生成回路と、を備え、前記信号生成回路が、前記ＰＬＬ回路により生成されたクロック信号に基づき第１の所定時間を計時してパルスを出力する第１のタイマー回路と、前記第１の所定時間で規定される期間において前記デコード回路が前記所定の論理値の組み合わせを検出したことを条件に、前記第１のタイマー回路が出力するパルスのタイミングで、前記ダンピング抵抗を切り替えるための信号として所定の信号レベルを出力する順序回路と、を備えて構成されたことを特徴とする。
この構成によれば、前記第２および第５の関連発明の作用効果に加えて、所定時間内にデコード回路が所定の論理値の組み合わせを検出した場合にダンピング抵抗を切り替えるための信号として所定の信号レベルを有する信号が生成される。従って、発振動作が安定したと判別された場合にスイッチを切り替えることが可能となる。
請求項２に記載された発明は、前記発振制御回路において、前記順序回路が、前記所定の論理値の組み合わせを示す前記デコード回路の検出結果が前記第１の所定時間に加えてさらに第２の所定時間にわたって維持された場合に、前記ダンピング抵抗を切り替えるための信号として前記所定の信号レベルを出力するように更に構成されたことを特徴とする。
【００２２】
請求項３に記載された発明は、発振回路に設けられたダンピング抵抗を切り替えて該発振回路の発振状態を制御する発振制御回路であって、前記発振回路が出力する発振信号を逓倍してクロック信号を生成し、該クロック信号が前記発振信号に同期するように該クロック信号の位相を制御するＰＬＬ回路と、前記発振信号と前記クロック信号との位相関係から該ＰＬＬ回路がロック状態にあるか否かを判別する判別回路と、前記位相判別回路の判別結果に基づき前記ダンピング抵抗を切り替えるためのスイッチと、を備え、前記判別回路が、前記ＰＬＬ回路により生成されたクロック信号に基づき前記発振信号を順次取り込み、時系列的に連続した複数ビットの信号を格納するシフトレジスタと、前記シフトレジスタに格納された複数ビットの信号をデコードして、前記発振回路の発振動作が安定状態にあるときに前記複数ビットの信号の論理値として現れるべき所定の論理値の組み合わせを検出し、その検出結果を示す信号を出力するデコード回路と、前記デコード回路の出力信号に基づき前記ダンピング抵抗を切り替えるための信号を生成して出力する信号生成回路と、を備え、前記信号生成回路が、前記ＰＬＬ回路により生成されたクロック信号に基づき第１の所定時間を計時して第１の信号を出力する第１のタイマー回路と、前記第１の所定時間で規定される期間において前記デコード回路が前記所定の論理値の組み合わせを検出したことを条件に、前記第１のタイマー回路が出力する第１の信号のタイミングで、第１の所定の信号レベルを出力する第１の順序回路と、前記第１の信号に基づき第２の所定時間を計時して第２の信号を出力すると共に、前記第１の順序回路の出力信号に基づき計時動作を初期化する第２のタイマー回路と、前記第２の信号を受けて、前記ダンピング抵抗を切り替えるための信号として第２の所定の信号レベルを出力する第２の順序回路と、を備えて構成されたことを特徴とする。
この構成によれば、上記請求項１に記載された構成と同様にダンピング抵抗を切り替えるための信号が生成されることに加え、発振回路の発振状態が一旦安定状態となった後の不安定状態を把握することが可能となり、発振状態に応じてスイッチを適応的に切り替えることが可能になる。
請求項４に記載された発明は、前記発振制御回路において、前記発振信号に基づき所定時間を計時する第３のタイマー回路と、前記発振信号を入力し、前記第３のタイマー回路が計時を終了するまでの期間において前記発振信号の通過を阻止するゲート回路と、を更に備えたことを特徴とする。この構成による作用効果は、上記請求項１ないし請求項３の作用効果に加え、上記第４の関連発明の作用効果を含む。
請求項５に記載された発明は、前記発振制御回路において、前記発振信号を入力し、前記判別回路の判別結果が否定的である場合に前記発振信号の通過を阻止するゲート回路を更に備えたことを特徴とする。
【００２３】
本発明の第６の関連発明は、前記関連発明において、前記信号生成回路が、前記ＰＬＬ回路により生成されたクロック信号に基づき所定時間を計時して前記スイッチを切り替えるための信号を出力するタイマー回路と、前記発振回路が出力する発振信号に基づき前記デコード回路の出力信号を順次取り込み、該デコード回路の出力信号に基づき前記タイマー回路の計時動作を初期化する順序回路と、を備えて構成されたことを特徴とする。
【００２４】
この構成によれば、所定時間にわたって所定の論理値の組み合わせが検出されたことを示す信号を順序回路が取り込んだ場合にタイマー回路が所定時間の計時を完了する。逆に言えば、タイマー回路が所定時間の計時を完了した場合、所定時間にわたって順序回路が所定の論理値の組み合わせを検出し続けたことになる。従って、タイマー回路が所定時間の計時を完了したことから、発振状態が安定したことが把握できる。これに対し、タイマー回路の計時動作が未了のまま初期化された場合、デコード回路において所定の論理値の組み合わせが検出されないこととなる。これにより、発振動作が所定の時間にわたって安定状態にある場合にスイッチを切り替えることが可能になる。
【００２５】
請求項６に記載された発明は、前記発振制御回路において、前記ＰＬＬ回路が、前記発振回路が出力する発振信号をＮ（Ｎは２以上の自然数）逓倍してクロック信号を生成し、前記判別回路が、前記発振信号と前記クロック信号との位相関係に応じた（Ｎ＋１）ビットの信号の論理値の組み合わせから前記ＰＬＬ回路がロック状態にあるか否かを判別することを特徴とする。
【００２６】
なお、上記発振制御回路において、前記信号生成回路が、前記発振回路の発振開始から所定時間が経過するまで前記デコード回路の検出結果を無効とするように構成してもよい。この構成によれば、発振状態が安定していない発振動作の開始時において発振状態についての判別が行われず、従って発振状態を判別するための無駄な動作を防止することができ、判別動作を安定的に行うことが可能になる。
【００２７】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
（実施の形態１）
図１に、この発明の実施の形態１に係る発振制御回路１００の構成と、その適用例を示す。この発振制御回路１００は、発振回路ＯＳＣに設けられたダンピング抵抗Ｒｄを切り替えて発振状態を制御するものであって、スイッチ１１０と発振状態判別回路１２０から構成され、また、発振状態判別回路１２０は、ＰＬＬ(Phase Locked Loop)回路１３０と、ロック状態判別回路１４０とから構成される。発振回路ＯＳＣの構成については前述の図１３（ａ）に示す構成と同様であり、図１３（ａ）に示す要素と共通する要素には同一符号を付し、これらの説明を省略する。なお、スイッチ１１０は、図１３（ａ）に示すスイッチＳＷに相当するものであるが、この実施の形態では発振制御回路１００の構成要素として取り扱う。
【００２８】
具体的に構成を説明する。
図１において、スイッチ１１０は、ダンピング抵抗Ｒｄの値を切り替えるためのものであり、このダンピング抵抗Ｒｄの値として、発振動作が安定している状態において設定されるべき本来の抵抗値と、発振動作を促進させる得る程度に小さな抵抗値とを切り替える。ＰＬＬ回路１３０は、発振回路ＯＳＣの出力信号である発振信号ＣＫＸを逓倍してクロック信号ＣＫＰを生成するものであって、このクロック信号ＣＫＰは発振信号ＣＫＸに同期するように位相が制御されて出力される。この実施の形態１では、発振信号ＣＫＸを２逓倍してクロック信号ＣＫＰを生成するものとし、クロック信号ＣＫＰは発振信号ＣＫＸの２倍の周波数を有するものとする。
ロック状態判別回路１４０は、発振回路ＯＳＣが出力した発振信号ＣＫＸとＰＬＬ回路１３０が生成したクロック信号ＣＫＰとの位相関係から、ＰＬＬ回路１３０がロック状態にあるか否かを判別するものであり、この判別結果に基づきスイッチ１１０の接点を切り替える。
【００２９】
ここで、図２を参照してロック状態判別回路１４０の構成を説明する。
ロック状態判別回路１４０は、クロック信号ＣＫＰに基づき発振信号ＣＫＸを取り込むシフトレジスタ１４１と、デコード回路として機能する排他的論理和回路１４２と、それ以外の後述の信号生成回路とから構成される。
具体的にその構成を説明すると、シフトレジスタ１４１は、時系列的に連続した２ビット分の信号を格納するように構成され、そのデータ入力部には、上述の発振回路ＯＳＣから出力される発振信号ＣＫＸが与えられ、そのクロック入力部にはＰＬＬ回路１３０から出力されるクロック信号ＣＫＰが与えられる。シフトレジスタ１４１に格納された２ビットの信号は排他的論理和回路１４２に与えられる。
【００３０】
また、クロック信号ＣＫＰはタイマー１４３，１４４の入力部に共通に与えられ、タイマー１４３の出力部はタイマー１４４のセット端子に接続され、タイマー１４４の出力部は、インバータ１４５の入力部とＤ型フリップフロップ１４７のクロック入力部に接続される。インバータ１４５の出力部と上述の排他的論理和回路１４２の出力部は、ＲＳ型フリップフロップ１４６のリセット入力部とセット入力部とにそれぞれ接続される。ＲＳ型フリップフロップ１４６の出力部はＤ型フリップフロップ１４７のデータ入力部に接続され、このＤ型フリップフロップ１４７の出力部に現れる信号ＦＬＧはＤ型フリップフロップ１４８のクロック入力部に与えられる。Ｄ型フリップフロップ１４８のデータ入力部は電源に固定される。Ｄ型フリップフロップ１４８の出力部に現れる信号は、上述のスイッチ１１０の接点を切り替えるための信号ＳＥＬとされる。
【００３１】
ここで、上述のタイマー１４３，１４４、インバータ１４５、ＲＳ型フリップフロップ１４６、Ｄ型フリップフロップ１４７，１４８は、排他的論理和回路１４２の出力信号に基づきダンピング抵抗Ｒｄを切り替えるための信号ＳＥＬを生成する信号生成回路（符号なし）を構成する。このうち、タイマー１４３，１４４は、ＰＬＬ回路１３０が出力するクロック信号ＣＫＰに基づき所定時間を計時するタイマー回路（符号なし）を構成し、インバータ１４５、ＲＳ型フリップフロップ１４６、Ｄ型フリップフロップ１４７，１４８は、上記タイマー回路が計時する所定時間で規定される期間において、排他的論理和回路１４２が所定の論理値の組み合わせを検出したことを条件に信号ＳＥＬを出力する順序回路（符号なし）を構成する。
【００３２】
なお、制御信号ＲＳＴ（バー）／ＴＲＧは、この発振回路ＯＳＣを搭載する図示しないシステムの内部回路が電源の投入を検出して発生するもので、例えばパワーオンリセット信号である。この制御信号ＲＳＴ（バー）／ＴＲＧは、トリガー信号としてタイマー１４３に与えられ、リセット信号として、タイマー１４４、ＲＳ型フリップフロップ１４６、およびＤ型フリップフロップ１４７，１４８に与えられる。タイマー１４３は、リセットでハイレベルを出力し、クロック信号ＣＫＰを設定数だけカウントした後に信号ＣＫＴＡとしてロウレベルを出力する。タイマー１４４は、リセットでロウレベルを出力し、セット端子がロウレベルになると、設定数をカウントする毎にハイレベルを繰り返し出力する。
タイマー１４４の構成例を図３に示す。同図に示すように、タイマー１４４は、４ビットのカウンタ１４４Ａ、論理積回路１４４Ｂ、Ｄ型フリップフロップ１４４Ｃ、負論理入力型のバッファ１４４Ｄ、論理和回路１４４Ｅから構成される。ここで、カウンタ１４４Ａのクロック端子にはクロック信号ＣＫＰが入力され、そのリセット端子には、負論理入力型のバッファ１４４Ｄおよび論理和回路１４４Ｅを介して制御信号ＲＳＴ（バー）／ＴＲＧが入力される。このカウンタ１４４Ａの４ビットの出力端子には論理積回路１４４Ｂの入力部が接続され、この論理積回路１４４Ｂの出力部はＤ型フリップフロップ１４４Ｃのデータ入力端子に接続される。このＤ型フリップフロップ１４４Ｃのクロック端子にはクロック信号ＣＫＰが入力され、このデータ出力端子に現れる信号は信号ＣＫＴＢとされる。この信号ＣＫＴＢは、タイマー１４３から出力される信号ＣＫＴＡと共に上述の論理和回路１４４Ｅの入力部に与えられる。
このタイマー１４４によれば、クロックＣＫＰのパルスがカウンタ１４４Ａによりカウントされ、カウンタ１４４Ａの各ビットが「１」となったときに論理積回路１４４Ｂの出力信号がハイレベルとなる。そして、その直後のクロック信号ＣＫＰの立ち上がりエッジでＤ型フリップフロップ１４４Ｃから信号ＣＫＴＢとしてハイレベルが出力される。即ち、クロック信号ＣＫＰの１５個のパルスがカウントされた時点で信号ＣＫＴＢがハイレベルとなり、計時が行われる。
【００３３】
以下、図４および図５に示すタイミングチャートを参照して、図１および図２に示す構成の動作を説明する。
初期状態では、制御信号ＲＳＴ（バー）／ＴＲＧはロウレベルとされ、タイマー１４４、ＲＳ型フリップフロップ１４６、Ｄ型フリップフロップ１４７，１４８はリセット状態とされる。この初期状態では、スイッチ１１０の接点は、ダンピング抵抗Ｒｄの値が小さくなるように切り替えられた状態とされる。このような初期状態から、図４において時刻ｔ０で電源が投入されると、制御信号ＲＳＴ（バー）／ＴＲＧがハイレベルとされ、これを受けて発振制御回路１００が動作し、以下に説明するように、スイッチ１１０を切り替えるための一連の制御が行われる。
【００３４】
まず、電源が投入された時点では、ダンピング抵抗Ｒｄが小さな値に切り替えられた初期状態にあるから、水晶振動子ＸＴの励振レベルに対する抑制が緩和され、従って速やかに発振動作が行われる。
この後、電源電圧が徐々に上昇し、インバータＩＡの利得が水晶振動子ＸＴの損失を上回る程に電源電圧が上昇すると、発振回路ＯＳＣが発振動作を開始し、発振信号ＣＫＸがインバータＩＢの出力部に現れる。この発振信号ＣＫＸは、発振制御回路１００に入力されて発振状態が判別され、この判別結果に基づいて、ダンピング抵抗Ｒｄが本来の値となるように、スイッチ１１０の接点が切り替えられる。
【００３５】
具体的に発振状態の判別動作を説明する。発振回路ＯＳＣが発振状態となって発振信号ＣＫＸを出力すると、発振制御回路１００を構成するＰＬＬ回路１３０は、発振信号ＣＫＸを逓倍し、発振信号ＣＫＸと同期したクロック信号ＣＫＰを生成して出力する。このＰＬＬ回路１３０は、発振信号ＣＫＸと位相が一致するようにクロック信号ＣＫＰの位相をフィードバック制御することにより、クロック信号ＣＫＰの位相を発振信号ＣＫＸに合わせる。ロック状態判別回路１４０は、発振信号ＣＫＸとクロック信号ＣＫＰとの位相関係からＰＬＬ回路１３０がロック状態にあるか否か、即ち発振信号ＣＫＸとクロック信号ＣＫＰとが同期しているか否かを判別する。
【００３６】
ここで、ロック状態判別回路の１４０の動作原理（発振信号ＣＫＸとクロック信号ＣＫＰとの位相関係からロック状態を判別する原理）を説明する。
ＰＬＬ回路１３０のフィードバック系の応答速度は有限であり、応答に遅延が存在するため、発振信号ＣＫＸの周波数が変化すると、遅れをもってクロック信号ＣＫＰの周波数が発振信号ＣＫＸに追従するように変化する。従って発振回路ＯＳＣの発振動作が不安定な場合、ＰＬＬ回路１３０がロック状態になくなり、クロック信号ＣＫＰが発振信号ＣＫＸに同期した状態ではなくなる。このため、クロック信号ＣＫＰの位相が発振信号ＣＫＸの位相と一致しなくなり、位相にずれが生じる。
これに対し、発振回路ＯＳＣの発振動作が安定している場合にはＰＬＬ回路１３０はロック状態にあるので、クロック信号ＣＫＰが発振信号ＣＫＸに同期した状態になる。このため、クロック信号ＣＫＰの位相が発振信号ＣＫＸの位相と一致し、これらの信号が一定の位相関係を保つ。従って、発振信号ＣＫＸとクロック信号ＣＫＰとの位相関係から、ＰＬＬ回路１３０がロック状態にあるか否か、即ち発振回路ＯＳＣの発振動作が安定状態にあるか否かを把握することが可能になる。
【００３７】
図５に、発振信号ＣＫＸとクロック信号ＣＫＰとの位相関係の一例を示す。同図（ａ）に示す例は、発振信号ＣＫＸに対してクロック信号ＣＫＰが２倍の周波数で同期した場合の位相関係（一定の位相関係）を示す。この例では、クロック信号ＣＫＰの立ち上がりエッジにおける発振信号ＣＫＸの論理値（信号レベル）は、「１」と「０」とが交互に繰り返して現れたものとなる。
また、同図（ｂ），（ｃ）に示す例は、ＰＬＬ回路１３０がロック状態になく、発振信号ＣＫＸとクロック信号ＣＫＰとが同期していない場合の位相関係を示す。ここで、同図（ｂ）に示す例は、上述の同期した状態に対してクロック信号ＣＫＰの周波数が高くなった場合の位相関係を示し、また、同図（ｃ）に示す例は、逆にクロック信号ＣＫＰの周波数が低くなった場合の位相関係を示す。これらの図に示すように、発振信号ＣＫＸとクロック信号ＣＫＰとが同期した位相関係ではなくなると、クロック信号ＣＫＰの立ち上がりエッジにおける発振信号ＣＫＰの論理値として「１」が連続する場合や「０」が連続する場合が出現する。
【００３８】
このように、クロック信号ＣＫＰの立ち上がりエッジでの発振信号ＣＫＸの論理値の組み合わせは、発振信号ＣＫＸとクロック信号ＣＫＰとの位相関係に応じて決定され、この論理値の組み合わせから、ＰＬＬ回路１３０がロック状態にあるか否かが把握される。この実施の形態１では、時系列的に連続したクロック信号ＣＫＰの２つの立ち上がりエッジでの発振信号ＣＫＸの論理値として「１」と「０」、または「０」と「１」が得られれば、発振回路ＯＳＣの発振状態は安定していると判別できる。これに対し、これら２つのエッジにおいて発振信号ＣＫＸの論理値として「１」と「１」の組み合わせ、または「０」と「０」の組み合わせが得られれば、発振回路ＯＳＣの発振状態は安定していないことになる。この実施の形態では、発振状態が安定している時に得られる「１」と「０」との組み合わせ、または「０」と「１」との組み合わせを所定の論理値の組み合わせとする。
なお、上述の例では、クロック信号ＣＫＰの立ち上がりエッジにおける発振信号ＣＫＸの論理値から発振状態を判別するものとして説明したが、上述の原理から明らかなように、クロック信号ＣＫＰの立ち下がりエッジにおける発振信号ＣＫＸの論理値の組み合わせから発振状態を判別するものとしてもよい。
以上、ＰＬＬ回路１３０のロック状態を判別する原理を説明した。
【００３９】
ここで、図２に説明を戻す。シフトレジスタ１４１および排他的論理和回路１４２により、上述の発振信号ＣＫＸとクロック信号ＣＫＰとから発振回路ＯＳＣの発振状態を判別する。具体的には、シフトレジスタ１４１は、クロック信号ＣＫＰの立ち上がりエッジで発振信号ＣＫＸを順次取り込み、時系列的に連続した２ビットの信号を保持する。排他的論理和回路１４２は、シフトレジスタ１４１に格納された２ビットの信号を入力し、これらの排他的論理和を演算する。ここで、シフトレジスタ１４１から入力する２ビットの信号の論理値の組み合わせが所定の論理値の組み合わせである場合、即ち「１」と「０」、または「０」と「１」であれば「１」を出力する。また、所定の論理値の組み合わせでない場合、即ち「１」と「１」、または「０」と「０」であれば「０」を出力する。このように、発振信号ＣＫＸにクロック信号ＣＫＰが同期していれば、排他的論理和回路１４２は「１」を出力し、同期していなければ「０」を出力する。この排他的論理和回路１４２の出力は、ＰＬＬ回路１３０のロック状態（即ち発振回路ＯＳＣの発振状態）の判別結果を表す信号とされ、ＲＳ型フリップフロップ１４６のリセット入力部（負論理入力）に与えられる。
【００４０】
上述のロック状態判別動作と並行して、時刻ｔ０で電源が投入されると、図１に示す発振回路ＯＳＣを搭載する図示しないシステムの内部回路がこの電源の投入を検出し、制御信号ＲＳＴ（バー）／ＴＲＧとしてハイレベルを出力する。この制御信号ＲＳＴ（バー）／ＴＲＧをトリガーとして、タイマー１４３が計時を開始し、時刻ｔ０から時刻ｔ１までの所定時間（第１の所定時間）にわたって信号ＣＫＴＡとしてハイレベルを出力する。タイマー１４４は、信号ＣＫＴＡをセット信号として受け、時刻ｔ０から時刻ｔ１にかけて計時動作が禁止される。そして、タイマー１４４は時刻ｔ１において計時動作を開始して信号ＣＫＴＢを出力し、一定時間ごとに信号ＣＫＴＢとしてパルスＰを出力する。この信号ＣＫＴＢは、インバータ１４５で反転されてＲＳ型フリップフロップ１４６のセット入力部（負論理入力）に与えられる。
【００４１】
ＲＳ型フリップフロップ１４６は、インバータ１４５を介してタイマー１４４から与えられる信号により一定時間毎に定期的にセットされると共に、排他的論理和回路１４２の出力信号により不定期にリセットされる。即ち、当初、発振回路ＯＳＣの発振動作は安定していないので、排他的論理和回路１４２の出力信号の論理値は「０」を維持し、ＲＳ型フリップフロップ１４６はリセット状態に固定される。この後、発振状態が安定すると、排他的論理和回路１４２の出力信号の論理値は「１」を維持するようになる。このため、ＲＳ型フリップフロップ１４６はリセットされることがなくなり、セットのみが行われる結果、ＲＳ型フリップフロップ１４６はセット状態に維持される。
【００４２】
即ち、ＲＳ型フリップフロップ１４６は、発振回路ＯＳＣの発振動作が安定するまでリセット状態とされ、発振状態が安定すると、タイマー１４４が出力する信号ＣＫＴＢのタイミングでセット状態に移行する。図４では、時刻ｔ１から時刻ｔ２までの間に発振動作が安定状態に移行し、クロック信号ＣＫＸの発振周波数と振幅が安定するものとしている。なお、図４では、発振状態が一旦安定した後、時刻ｔ３付近で一時的に不安定となるが、この不安定状態に移行した場合の動作については後述する。
【００４３】
続いて、図２において、Ｄ型フリップフロップ１４７は、タイマー１４４から出力される信号ＣＫＴＢに基づき、ＲＳ型フリップフロップ１４６の出力信号を取り込む。ＲＳ型フリップフロップ１４６がセットされるタイミングと、Ｄ型フリップフロップ１４７がＲＳ型フリップフロップ１４６の出力信号を取り込むタイミングは、同じ信号ＣＫＴＢで規定されているので、これらのタイミングは一致する。従って、Ｄ型フリップフロップ１４７には、セットされる直前のＲＳ型フリップフロップ１４６の出力信号が取り込まれる。
【００４４】
図４に示す例では、信号ＣＫＴＢとして最初のパルスＰが発生する時刻ｔ２の前に発振状態が安定しているが、時刻ｔ２の時点ではＲＳ型フリップフロップ１４６はいまだにリセット状態にあり、信号ＦＬＧは出力されない。そして、時刻ｔ２の次のクロック信号ＣＫＴＢのパルスの立ち上がりエッジにより、Ｄ型フリップフロップ１４７には、ＲＳ型フリップフロップ１４６の出力信号として、発振回路ＯＳＣの発振動作が安定したことを表す信号、即ちＰＬＬ回路１３０がロック状態にあることを示す信号が取り込まれ、信号ＦＬＧとして出力される。この信号ＦＬＧは、信号ＣＫＴＢに基づきＤ型フリップフロップ１４７がＲＳ型フリップフロップ１４６の出力信号を取り込み直すことで順次更新される。Ｄ型フリップフロップ１４７から出力された信号ＦＬＧは、Ｄ型フリップフロップ１４８のクロック入力部に与えられ、これを受けてＤ型フリップフロップ１４８は信号ＳＥＬとしてハイレベル（電源）を出力する。
【００４５】
ここで、時刻ｔ３付近において発振回路ＯＳＣの発振状態が何らかの原因により一時的に不安定になったとする。この場合、時刻ｔ３においてＤ型フリップフロップ１４７は、発振状態が不安定にあることを示す信号をＲＳ型フリップフロップ１４６から取り込み、信号ＦＬＧとしてロウレベルを出力する。ただし、信号ＳＥＬについては、Ｄ型フリップフロップ１４８のデータ入力部が電源に固定されているので、信号ＳＥＬが一旦ハイレベルになると、仮に発振動作が不安定になったとしても、制御信号ＲＳＴ（バー）／ＴＲＧが入力されるまで信号ＳＥＬはハイレベルを維持する。
【００４６】
この後、発振回路ＯＳＣの発振動作が安定すると、時刻ｔ４でのクロック信号ＣＫＴＢの立ち上がりエッジにより、Ｄ型フリップフロップ１４７は、発振状態が安定していることを示す信号をＲＳ型フリップフロップ１４６から取り込み、信号ＦＬＧがハイレベルに回復する。
このように、ロック状態判別回路１４０は、発振回路ＯＳＣが出力する発振信号ＣＫＸと、ＰＬＬ回路１３０が出力するクロック信号ＣＫＰとの位相関係から、発振回路ＯＳＣの発振状態が安定しているか否かを判別して、スイッチ１１０を切り替えるための信号ＳＥＬを生成し、これをスイッチ１１０に出力する。
【００４７】
上述の動作をまとめると、発振制御回路１００は、初期状態ではダンピング抵抗Ｒｄが小さくなるようにスイッチ１１０の接点を制御する。これにより、電源投入時に発振回路ＯＳＣの発振動作が速やかに安定状態に達する。また、発振回路ＯＳＣが発振して安定状態に達するまでの過程において、発振制御回路１００は、ＰＬＬ回路の特性を利用することにより発振回路ＯＳＣの発振状態を逐次判別し、その発振動作が安定状態に到達したと判別した時点でダンピング抵抗Ｒｄを本来の値に切り替える。以上で実施形態１を説明した。
【００４８】
（実施の形態２）
以下、この発明の実施の形態２を説明する。
この実施の形態２に係る発振制御回路は、上述の実施の形態１に係る構成において、図１および図２に示すロック状態判別回路１４０に代え、図６に示す判別回路１５０を備えて構成される。ここで、図６に示す判別回路１５０は、図２に示すロック状態判別回路１４０の構成に対し、タイマー１５１と負論理入力型の否定的論理和回路１５２（以下、単に「否定的論理和回路１５２」と称す）とを更に備えて構成される。具体的に構成を説明すると、タイマー１５１のクロック入力部にはタイマー１４４から出力される信号ＣＫＴＢが与えられ、Ｄ型フリップフロップ１４８のクロック入力部はタイマー１５１の出力部に接続される。また、否定的論理和回路１５２の一方の入力部にはＤ型フリップフロップ１４７が出力する信号ＦＬＧが与えられ、その他方の入力部には制御信号ＲＳＴ（バー）／ＴＲＧが与えられる。この否定的論理和回路１５２の出力信号はタイマー１５１のリセット信号とされる。
【００４９】
以下、図７を参照して、この実施の形態２の動作を説明する。
この実施の形態２と上述の実施の形態１との動作上の相違点は、実施の形態１では最初に発振動作が安定状態にあると判別された時点で信号ＳＥＬが出力されるのに対し、この実施の形態２では、タイマー１５１が計時する所定時間にわたって、発振状態が安定している場合に信号ＳＥＬが出力される点にある。
【００５０】
まず、初期状態では、タイマー１５１は、否定的論理和回路１５２を介して与えられる制御信号ＲＳＴ（バー）／ＴＲＧによりリセット状態とされ、Ｄ型フリップフロップ１４８も制御信号ＲＳＴ（バー）／ＴＲＧによりリセット状態とされる。これにより、初期状態ではＤ型フリップフロップ１４８は信号ＳＥＬとしてロウレベルを出力した状態にある。このような初期状態から電源が投入されると、上述の実施の形態１と同様に動作してＤ型フリップフロップ１４７から信号ＦＬＧが出力される。信号ＦＬＧが出力されるまでの動作は、上述の実施の形態１と同様であるから、以下では、タイマー１５１に着目して、信号ＣＫＴＢと信号ＦＬＧから信号ＳＥＬが生成されるまでの動作を中心に説明する。
【００５１】
図７において、時刻ｔ０で電源が投入された後、時刻ｔ２までは発振動作が安定していないと判別され、Ｄ型フリップフロップ１４７は、信号ＦＬＧとしてロウレベルを出力し、これを入力する否定的論理和回路１５２は、リセット信号としてロウレベルをタイマー１５１に出力する。従って、タイマー１５１はリセット状態（初期状態）に維持され、その出力信号ＣＫＴＣとしてロウレベルをＤ型フリップフロップ１４８のクロック入力部に与える。よって、Ｄ型フリップフロップ１４８はリセット状態（初期状態）を維持し、信号ＳＥＬとしてロウレベルを継続して出力する。
【００５２】
続いて、時刻ｔ２で発振動作が安定していると判別されると、Ｄ型フリップフロップ１４７は信号ＦＬＧとしてハイレベルを出力し、これを受けて否定的論理和回路１５２はタイマー１５１にリセット信号としてハイレベルを出力する。これによりタイマー１５１はリセット状態になくなり、タイマー１４４が出力する信号ＣＫＴＢのパルスＰをカウントして計時動作を開始する。タイマー１５１は、ｎ個（ｎは所定の自然数）のパルスＰをカウントして所定時間を計時すると、信号ＣＫＴＣとしてハイレベルを出力する。
【００５３】
図７に示す例では、カウント値ＣＮＴが「ｎ」より小さい状態にある時刻ｔ３において発振動作が安定していないと判別されて信号ＦＬＧがロウレベルとなる。これを入力する否定的論理和回路１５２はリセット信号としてロウレベルをタイマー１５１に出力する。これによりタイマー１５１は初期化される。そして、タイマー１５１は、その次にパルスＰが発生する時刻ｔ４から新たにパルスＰのカウントを行い、改めて計時をやり直す。
【００５４】
図７に示す例の場合、時刻ｔ４以後では発振動作が安定し、信号ＦＬＧがハイレベルに維持されるので、その後、タイマー１５１はリセットされることなくカウントを続け、時刻ｔ５でカウント値ＣＮＴが「ｎ」に到達すると、信号ＣＫＴＣとしてハイレベルを出力する。これを入力するＤ型フリップフロップ１４８は信号ＳＥＬとしてハイレベルをスイッチ１１０に出力し、ダンピング抵抗Ｒｄの値が本来の値に切り替えられる。
このように、この実施の形態２によれば、発振回路ＯＳＣの発振動作が安定している期間をタイマー１５１が計時し、所定時間にわたって発振動作が安定している場合にダンピング抵抗が本体の値に切り替えられる。従って、この実施の形態によれば、発振回路の発振動作が安定状態にあるか否かの判別結果の信頼性を向上させることが可能となり、発振動作を的確に判別してダンピング抵抗Ｒｄの値を切り替えることが可能になる。以上で実施の形態２を説明した。
【００５５】
（実施の形態３）
以下、この発明に係る実施の形態３を説明する。
上述の実施の形態１および２では、発振回路ＯＳＣの発振動作が安定しているか否かを判別してダンピング抵抗Ｒｄを切り替えるようにしたが、この実施の形態３では、基本的には発振信号ＣＫＰに基づきタイマーにより所定時間を計時してダンピング抵抗Ｒｄを本来の値に切り替えるものとし、発振動作が安定していない場合にはタイマーを初期化して計時をやり直す。
【００５６】
この実施の形態３に係る発振制御回路は、前述の図１に示す構成において、ロック状態判別回路１４０に代え、図８に示すロック状態判別回路２００を備えて構成され、その他の構成は図１に示す構成と同様である。図８において、シフトレジスタ２０１およびデコード回路２０２は、上述の実施の形態１および２に係るシフトレジスタ１４１および排他的論理回路１４２にそれぞれ対応するものである。ただし、シフトレジスタ２０１は、時系列的に連続する５ビットの信号を格納するものであり、デコード回路２０２は、シフトレジスタ２０１に格納された５ビットの信号の論理値の組み合わせを検出するように構成されている。
【００５７】
Ｄ型フリップフロップ２０３のデータ入力部にはデコード回路２０２の出力部が接続され、クロック入力部には発振信号ＣＫＸが与えられる。このＤ型フリップフロップ２０３の出力信号は信号ＦＬＧとされる。Ｄ型フリップフロップ２１０のデータ入力部は電源（ハイレベル）に固定され、そのクロック入力部は上述のＤ型フリップフロップ２０３の出力部が接続される。タイマー２０４のクロック入力部には発振信号ＣＫＸが与えられ、キャリー入力部には上述のＤ型フリップフロップ２１０の出力部が接続される。Ｄ型フリップフロップ２０６のクロック入力部にはタイマー２０４の出力部が接続され、このＤ型フリップフロップ２０６のデータ入力部は電源に固定される。
【００５８】
また、タイマー２０７のクロック入力部には発振信号ＣＫＸが与えられ、そのキャリー入力部には、上述のＤ型フリップフロップ２０６の出力部が接続される。Ｄ型フリップフロップ２０８のクロック入力部はタイマー２０７の出力部に接続され、そのデータ入力部は電源（ハイレベル）に固定される。このＤ型フリップフロップ２０８の出力信号は、前述のスイッチ１１０の接点を切り替えるための信号ＳＥＬとされる。
なお、上述のタイマー２０７には、負論理入力型の否定的論理和回路２０９（以下、単に「否定的論理和回路２０９」と称す）により制御信号ＲＳＴ（バー）／ＴＲＧと信号ＦＬＧとの負論理入力に対する否定的論理和を演算して生成された信号がリセット信号として与えられる。シフトレジスタ２０１、Ｄ型フリップフロップ２０３、タイマー２０４、Ｄ型フリップフロップ２０６，２０８，２１０のリセット入力部には制御信号ＲＳＴ（バー）／ＴＲＧがリセット信号としてそのまま与えられる。
【００５９】
次に、図９を参照して、この実施の形態３の動作を説明する。
時刻ｔ１１において電源が投入されると、発振回路ＯＳＣから出力される発振信号ＣＫＸの信号レベルが徐々に上昇し、不安定ながらも発振動作を開始する。このような不安定な発振状態では、発振信号ＣＫＸとクロック信号ＣＫＰとが一時的に同期する場合が起こり得る。図９に示す例では、時刻ｔ１２付近において発振信号ＣＫＸとクロック信号ＣＫＰとが一時的に同期し、デコード回路２０２の出力信号は、発振状態が安定したとみなす。このため、Ｄ型フリップフロップ２０３は、発振信号ＣＫＸに基づきデコード回路２０２の出力を取り込み、時刻ｔ１２において信号ＦＬＧとしてハイレベルを一時的に出力する。この後も発振状態が安定するまでは一時的に同期する場合が発生し、信号ＦＬＧとして一時的にハイレベルを出力する。
【００６０】
時刻ｔ１２において信号ＦＬＧが一時的にハイレベルになると、この信号ＦＬＧをトリガーとして、Ｄ型フリップフロップ２１０は、そのデータ入力部に与えられているハイレベルを取り込んで出力する。タイマー２０４は、Ｄ型フリップフロップ２１０の出力信号をトリガーとしてカウントを開始し、クロック信号ＣＫＸに基づきカウントを進める。そして、所定値をカウントし終えた時刻ｔ１３において信号ＴＭ１としてハイレベルを出力する。即ち、発振信号ＣＫＸとクロック信号ＣＫＰとの同期が最初に検出された時刻ｔ１２を起点として時刻ｔ１３までの一定時間Δｔ２が計時され、この一定の時間Δｔ２が計時された後の時刻ｔ１３においてハイレベルが信号ＴＭ１としてＤ型フリップフロップ２０６に出力される。これを受けてＤ型フリップフロップ２０６はハイレベル（電源）を出力する。タイマー２０７は、Ｄ型フリップフロップ２０６の出力信号をトリガーとして発振信号ＣＫＸに基づき計時を開始する。このとき、発振回路ＯＳＣの発振動作が安定していなければ、信号ＦＬＧの信号レベルがハイレベルに確定しない。このため、発振動作が不安定となる度にタイマー２０７が否定的論理和回路２０９を介して入力する信号ＦＬＧがロウレベルになる度にリセットされ、計時をやり直す。
【００６１】
そして、時刻ｔ１４に至って発振動作が安定し、信号ＦＬＧがハイレベルに安定すると、タイマー２０７は発振信号ＣＫＸに基づき一定時間Δｔ３（所定時間）を計時した後、信号ＴＭ２としてハイレベルを時刻ｔ１５においてＤ型フリップフロップ２０８に与える。これを受けてＤ型フリップフロップ２０８は時刻ｔ１５において信号ＳＥＬとしてハイレベル（電源）を出力し、この出力状態を保持する。この信号ＳＥＬによりスイッチ１１０の接点が切り替えられ、時刻ｔ１５においてダンピング抵抗Ｒｄが小さい値から本来の値に切り替えられる。
【００６２】
以上の動作をまとめると、発振信号ＣＫＸ及び信号ＦＬＧを受けてタイマー２０４が計時を開始し、この計時が終了するまでの時間Δｔ２にわたってタイマー２０７の計時動作が禁止される。これにより、発振状態が極めて不安定な状態にあるときにタイマー２０７が計時動作を行うことがなく、無駄な計時動作が防止される。この後、タイマー２０７が計時を開始しするが、発振回路ＯＳＣの発振動作がまだ安定していなければ信号ＦＬＧによりタイマー２０７の計時動作が初期化され、その都度、計時をやり直す。そして、一定時間Δｔ３にわたって発振動作が安定していれば、信号ＳＥＬとしてハイレベルが出力され、これによりスイッチ１１０の接点が切り替えられる。このように、この実施の形態３では、発振動作の判別結果は、タイマー２０７の計時動作を初期化するために使用される。以上で実施の形態３を説明した。
【００６３】
（実施の形態４）
以下、この発明の実施の形態４を説明する。
図１０に、この実施の形態に係る発振制御回路３００の構成と、その適用例を示す。上述の実施の形態１ないし３では、発振回路ＯＳＣの発振状態を判別してダンピング抵抗Ｒｄを切り替えるものとしたが、この実施の形態４では、上述の実施の形態１ないし３の構成に加えて、タイマーにより所定時間が経過した時にクロック信号の出力を許可するように出力状態を制御するための図１０に示す発振制御回路をさらに備える。
【００６４】
図１０において、発振制御回路３００は、タイマー３０２、インバータ３０３、論理積回路３０４、バッファ３０５から構成される。タイマー３０２のリセット端子に入力される制御信号（リセット信号）ＲＳＴ（バー）は、タイマー３０２を初期化する信号であって、前述の制御信号ＲＳＴ（バー）／ＴＲＧと同様にシステム側で電源の投入を検出して生成されたものである。
【００６５】
タイマー３０２は発振信号ＣＫＰに基づき一定時間（所定時間）を計時して窓信号ＷＩＮを出力するものである。このタイマー３０２が出力する窓信号ＷＩＮは、インバータ３０３により反転されて論理積回路３０４の一方の入力部に与えられる。この論理積回路３０４の他方の入力部にはクロック信号ＣＫＰが与えられる。論理積回路３０４は、窓信号ＷＩＮの反転信号とクロック信号ＣＫＰとの論理積を演算するものであって、その演算結果はバッファ３０５を介してクロック信号ＣＬＫとして出力される。これら論理積回路３０４およびバッファ３０５は、タイマー３０２の計時が終了するまでの一定期間クロック信号ＣＫＰの通過を阻止するゲート回路として機能する。
【００６６】
以下、図１１を参照して、この実施の形態４の動作を説明する。
まず、時刻ｔ２１において電源が投入されると、電源電圧が徐々に上昇して発振回路ＯＳＣが発振を開始して発振信号ＣＫＸを出力し、ＰＬＬ回路１３０から発振信号ＣＫＰが出力される。なお、図１１において期間ＴＡは発振動作が不安定な期間を表す。また、期間ＴＢは、発振動作が不安定となるためにクロック信号ＣＫＰが不安定となる期間を表す。
一方、時刻ｔ２１で電源が投入されると、上述の発振動作と並行して、図示しないシステム側で電源の投入が検出されてリセット信号ＲＳＴ（バー）がハイレベルとされる。これを受けて、さらに、クロック信号ＣＫＰがある程度安定すると、タイマー３０２が計時を開始し、窓信号ＷＩＮがハイレベルとなる。これにより、論理積回路３０４は、窓信号ＷＩＮの反転信号をインバータ３０３から入力し、クロック信号ＣＬＫをロウレベルに固定する。これにより、クロック信号ＣＫＰはクロック信号ＣＬＫとして外部に出力されなくなる。
【００６７】
次に、タイマー３０２が一定時間Δｔ４を計時し終えると、時刻ｔ２２で窓信号ＷＩＮがロウレベルになる。これを受けて論理積回路３０４の出力信号がクロック信号ＣＫＰに応じたものとなり、クロック信号ＣＬＫとして外部に出力されるようになる。
即ち、この実施の形態４によれば、タイマー３０２が一定時間Δｔ４の計時を終了するまで、クロック信号ＣＬＫがロウレベルに固定され、クロック信号ＣＫＰの出力が一時的に阻止される。そして、一定時間Δｔ４が経過すると、クロック信号ＣＫＰが、論理積回路３０４およびバッファ３０５を介してクロック信号ＣＬＫとして外部に出力される。従って、発振回路ＯＳＣの発振動作が不安定な期間を含むように一定時間Δｔ４を設定しておけば、発振動作が不安定な期間において不安定なクロック信号ＣＫＰが外部に出力されることがなくなり、クロック信号ＣＬＫとしてクロック信号ＣＫＰを入力する外部の装置が異常動作することがなくなる。以上で実施の形態４を説明した。
【００６８】
上述の実施の形態１ないし４では、発振状態を判別するために、発振信号ＣＫＸを２逓倍するものとしたが、逓倍数をＮ（Ｎは２以上の自然数）に拡張することも可能である。図１２に、発振信号ＣＫＸの逓倍数を「４」とした場合のクロック信号ＣＫＰの波形を例示する。同図において、クロック信号ＣＫＰの波形Ａはクロック信号ＣＫＰが発振信号ＣＫＸと同期している状態にある場合のものである。これに対し、波形Ｂおよび波形Ｃは同期状態にない場合の波形を示す。このうち、波形Ｂはクロック信号ＣＫＰの周波数が高い場合（発振信号ＣＫＸの周波数が減少方向に変化している場合）を示し、波形ＣはクロックＣＫＰの周波数が低い場合（発振信号ＣＫＸの周波数が増加方向に変化している場合）を示す。図１１に示す例では、時刻ｔ３１のタイミングでシフトレジスタに取り込まれる５ビットの論理値の組み合わせは、波形Ａについては、取り込まれた順に「１１００１」であり、波形Ｂについては「１１１００」であり、波形Ｃについては「１１０１１」である。
【００６９】
ここで、図１１から理解されるように、仮に逓倍数と同じ数のビット数の信号を用いて発振状態を判別しようとすると、発振信号ＣＫＸに対してクロック信号ＣＫＰの位相が１クロック半以上ずれないと論理値の組み合わせに変化が生じない。しかしながら、逓倍数の４に１を加えた５ビットの論理値の組み合わせを用いて判別すれば、発振信号ＣＫＸに対してクロック信号ＣＫＰの位相が半クロック分だけずれれば論理値の組み合わせに変化が生じ、発振信号ＣＫＸとクロック信号ＣＫＰとが同期しているか否かを精度良く把握することが可能になる。これをＮ逓倍の場合に拡張すると、シフトレジスタに（Ｎ＋１）ビットの信号を取り込み、これらのビットの論理値の組み合わせから判別すればよい。従ってこの場合、クロック信号ＣＫＰに基づき発振信号ＣＫＸを取り込むためのシフトレジスタは、時系列順に（Ｎ＋１）ビットの信号を格納するものとなる。なお、必用とする精度が得られるのであれば、クロック信号ＣＫＰの逓倍数Ｎとシフトレジスタのビット数とを同じに設定してもよい。
【００７０】
以上、この発明の実施の態を説明したが、この発明は、上述の実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等があっても本発明に含まれる。例えば上述の実施の形態４では、タイマー３０２により計時してクロック信号ＣＫＰの出力を阻止するものとしたが、実施の形態１ないし３の判別機能と実施の形態４の出力制御機能とを組み合わせてもよい。この場合、例えば、実施の形態１ないし３のように発振状態を判別し、発振状態が安定してからクロック信号ＣＫＰをクロック信号ＣＬＫとして出力するように構成する。即ち、実施の形態１ないし３の構成において、発振回路の出力信号から派生的に生成されたクロック信号ＣＫＰを入力し、ロック状態判別回路１４０の判別結果が否定的である場合にクロック信号ＣＫＰの通過を阻止するゲート回路（論理積回路３０４およびバッファ３０５に相当）を備え、ロック状態判別回路の判別結果に基づいてゲート回路を制御し、これによりクロック信号ＣＫＰの通過を阻止（禁止）するか許可するものとすればよい。
【００７１】
【発明の効果】
本発明に係る発振状態判別回路によれば、発振回路の出力信号を逓倍してクロック信号を生成し、該クロック信号が前記出力信号に同期するように該クロック信号の位相を制御するＰＬＬ回路を備え、このＰＬＬ回路がロック状態にあるか否かを判別するようにしたので、発振回路の発振状態が安定しているか否かを判別することが可能となる。
また、本発明に係る発振制御回路によれば、発振回路の出力信号とＰＬＬ回路が生成したクロック信号との位相関係から該ＰＬＬ回路がロック状態にあるか否かを判別し、この判別結果に基づき発振回路のダンピング抵抗を切り替えるようにしたので、発振状態を判別してダンピング抵抗を切り替えることが可能となる。
さらに、本発明に係る発振制御回路によれば、発振回路の出力信号から派生的に生成された信号の通過を一時的に阻止するゲート回路を備えたので、発振回路が出力する不安定な発振信号により外部装置の異常動作を防止することが可能となる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１に係る発振制御回路の構成を示す図である。
【図２】 この発明の実施の形態１に係る判別回路の構成を示す図である。
【図３】 この発明の実施の形態１に係るタイマーの構成を示す図である。
【図４】 この発明の実施の形態１に係る判別回路の動作を説明するための波形図である。
【図５】 この発明の実施の形態１に係る判別回路の動作原理を説明するための波形図である。
【図６】 この発明の実施の形態２に係る判別回路の構成を示す図である。
【図７】 この発明の実施の形態１に係る判別回路の動作を説明するための波形図である。
【図８】 この発明の実施の形態３に係る判別回路の構成を示す図である。
【図９】 この発明の実施の形態３に係る判別回路の動作を説明するための波形図である。
【図１０】 この発明の実施の形態４に係る発振制御回路の構成を示す図である。
【図１１】 この発明の実施の形態４に係る発振制御回路の動作を説明するための波形図である。
【図１２】 この発明に係る実施の形態において発振信号の逓倍数Ｎとシフトレジスタのビット数との関係を説明するための波形図である。
【図１３】 従来技術に係る発振回路を説明するための図である。
【符号の説明】
１００；発振制御回路、１１０；スイッチ、１２０；発振状態判別回路、１３０；ＰＬＬ回路、１４０；ロック状態判別回路、１４１；シフトレジスタ、１４２；排他的論理和回路、１４３，１４４；タイマー、１４５；インバータ、１４６；ＲＳ型フリップフロップ、１４７，１４８；Ｄ型フリップフロップ、１５１；タイマー、１５２；否定的論理和回路（負論理入力型）、２０１；シフトレジスタ、２０２；デコード回路、２０３，２０６，２０８，２１０；Ｄ型フリップフロップ、２０４，２０７；タイマー、２０９；否定的論理和回路（負論理入力型）、３００；発振制御回路、３０２；タイマー、３０３；インバータ、３０４；論理積回路、３０５；バッファ。
【発明の属する技術分野】
本発明は、水晶発振器などの発振回路の発振状態を判別するための発振状態判別回路、および発振回路の発振状態や発振出力を制御するための発振制御回路に関し、更に詳しくは、発振回路の発振初期の不安定な動作を改善するための技術に関する。
【０００２】
【従来の技術】
従来から水晶振動子を用いた発振回路（即ち水晶発振器）が各種の電子機器に搭載されており、近年の電子機器の小型化に伴って水晶振動子の小型化も図られている。水晶振動子を小型化すると、水晶振動子を励振する信号により水晶振動子がダメージを受けやすくなる。このため、発振回路には、発振状態が安定的に維持される限度において水晶振動子を励振する信号レベルを抑制するためのいわゆるダンピング抵抗が設けられている。
【０００３】
ところで、このダンピング抵抗は、水晶振動子の励振を抑えるように作用するものであるから、例えば電源投入直後の発振初期において、発振状態が安定するまでに時間を要するという不都合がある。このような不都合を解消するため、発振初期においてダンピング抵抗の値を小さく制御し、発振状態が安定した後にダンピング抵抗を本来の値に切り替える手法が採られている。
【０００４】
図１３（ａ）に、ダンピング抵抗の切り替え技術が適用された従来技術に係る発振回路の一例を示す。同図において、水晶振動子ＸＴは、発振周波数を設定するためのもので、インバータＩＡの入力部と出力部との間に接続される。インバータＩＡは、水晶振動子ＸＴを励振するための反転増幅器として機能するものである。抵抗Ｒｆは、インバータＩＡの動作点を設定するためのものであり、インバータＩＡの入力部と出力部との間に接続される。この発振回路が発振するためには、インバータＩＡの小振幅時の利得が水晶振動子ＸＴでの損失分を上回る必要があり、そのような利得が得られるように抵抗ＲｆによってインバータＩＡの動作点が設定される。
【０００５】
ダンピング抵抗Ｒｄは、水晶振動子ＸＴを励振する信号レベルを抑制するためのものであり、スイッチＳＷはダンピング抵抗Ｒｄの抵抗値を切り替えるためのものである。コンデンサＣＡ，ＣＢは、水晶振動子ＸＴを励振して得られる発振波形から高調波成分を除去するためのものである。インバータＩＢは、上述のインバータＩＡの出力部に現れる発振信号を波形整形してクロック信号ＣＫＸとして出力するものである。タイマー回路ＴＭは、リセット信号ＲＳＴをトリガーとして一定時間を計時するものであり、計時中にハイレベルとなる窓信号ＷＩＮを出力する。タイマー回路ＴＭが計時する一定時間は、発振動作が不安定な期間（例えば電源電圧の過渡期間）を十分に包含する程の時間に設定される。
【０００６】
以下、上述の従来技術の動作を説明する。
まず、電源投入から時間が経過して、発振動作が安定状態にある場合を説明する。この場合、タイマー回路ＴＭは機能せず、スイッチＳＷの接点は、ダンピング抵抗Ｒｄの値が正規の値となるように固定されている。この状態では、インバータＩＡと水晶振動子ＸＴが負帰還ループを形成して発振し、インバータＩＡの出力部に発振信号が現れる。このとき、発振周波数が水晶振動子ＸＴの固有振動数からずれると、そのずれの方向に応じて水晶振動子ＸＴが誘導性または容量性を示す。この結果、発振周波数が水晶振動子ＸＴの固有振動数付近に安定し、インバータＩＢから、水晶振動子ＸＴの固有振動数に応じた周波数を有するクロック信号ＣＫＸが出力される。このクロック信号ＣＫＸが図示しない回路系に入力され、その回路系の動作に用いられる。
【０００７】
次に、電源投入時に発振動作が不安定な状態にある場合について図１３（ｂ）を参照して説明する。この場合、同図に示す時刻ｔ１１において電源ＶＤＤが投入されると、この電源ＶＤＤの電圧がある時定数をもって上昇する。そして、電源ＶＤＤにより給電される上述のインバータＩＡが増幅動作を行い得る状態となり、発振動作が開始し、クロック信号ＣＫＸが出力される。
一方、タイマー回路ＴＭは、時刻ｔ１１に電源ＶＤＤが投入されると、この発振回路を搭載するシステムから、電源ＶＤＤの投入を検出して生成されたリセット信号ＲＳＴを入力する。そして、タイマー回路ＴＭは、リセット信号ＲＳＴにより一旦リセットされた後に時刻ｔ１２までの一定時間を計時し、この計時中に窓信号ＷＩＮとしてハイレベルを出力する。この窓信号ＷＩＮはスイッチＳＷに与えられ、このスイッチＳＷの状態が制御される。
【０００８】
即ち、時刻ｔ１１においてタイマー回路ＴＭが計時を開始し、窓信号ＷＩＮがハイレベルになる。この窓信号ＷＩＮを受けてダンピング抵抗Ｒｄの値が小さくなるようにスイッチＳＷの接点が切り替わる。これにより、ダンピング抵抗Ｒｄによる励振レベルの抑制が緩和される。この結果、発振動作が促されて発振状態が速やかに安定する。また、時刻ｔ１２においてタイマー回路ＴＭが一定時間を計時し終え、窓信号ＷＩＮがローレベルになると、スイッチＳＷの接点が切り替わってダンピング抵抗Ｒｄの値が本来の値になる。これにより、水晶振動子ＸＴの励振レベルが、発振を維持する上で必要とされるレベルに抑えられる。
【０００９】
ここで、タイマー回路ＴＭが計時する一定時間は、上述のように発振動作が不安定な期間（電源の過渡期間）を含むように設定されているので、時刻ｔ１２においてスイッチＳＷが切り替わる時点では、すでに発振動作は安定した状態にある。従って、時刻ｔ１２においてダンピング抵抗Ｒｄが本来の値に設定されても、このことにより発振動作が不安定になることはなく、安定した発振動作が維持される。
以上のように、従来技術によれば、発振初期の一定時間にわたってダンピング抵抗Ｒｄの抵抗値を小さく設定することにより発振動作を速やかに安定状態に移行させ、その後、一定時間が経過した時点でダンピング抵抗Ｒｄを本来の値に設定して発振状態を維持させる。
【００１０】
【発明が解決しようとする課題】
ところで、上述の従来技術によれば、電源投入時に発振動作が不安定となる時間の長さは、電源の時定数などの不確定要素に大きく依存する。このため、発振状態が確実に安定してからダンピング抵抗Ｒｄを本来の値に切り替えようとすると、タイマー回路ＴＭの計時時間（一定時間）を十分にながく設定する必要がある。しかしながら、タイマー回路ＴＭの計時時間を長く設定すると、発振動作が安定した後もしばらくの間、ダンピング抵抗Ｒｄが小さな値に維持され、水晶振動子ＸＴに印加される励振レベルが大きくなるので、水晶振動子に比較的大きなストレスが加わり、水晶振動子ＸＴにダメージを与える一因となる。
また、発振動作が不安定な状態で生成された発振信号を外部装置が入力した場合、この外部装置が異常な動作を行って故障する場合も起こり得る。
【００１１】
この発明は、上記事情に鑑みてなされたもので、発振回路の発振状態を判別することを可能とする発振状態判別回路を提供することを第１の目的とし、また、発振状態を判別して速やかにダンピング抵抗を切り替えることを可能とする発振制御回路を提供することを第２の目的とし、さらに、発振回路が出力する不安定な発振信号により外部装置の異常動作を防止することを可能とする発振制御回路を提供することを第３の目的とする。
【００１２】
【課題を解決するための手段】
本発明の第１の関連発明は、発振回路の発振動作が安定状態にあるか否かを判別するための発振状態判別回路であって、前記発振回路が出力する発振信号を逓倍してクロック信号を生成し、該クロック信号が前記発振信号に同期するように該クロック信号の位相を制御するＰＬＬ回路と、前記発振信号と前記クロック信号との位相関係から前記ＰＬＬ回路がロック状態にあるか否かを判別する判別回路と、を備えたことを特徴とする。
【００１３】
この構成によれば、ＰＬＬ回路が生成するクロック信号は発振回路が出力する発振信号に同期するように位相制御されるので、発振回路の発振動作が安定状態にあれば、ＰＬＬ回路がロック状態となり、発振信号とクロック信号との位相関係が一定の関係に維持される。これに対して、発振回路の発振動作が安定していない場合、発振信号の周波数が変動するため、ＰＬＬ回路がロック状態ではなり、発振信号とクロック信号との位相関係が一定の関係に維持されなくなる。従って、発振回路が出力した発振信号とＰＬＬ回路が生成したクロック信号との位相関係から、ＰＬＬ回路がロック状態にあるか否かを判別すれば、発振回路の発振動作が安定状態にあるか否かを判別することが可能となる。
【００１４】
本発明の第２の関連発明は、発振回路に設けられたダンピング抵抗を切り替えて該発振回路の発振状態を制御する発振制御回路であって、前記発振回路が出力する発振信号を逓倍してクロック信号を生成し、該クロック信号が前記発振信号に同期するように該クロック信号の位相を制御するＰＬＬ回路と、前記発振信号と前記クロック信号との位相関係から該ＰＬＬ回路がロック状態にあるか否かを判別する判別回路と、前記位相判別回路の判別結果に基づき前記ダンピング抵抗を切り替えるためのスイッチと、を備えたことを特徴とする。
【００１５】
この構成によれば、上記請求項１に記載された発明と同様にして発振回路の発振状態が判別される。そして、この判別結果に応じてスイッチによりダンピング抵抗が切り替えられる。例えば、発振動作が安定状態にないと判別された場合、ダンピング抵抗の抵抗値が小さくなるようにスイッチが切り替わる。また、発振動作が安定状態にあると判別された場合、ダンピング抵抗が本来の抵抗値（安定状態にある場合に設定されるべき抵抗値）となるようにスイッチが切り替わる。従って、発振動作が不安定な場合にダンピング抵抗を小さな値に制御し、発振動作が安定した場合にダンピング抵抗を本来の抵抗値に切り替えることが可能となる。
【００１６】
本発明の第３の関連発明は、発振回路が出力する発振信号から派生的に生成された信号の出力を制御する発振制御回路であって、前記発振信号を逓倍してクロック信号を生成し、該クロック信号が前記発振信号に同期するように該クロック信号の位相を制御するＰＬＬ回路と、前記発振信号と前記クロック信号との位相関係から該ＰＬＬ回路がロック状態にあるか否かを判別する判別回路と、前記発振信号から派生的に生成された信号を入力し、前記判別回路の判別結果が否定的である場合に該信号の通過を阻止するゲート回路と、を備えたことを特徴とする。
この構成によれば、上記第１の関連発明と同様にして発振状態が判別される。そして、この判別結果が否定的である場合（発振動作が安定していないと判別された場合）、ゲート回路が、発振回路の出力信号から派生的に生成された信号の通過を阻止する。従って、不安定な発振信号が外部に出力されることがなく、この発振信号を入力する外部装置の異常動作を防止することが可能となる。
【００１７】
本発明の第４の関連発明は、発振回路が出力する発振信号から派生的に生成された信号の出力を制御する発振制御回路であって、前記発振信号に基づき所定時間を計時するタイマー回路と、前記発振信号から派生的に生成された信号を入力し、前記タイマー回路が前記所定時間の計時を終了するまでの期間において該信号の通過を阻止するゲート回路と、を備えたことを特徴とする。
この構成によれば、発振回路が発振を開始すると、この発振回路の出力信号を受けてタイマー回路が所定時間の計時を開始する。そして、タイマー回路が所定時間の計時を終了するまでの期間、ゲート回路が発振回路の出力信号から派生した信号の通過を阻止する。従って、例えば電源投入時に発振状態が不安定となっても、不安定な発振信号が外部に出力されなくなる。よって、この発振信号を入力する外部装置の異常動作を防止することが可能となる。
【００１８】
本発明の第５の関連発明は、上記関連発明において、前記判別回路が、前記ＰＬＬ回路により生成されたクロック信号に基づき前記発振信号を順次取り込み、時系列的に連続した複数ビットの信号を格納するシフトレジスタと、前記シフトレジスタに格納された複数ビットの信号をデコードして、前記発振回路の発振動作が安定状態にあるときに前記複数ビットの信号の論理値として現れるべき所定の論理値の組み合わせを検出し、その検出結果を示す信号を出力するデコード回路と、前記デコード回路の出力信号に基づき前記ダンピング抵抗を切り替えるための信号を生成して出力する信号生成回路と、を備えたことを特徴とする。
【００１９】
この構成によれば、発振回路が出力する発振信号とＰＬＬ回路が出力するクロック信号との位相関係に応じて、シフトレジスタに格納されるビット信号の論理値の組み合わせが定まる。ここで、ＰＬＬ回路がロック状態にあれば、発振信号とクロック信号との位相関係が一定の関係を維持し、シフトレジスタに格納される複数ビットの信号の論理値が所定の論理値の組み合わせとなる。この論理値の組み合わせをデコーダ回路が検出し、信号生成回路が所定の論理値を有する信号を出力する。従って、発振回路が出力する発振信号とＰＬＬ回路が生成するクロック信号との位相関係から、ＰＬＬ回路がロック状態にあるか否かを判別することが可能になる。
【００２０】
これに対し、ＰＬＬ回路がロック状態になければ、発振信号とクロック信号とが一定の位相関係になくなり、シフトレジスタに格納された複数ビットの信号の論理値が所定の論理値の組み合わせとならない。これにより、デコーダ回路が所定の論理値の組み合わせを検出せず、ＰＬＬ回路がロック状態にないことが把握される。よって、この構成によればＰＬＬ回路がロック状態にあるか否かを判別することが可能となる。
【００２１】
請求項１に記載された発明は、発振回路に設けられたダンピング抵抗を切り替えて該発振回路の発振状態を制御する発振制御回路であって、前記発振回路が出力する発振信号を逓倍してクロック信号を生成し、該クロック信号が前記発振信号に同期するように該クロック信号の位相を制御するＰＬＬ回路と、前記発振信号と前記クロック信号との位相関係から該ＰＬＬ回路がロック状態にあるか否かを判別する判別回路と、前記位相判別回路の判別結果に基づき前記ダンピング抵抗を切り替えるためのスイッチと、を備え、前記判別回路が、前記ＰＬＬ回路により生成されたクロック信号に基づき前記発振信号を順次取り込み、時系列的に連続した複数ビットの信号を格納するシフトレジスタと、前記シフトレジスタに格納された複数ビットの信号をデコードして、前記発振回路の発振動作が安定状態にあるときに前記複数ビットの信号の論理値として現れるべき所定の論理値の組み合わせを検出し、その検出結果を示す信号を出力するデコード回路と、前記デコード回路の出力信号に基づき前記ダンピング抵抗を切り替えるための信号を生成して出力する信号生成回路と、を備え、前記信号生成回路が、前記ＰＬＬ回路により生成されたクロック信号に基づき第１の所定時間を計時してパルスを出力する第１のタイマー回路と、前記第１の所定時間で規定される期間において前記デコード回路が前記所定の論理値の組み合わせを検出したことを条件に、前記第１のタイマー回路が出力するパルスのタイミングで、前記ダンピング抵抗を切り替えるための信号として所定の信号レベルを出力する順序回路と、を備えて構成されたことを特徴とする。
この構成によれば、前記第２および第５の関連発明の作用効果に加えて、所定時間内にデコード回路が所定の論理値の組み合わせを検出した場合にダンピング抵抗を切り替えるための信号として所定の信号レベルを有する信号が生成される。従って、発振動作が安定したと判別された場合にスイッチを切り替えることが可能となる。
請求項２に記載された発明は、前記発振制御回路において、前記順序回路が、前記所定の論理値の組み合わせを示す前記デコード回路の検出結果が前記第１の所定時間に加えてさらに第２の所定時間にわたって維持された場合に、前記ダンピング抵抗を切り替えるための信号として前記所定の信号レベルを出力するように更に構成されたことを特徴とする。
【００２２】
請求項３に記載された発明は、発振回路に設けられたダンピング抵抗を切り替えて該発振回路の発振状態を制御する発振制御回路であって、前記発振回路が出力する発振信号を逓倍してクロック信号を生成し、該クロック信号が前記発振信号に同期するように該クロック信号の位相を制御するＰＬＬ回路と、前記発振信号と前記クロック信号との位相関係から該ＰＬＬ回路がロック状態にあるか否かを判別する判別回路と、前記位相判別回路の判別結果に基づき前記ダンピング抵抗を切り替えるためのスイッチと、を備え、前記判別回路が、前記ＰＬＬ回路により生成されたクロック信号に基づき前記発振信号を順次取り込み、時系列的に連続した複数ビットの信号を格納するシフトレジスタと、前記シフトレジスタに格納された複数ビットの信号をデコードして、前記発振回路の発振動作が安定状態にあるときに前記複数ビットの信号の論理値として現れるべき所定の論理値の組み合わせを検出し、その検出結果を示す信号を出力するデコード回路と、前記デコード回路の出力信号に基づき前記ダンピング抵抗を切り替えるための信号を生成して出力する信号生成回路と、を備え、前記信号生成回路が、前記ＰＬＬ回路により生成されたクロック信号に基づき第１の所定時間を計時して第１の信号を出力する第１のタイマー回路と、前記第１の所定時間で規定される期間において前記デコード回路が前記所定の論理値の組み合わせを検出したことを条件に、前記第１のタイマー回路が出力する第１の信号のタイミングで、第１の所定の信号レベルを出力する第１の順序回路と、前記第１の信号に基づき第２の所定時間を計時して第２の信号を出力すると共に、前記第１の順序回路の出力信号に基づき計時動作を初期化する第２のタイマー回路と、前記第２の信号を受けて、前記ダンピング抵抗を切り替えるための信号として第２の所定の信号レベルを出力する第２の順序回路と、を備えて構成されたことを特徴とする。
この構成によれば、上記請求項１に記載された構成と同様にダンピング抵抗を切り替えるための信号が生成されることに加え、発振回路の発振状態が一旦安定状態となった後の不安定状態を把握することが可能となり、発振状態に応じてスイッチを適応的に切り替えることが可能になる。
請求項４に記載された発明は、前記発振制御回路において、前記発振信号に基づき所定時間を計時する第３のタイマー回路と、前記発振信号を入力し、前記第３のタイマー回路が計時を終了するまでの期間において前記発振信号の通過を阻止するゲート回路と、を更に備えたことを特徴とする。この構成による作用効果は、上記請求項１ないし請求項３の作用効果に加え、上記第４の関連発明の作用効果を含む。
請求項５に記載された発明は、前記発振制御回路において、前記発振信号を入力し、前記判別回路の判別結果が否定的である場合に前記発振信号の通過を阻止するゲート回路を更に備えたことを特徴とする。
【００２３】
本発明の第６の関連発明は、前記関連発明において、前記信号生成回路が、前記ＰＬＬ回路により生成されたクロック信号に基づき所定時間を計時して前記スイッチを切り替えるための信号を出力するタイマー回路と、前記発振回路が出力する発振信号に基づき前記デコード回路の出力信号を順次取り込み、該デコード回路の出力信号に基づき前記タイマー回路の計時動作を初期化する順序回路と、を備えて構成されたことを特徴とする。
【００２４】
この構成によれば、所定時間にわたって所定の論理値の組み合わせが検出されたことを示す信号を順序回路が取り込んだ場合にタイマー回路が所定時間の計時を完了する。逆に言えば、タイマー回路が所定時間の計時を完了した場合、所定時間にわたって順序回路が所定の論理値の組み合わせを検出し続けたことになる。従って、タイマー回路が所定時間の計時を完了したことから、発振状態が安定したことが把握できる。これに対し、タイマー回路の計時動作が未了のまま初期化された場合、デコード回路において所定の論理値の組み合わせが検出されないこととなる。これにより、発振動作が所定の時間にわたって安定状態にある場合にスイッチを切り替えることが可能になる。
【００２５】
請求項６に記載された発明は、前記発振制御回路において、前記ＰＬＬ回路が、前記発振回路が出力する発振信号をＮ（Ｎは２以上の自然数）逓倍してクロック信号を生成し、前記判別回路が、前記発振信号と前記クロック信号との位相関係に応じた（Ｎ＋１）ビットの信号の論理値の組み合わせから前記ＰＬＬ回路がロック状態にあるか否かを判別することを特徴とする。
【００２６】
なお、上記発振制御回路において、前記信号生成回路が、前記発振回路の発振開始から所定時間が経過するまで前記デコード回路の検出結果を無効とするように構成してもよい。この構成によれば、発振状態が安定していない発振動作の開始時において発振状態についての判別が行われず、従って発振状態を判別するための無駄な動作を防止することができ、判別動作を安定的に行うことが可能になる。
【００２７】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
（実施の形態１）
図１に、この発明の実施の形態１に係る発振制御回路１００の構成と、その適用例を示す。この発振制御回路１００は、発振回路ＯＳＣに設けられたダンピング抵抗Ｒｄを切り替えて発振状態を制御するものであって、スイッチ１１０と発振状態判別回路１２０から構成され、また、発振状態判別回路１２０は、ＰＬＬ(Phase Locked Loop)回路１３０と、ロック状態判別回路１４０とから構成される。発振回路ＯＳＣの構成については前述の図１３（ａ）に示す構成と同様であり、図１３（ａ）に示す要素と共通する要素には同一符号を付し、これらの説明を省略する。なお、スイッチ１１０は、図１３（ａ）に示すスイッチＳＷに相当するものであるが、この実施の形態では発振制御回路１００の構成要素として取り扱う。
【００２８】
具体的に構成を説明する。
図１において、スイッチ１１０は、ダンピング抵抗Ｒｄの値を切り替えるためのものであり、このダンピング抵抗Ｒｄの値として、発振動作が安定している状態において設定されるべき本来の抵抗値と、発振動作を促進させる得る程度に小さな抵抗値とを切り替える。ＰＬＬ回路１３０は、発振回路ＯＳＣの出力信号である発振信号ＣＫＸを逓倍してクロック信号ＣＫＰを生成するものであって、このクロック信号ＣＫＰは発振信号ＣＫＸに同期するように位相が制御されて出力される。この実施の形態１では、発振信号ＣＫＸを２逓倍してクロック信号ＣＫＰを生成するものとし、クロック信号ＣＫＰは発振信号ＣＫＸの２倍の周波数を有するものとする。
ロック状態判別回路１４０は、発振回路ＯＳＣが出力した発振信号ＣＫＸとＰＬＬ回路１３０が生成したクロック信号ＣＫＰとの位相関係から、ＰＬＬ回路１３０がロック状態にあるか否かを判別するものであり、この判別結果に基づきスイッチ１１０の接点を切り替える。
【００２９】
ここで、図２を参照してロック状態判別回路１４０の構成を説明する。
ロック状態判別回路１４０は、クロック信号ＣＫＰに基づき発振信号ＣＫＸを取り込むシフトレジスタ１４１と、デコード回路として機能する排他的論理和回路１４２と、それ以外の後述の信号生成回路とから構成される。
具体的にその構成を説明すると、シフトレジスタ１４１は、時系列的に連続した２ビット分の信号を格納するように構成され、そのデータ入力部には、上述の発振回路ＯＳＣから出力される発振信号ＣＫＸが与えられ、そのクロック入力部にはＰＬＬ回路１３０から出力されるクロック信号ＣＫＰが与えられる。シフトレジスタ１４１に格納された２ビットの信号は排他的論理和回路１４２に与えられる。
【００３０】
また、クロック信号ＣＫＰはタイマー１４３，１４４の入力部に共通に与えられ、タイマー１４３の出力部はタイマー１４４のセット端子に接続され、タイマー１４４の出力部は、インバータ１４５の入力部とＤ型フリップフロップ１４７のクロック入力部に接続される。インバータ１４５の出力部と上述の排他的論理和回路１４２の出力部は、ＲＳ型フリップフロップ１４６のリセット入力部とセット入力部とにそれぞれ接続される。ＲＳ型フリップフロップ１４６の出力部はＤ型フリップフロップ１４７のデータ入力部に接続され、このＤ型フリップフロップ１４７の出力部に現れる信号ＦＬＧはＤ型フリップフロップ１４８のクロック入力部に与えられる。Ｄ型フリップフロップ１４８のデータ入力部は電源に固定される。Ｄ型フリップフロップ１４８の出力部に現れる信号は、上述のスイッチ１１０の接点を切り替えるための信号ＳＥＬとされる。
【００３１】
ここで、上述のタイマー１４３，１４４、インバータ１４５、ＲＳ型フリップフロップ１４６、Ｄ型フリップフロップ１４７，１４８は、排他的論理和回路１４２の出力信号に基づきダンピング抵抗Ｒｄを切り替えるための信号ＳＥＬを生成する信号生成回路（符号なし）を構成する。このうち、タイマー１４３，１４４は、ＰＬＬ回路１３０が出力するクロック信号ＣＫＰに基づき所定時間を計時するタイマー回路（符号なし）を構成し、インバータ１４５、ＲＳ型フリップフロップ１４６、Ｄ型フリップフロップ１４７，１４８は、上記タイマー回路が計時する所定時間で規定される期間において、排他的論理和回路１４２が所定の論理値の組み合わせを検出したことを条件に信号ＳＥＬを出力する順序回路（符号なし）を構成する。
【００３２】
なお、制御信号ＲＳＴ（バー）／ＴＲＧは、この発振回路ＯＳＣを搭載する図示しないシステムの内部回路が電源の投入を検出して発生するもので、例えばパワーオンリセット信号である。この制御信号ＲＳＴ（バー）／ＴＲＧは、トリガー信号としてタイマー１４３に与えられ、リセット信号として、タイマー１４４、ＲＳ型フリップフロップ１４６、およびＤ型フリップフロップ１４７，１４８に与えられる。タイマー１４３は、リセットでハイレベルを出力し、クロック信号ＣＫＰを設定数だけカウントした後に信号ＣＫＴＡとしてロウレベルを出力する。タイマー１４４は、リセットでロウレベルを出力し、セット端子がロウレベルになると、設定数をカウントする毎にハイレベルを繰り返し出力する。
タイマー１４４の構成例を図３に示す。同図に示すように、タイマー１４４は、４ビットのカウンタ１４４Ａ、論理積回路１４４Ｂ、Ｄ型フリップフロップ１４４Ｃ、負論理入力型のバッファ１４４Ｄ、論理和回路１４４Ｅから構成される。ここで、カウンタ１４４Ａのクロック端子にはクロック信号ＣＫＰが入力され、そのリセット端子には、負論理入力型のバッファ１４４Ｄおよび論理和回路１４４Ｅを介して制御信号ＲＳＴ（バー）／ＴＲＧが入力される。このカウンタ１４４Ａの４ビットの出力端子には論理積回路１４４Ｂの入力部が接続され、この論理積回路１４４Ｂの出力部はＤ型フリップフロップ１４４Ｃのデータ入力端子に接続される。このＤ型フリップフロップ１４４Ｃのクロック端子にはクロック信号ＣＫＰが入力され、このデータ出力端子に現れる信号は信号ＣＫＴＢとされる。この信号ＣＫＴＢは、タイマー１４３から出力される信号ＣＫＴＡと共に上述の論理和回路１４４Ｅの入力部に与えられる。
このタイマー１４４によれば、クロックＣＫＰのパルスがカウンタ１４４Ａによりカウントされ、カウンタ１４４Ａの各ビットが「１」となったときに論理積回路１４４Ｂの出力信号がハイレベルとなる。そして、その直後のクロック信号ＣＫＰの立ち上がりエッジでＤ型フリップフロップ１４４Ｃから信号ＣＫＴＢとしてハイレベルが出力される。即ち、クロック信号ＣＫＰの１５個のパルスがカウントされた時点で信号ＣＫＴＢがハイレベルとなり、計時が行われる。
【００３３】
以下、図４および図５に示すタイミングチャートを参照して、図１および図２に示す構成の動作を説明する。
初期状態では、制御信号ＲＳＴ（バー）／ＴＲＧはロウレベルとされ、タイマー１４４、ＲＳ型フリップフロップ１４６、Ｄ型フリップフロップ１４７，１４８はリセット状態とされる。この初期状態では、スイッチ１１０の接点は、ダンピング抵抗Ｒｄの値が小さくなるように切り替えられた状態とされる。このような初期状態から、図４において時刻ｔ０で電源が投入されると、制御信号ＲＳＴ（バー）／ＴＲＧがハイレベルとされ、これを受けて発振制御回路１００が動作し、以下に説明するように、スイッチ１１０を切り替えるための一連の制御が行われる。
【００３４】
まず、電源が投入された時点では、ダンピング抵抗Ｒｄが小さな値に切り替えられた初期状態にあるから、水晶振動子ＸＴの励振レベルに対する抑制が緩和され、従って速やかに発振動作が行われる。
この後、電源電圧が徐々に上昇し、インバータＩＡの利得が水晶振動子ＸＴの損失を上回る程に電源電圧が上昇すると、発振回路ＯＳＣが発振動作を開始し、発振信号ＣＫＸがインバータＩＢの出力部に現れる。この発振信号ＣＫＸは、発振制御回路１００に入力されて発振状態が判別され、この判別結果に基づいて、ダンピング抵抗Ｒｄが本来の値となるように、スイッチ１１０の接点が切り替えられる。
【００３５】
具体的に発振状態の判別動作を説明する。発振回路ＯＳＣが発振状態となって発振信号ＣＫＸを出力すると、発振制御回路１００を構成するＰＬＬ回路１３０は、発振信号ＣＫＸを逓倍し、発振信号ＣＫＸと同期したクロック信号ＣＫＰを生成して出力する。このＰＬＬ回路１３０は、発振信号ＣＫＸと位相が一致するようにクロック信号ＣＫＰの位相をフィードバック制御することにより、クロック信号ＣＫＰの位相を発振信号ＣＫＸに合わせる。ロック状態判別回路１４０は、発振信号ＣＫＸとクロック信号ＣＫＰとの位相関係からＰＬＬ回路１３０がロック状態にあるか否か、即ち発振信号ＣＫＸとクロック信号ＣＫＰとが同期しているか否かを判別する。
【００３６】
ここで、ロック状態判別回路の１４０の動作原理（発振信号ＣＫＸとクロック信号ＣＫＰとの位相関係からロック状態を判別する原理）を説明する。
ＰＬＬ回路１３０のフィードバック系の応答速度は有限であり、応答に遅延が存在するため、発振信号ＣＫＸの周波数が変化すると、遅れをもってクロック信号ＣＫＰの周波数が発振信号ＣＫＸに追従するように変化する。従って発振回路ＯＳＣの発振動作が不安定な場合、ＰＬＬ回路１３０がロック状態になくなり、クロック信号ＣＫＰが発振信号ＣＫＸに同期した状態ではなくなる。このため、クロック信号ＣＫＰの位相が発振信号ＣＫＸの位相と一致しなくなり、位相にずれが生じる。
これに対し、発振回路ＯＳＣの発振動作が安定している場合にはＰＬＬ回路１３０はロック状態にあるので、クロック信号ＣＫＰが発振信号ＣＫＸに同期した状態になる。このため、クロック信号ＣＫＰの位相が発振信号ＣＫＸの位相と一致し、これらの信号が一定の位相関係を保つ。従って、発振信号ＣＫＸとクロック信号ＣＫＰとの位相関係から、ＰＬＬ回路１３０がロック状態にあるか否か、即ち発振回路ＯＳＣの発振動作が安定状態にあるか否かを把握することが可能になる。
【００３７】
図５に、発振信号ＣＫＸとクロック信号ＣＫＰとの位相関係の一例を示す。同図（ａ）に示す例は、発振信号ＣＫＸに対してクロック信号ＣＫＰが２倍の周波数で同期した場合の位相関係（一定の位相関係）を示す。この例では、クロック信号ＣＫＰの立ち上がりエッジにおける発振信号ＣＫＸの論理値（信号レベル）は、「１」と「０」とが交互に繰り返して現れたものとなる。
また、同図（ｂ），（ｃ）に示す例は、ＰＬＬ回路１３０がロック状態になく、発振信号ＣＫＸとクロック信号ＣＫＰとが同期していない場合の位相関係を示す。ここで、同図（ｂ）に示す例は、上述の同期した状態に対してクロック信号ＣＫＰの周波数が高くなった場合の位相関係を示し、また、同図（ｃ）に示す例は、逆にクロック信号ＣＫＰの周波数が低くなった場合の位相関係を示す。これらの図に示すように、発振信号ＣＫＸとクロック信号ＣＫＰとが同期した位相関係ではなくなると、クロック信号ＣＫＰの立ち上がりエッジにおける発振信号ＣＫＰの論理値として「１」が連続する場合や「０」が連続する場合が出現する。
【００３８】
このように、クロック信号ＣＫＰの立ち上がりエッジでの発振信号ＣＫＸの論理値の組み合わせは、発振信号ＣＫＸとクロック信号ＣＫＰとの位相関係に応じて決定され、この論理値の組み合わせから、ＰＬＬ回路１３０がロック状態にあるか否かが把握される。この実施の形態１では、時系列的に連続したクロック信号ＣＫＰの２つの立ち上がりエッジでの発振信号ＣＫＸの論理値として「１」と「０」、または「０」と「１」が得られれば、発振回路ＯＳＣの発振状態は安定していると判別できる。これに対し、これら２つのエッジにおいて発振信号ＣＫＸの論理値として「１」と「１」の組み合わせ、または「０」と「０」の組み合わせが得られれば、発振回路ＯＳＣの発振状態は安定していないことになる。この実施の形態では、発振状態が安定している時に得られる「１」と「０」との組み合わせ、または「０」と「１」との組み合わせを所定の論理値の組み合わせとする。
なお、上述の例では、クロック信号ＣＫＰの立ち上がりエッジにおける発振信号ＣＫＸの論理値から発振状態を判別するものとして説明したが、上述の原理から明らかなように、クロック信号ＣＫＰの立ち下がりエッジにおける発振信号ＣＫＸの論理値の組み合わせから発振状態を判別するものとしてもよい。
以上、ＰＬＬ回路１３０のロック状態を判別する原理を説明した。
【００３９】
ここで、図２に説明を戻す。シフトレジスタ１４１および排他的論理和回路１４２により、上述の発振信号ＣＫＸとクロック信号ＣＫＰとから発振回路ＯＳＣの発振状態を判別する。具体的には、シフトレジスタ１４１は、クロック信号ＣＫＰの立ち上がりエッジで発振信号ＣＫＸを順次取り込み、時系列的に連続した２ビットの信号を保持する。排他的論理和回路１４２は、シフトレジスタ１４１に格納された２ビットの信号を入力し、これらの排他的論理和を演算する。ここで、シフトレジスタ１４１から入力する２ビットの信号の論理値の組み合わせが所定の論理値の組み合わせである場合、即ち「１」と「０」、または「０」と「１」であれば「１」を出力する。また、所定の論理値の組み合わせでない場合、即ち「１」と「１」、または「０」と「０」であれば「０」を出力する。このように、発振信号ＣＫＸにクロック信号ＣＫＰが同期していれば、排他的論理和回路１４２は「１」を出力し、同期していなければ「０」を出力する。この排他的論理和回路１４２の出力は、ＰＬＬ回路１３０のロック状態（即ち発振回路ＯＳＣの発振状態）の判別結果を表す信号とされ、ＲＳ型フリップフロップ１４６のリセット入力部（負論理入力）に与えられる。
【００４０】
上述のロック状態判別動作と並行して、時刻ｔ０で電源が投入されると、図１に示す発振回路ＯＳＣを搭載する図示しないシステムの内部回路がこの電源の投入を検出し、制御信号ＲＳＴ（バー）／ＴＲＧとしてハイレベルを出力する。この制御信号ＲＳＴ（バー）／ＴＲＧをトリガーとして、タイマー１４３が計時を開始し、時刻ｔ０から時刻ｔ１までの所定時間（第１の所定時間）にわたって信号ＣＫＴＡとしてハイレベルを出力する。タイマー１４４は、信号ＣＫＴＡをセット信号として受け、時刻ｔ０から時刻ｔ１にかけて計時動作が禁止される。そして、タイマー１４４は時刻ｔ１において計時動作を開始して信号ＣＫＴＢを出力し、一定時間ごとに信号ＣＫＴＢとしてパルスＰを出力する。この信号ＣＫＴＢは、インバータ１４５で反転されてＲＳ型フリップフロップ１４６のセット入力部（負論理入力）に与えられる。
【００４１】
ＲＳ型フリップフロップ１４６は、インバータ１４５を介してタイマー１４４から与えられる信号により一定時間毎に定期的にセットされると共に、排他的論理和回路１４２の出力信号により不定期にリセットされる。即ち、当初、発振回路ＯＳＣの発振動作は安定していないので、排他的論理和回路１４２の出力信号の論理値は「０」を維持し、ＲＳ型フリップフロップ１４６はリセット状態に固定される。この後、発振状態が安定すると、排他的論理和回路１４２の出力信号の論理値は「１」を維持するようになる。このため、ＲＳ型フリップフロップ１４６はリセットされることがなくなり、セットのみが行われる結果、ＲＳ型フリップフロップ１４６はセット状態に維持される。
【００４２】
即ち、ＲＳ型フリップフロップ１４６は、発振回路ＯＳＣの発振動作が安定するまでリセット状態とされ、発振状態が安定すると、タイマー１４４が出力する信号ＣＫＴＢのタイミングでセット状態に移行する。図４では、時刻ｔ１から時刻ｔ２までの間に発振動作が安定状態に移行し、クロック信号ＣＫＸの発振周波数と振幅が安定するものとしている。なお、図４では、発振状態が一旦安定した後、時刻ｔ３付近で一時的に不安定となるが、この不安定状態に移行した場合の動作については後述する。
【００４３】
続いて、図２において、Ｄ型フリップフロップ１４７は、タイマー１４４から出力される信号ＣＫＴＢに基づき、ＲＳ型フリップフロップ１４６の出力信号を取り込む。ＲＳ型フリップフロップ１４６がセットされるタイミングと、Ｄ型フリップフロップ１４７がＲＳ型フリップフロップ１４６の出力信号を取り込むタイミングは、同じ信号ＣＫＴＢで規定されているので、これらのタイミングは一致する。従って、Ｄ型フリップフロップ１４７には、セットされる直前のＲＳ型フリップフロップ１４６の出力信号が取り込まれる。
【００４４】
図４に示す例では、信号ＣＫＴＢとして最初のパルスＰが発生する時刻ｔ２の前に発振状態が安定しているが、時刻ｔ２の時点ではＲＳ型フリップフロップ１４６はいまだにリセット状態にあり、信号ＦＬＧは出力されない。そして、時刻ｔ２の次のクロック信号ＣＫＴＢのパルスの立ち上がりエッジにより、Ｄ型フリップフロップ１４７には、ＲＳ型フリップフロップ１４６の出力信号として、発振回路ＯＳＣの発振動作が安定したことを表す信号、即ちＰＬＬ回路１３０がロック状態にあることを示す信号が取り込まれ、信号ＦＬＧとして出力される。この信号ＦＬＧは、信号ＣＫＴＢに基づきＤ型フリップフロップ１４７がＲＳ型フリップフロップ１４６の出力信号を取り込み直すことで順次更新される。Ｄ型フリップフロップ１４７から出力された信号ＦＬＧは、Ｄ型フリップフロップ１４８のクロック入力部に与えられ、これを受けてＤ型フリップフロップ１４８は信号ＳＥＬとしてハイレベル（電源）を出力する。
【００４５】
ここで、時刻ｔ３付近において発振回路ＯＳＣの発振状態が何らかの原因により一時的に不安定になったとする。この場合、時刻ｔ３においてＤ型フリップフロップ１４７は、発振状態が不安定にあることを示す信号をＲＳ型フリップフロップ１４６から取り込み、信号ＦＬＧとしてロウレベルを出力する。ただし、信号ＳＥＬについては、Ｄ型フリップフロップ１４８のデータ入力部が電源に固定されているので、信号ＳＥＬが一旦ハイレベルになると、仮に発振動作が不安定になったとしても、制御信号ＲＳＴ（バー）／ＴＲＧが入力されるまで信号ＳＥＬはハイレベルを維持する。
【００４６】
この後、発振回路ＯＳＣの発振動作が安定すると、時刻ｔ４でのクロック信号ＣＫＴＢの立ち上がりエッジにより、Ｄ型フリップフロップ１４７は、発振状態が安定していることを示す信号をＲＳ型フリップフロップ１４６から取り込み、信号ＦＬＧがハイレベルに回復する。
このように、ロック状態判別回路１４０は、発振回路ＯＳＣが出力する発振信号ＣＫＸと、ＰＬＬ回路１３０が出力するクロック信号ＣＫＰとの位相関係から、発振回路ＯＳＣの発振状態が安定しているか否かを判別して、スイッチ１１０を切り替えるための信号ＳＥＬを生成し、これをスイッチ１１０に出力する。
【００４７】
上述の動作をまとめると、発振制御回路１００は、初期状態ではダンピング抵抗Ｒｄが小さくなるようにスイッチ１１０の接点を制御する。これにより、電源投入時に発振回路ＯＳＣの発振動作が速やかに安定状態に達する。また、発振回路ＯＳＣが発振して安定状態に達するまでの過程において、発振制御回路１００は、ＰＬＬ回路の特性を利用することにより発振回路ＯＳＣの発振状態を逐次判別し、その発振動作が安定状態に到達したと判別した時点でダンピング抵抗Ｒｄを本来の値に切り替える。以上で実施形態１を説明した。
【００４８】
（実施の形態２）
以下、この発明の実施の形態２を説明する。
この実施の形態２に係る発振制御回路は、上述の実施の形態１に係る構成において、図１および図２に示すロック状態判別回路１４０に代え、図６に示す判別回路１５０を備えて構成される。ここで、図６に示す判別回路１５０は、図２に示すロック状態判別回路１４０の構成に対し、タイマー１５１と負論理入力型の否定的論理和回路１５２（以下、単に「否定的論理和回路１５２」と称す）とを更に備えて構成される。具体的に構成を説明すると、タイマー１５１のクロック入力部にはタイマー１４４から出力される信号ＣＫＴＢが与えられ、Ｄ型フリップフロップ１４８のクロック入力部はタイマー１５１の出力部に接続される。また、否定的論理和回路１５２の一方の入力部にはＤ型フリップフロップ１４７が出力する信号ＦＬＧが与えられ、その他方の入力部には制御信号ＲＳＴ（バー）／ＴＲＧが与えられる。この否定的論理和回路１５２の出力信号はタイマー１５１のリセット信号とされる。
【００４９】
以下、図７を参照して、この実施の形態２の動作を説明する。
この実施の形態２と上述の実施の形態１との動作上の相違点は、実施の形態１では最初に発振動作が安定状態にあると判別された時点で信号ＳＥＬが出力されるのに対し、この実施の形態２では、タイマー１５１が計時する所定時間にわたって、発振状態が安定している場合に信号ＳＥＬが出力される点にある。
【００５０】
まず、初期状態では、タイマー１５１は、否定的論理和回路１５２を介して与えられる制御信号ＲＳＴ（バー）／ＴＲＧによりリセット状態とされ、Ｄ型フリップフロップ１４８も制御信号ＲＳＴ（バー）／ＴＲＧによりリセット状態とされる。これにより、初期状態ではＤ型フリップフロップ１４８は信号ＳＥＬとしてロウレベルを出力した状態にある。このような初期状態から電源が投入されると、上述の実施の形態１と同様に動作してＤ型フリップフロップ１４７から信号ＦＬＧが出力される。信号ＦＬＧが出力されるまでの動作は、上述の実施の形態１と同様であるから、以下では、タイマー１５１に着目して、信号ＣＫＴＢと信号ＦＬＧから信号ＳＥＬが生成されるまでの動作を中心に説明する。
【００５１】
図７において、時刻ｔ０で電源が投入された後、時刻ｔ２までは発振動作が安定していないと判別され、Ｄ型フリップフロップ１４７は、信号ＦＬＧとしてロウレベルを出力し、これを入力する否定的論理和回路１５２は、リセット信号としてロウレベルをタイマー１５１に出力する。従って、タイマー１５１はリセット状態（初期状態）に維持され、その出力信号ＣＫＴＣとしてロウレベルをＤ型フリップフロップ１４８のクロック入力部に与える。よって、Ｄ型フリップフロップ１４８はリセット状態（初期状態）を維持し、信号ＳＥＬとしてロウレベルを継続して出力する。
【００５２】
続いて、時刻ｔ２で発振動作が安定していると判別されると、Ｄ型フリップフロップ１４７は信号ＦＬＧとしてハイレベルを出力し、これを受けて否定的論理和回路１５２はタイマー１５１にリセット信号としてハイレベルを出力する。これによりタイマー１５１はリセット状態になくなり、タイマー１４４が出力する信号ＣＫＴＢのパルスＰをカウントして計時動作を開始する。タイマー１５１は、ｎ個（ｎは所定の自然数）のパルスＰをカウントして所定時間を計時すると、信号ＣＫＴＣとしてハイレベルを出力する。
【００５３】
図７に示す例では、カウント値ＣＮＴが「ｎ」より小さい状態にある時刻ｔ３において発振動作が安定していないと判別されて信号ＦＬＧがロウレベルとなる。これを入力する否定的論理和回路１５２はリセット信号としてロウレベルをタイマー１５１に出力する。これによりタイマー１５１は初期化される。そして、タイマー１５１は、その次にパルスＰが発生する時刻ｔ４から新たにパルスＰのカウントを行い、改めて計時をやり直す。
【００５４】
図７に示す例の場合、時刻ｔ４以後では発振動作が安定し、信号ＦＬＧがハイレベルに維持されるので、その後、タイマー１５１はリセットされることなくカウントを続け、時刻ｔ５でカウント値ＣＮＴが「ｎ」に到達すると、信号ＣＫＴＣとしてハイレベルを出力する。これを入力するＤ型フリップフロップ１４８は信号ＳＥＬとしてハイレベルをスイッチ１１０に出力し、ダンピング抵抗Ｒｄの値が本来の値に切り替えられる。
このように、この実施の形態２によれば、発振回路ＯＳＣの発振動作が安定している期間をタイマー１５１が計時し、所定時間にわたって発振動作が安定している場合にダンピング抵抗が本体の値に切り替えられる。従って、この実施の形態によれば、発振回路の発振動作が安定状態にあるか否かの判別結果の信頼性を向上させることが可能となり、発振動作を的確に判別してダンピング抵抗Ｒｄの値を切り替えることが可能になる。以上で実施の形態２を説明した。
【００５５】
（実施の形態３）
以下、この発明に係る実施の形態３を説明する。
上述の実施の形態１および２では、発振回路ＯＳＣの発振動作が安定しているか否かを判別してダンピング抵抗Ｒｄを切り替えるようにしたが、この実施の形態３では、基本的には発振信号ＣＫＰに基づきタイマーにより所定時間を計時してダンピング抵抗Ｒｄを本来の値に切り替えるものとし、発振動作が安定していない場合にはタイマーを初期化して計時をやり直す。
【００５６】
この実施の形態３に係る発振制御回路は、前述の図１に示す構成において、ロック状態判別回路１４０に代え、図８に示すロック状態判別回路２００を備えて構成され、その他の構成は図１に示す構成と同様である。図８において、シフトレジスタ２０１およびデコード回路２０２は、上述の実施の形態１および２に係るシフトレジスタ１４１および排他的論理回路１４２にそれぞれ対応するものである。ただし、シフトレジスタ２０１は、時系列的に連続する５ビットの信号を格納するものであり、デコード回路２０２は、シフトレジスタ２０１に格納された５ビットの信号の論理値の組み合わせを検出するように構成されている。
【００５７】
Ｄ型フリップフロップ２０３のデータ入力部にはデコード回路２０２の出力部が接続され、クロック入力部には発振信号ＣＫＸが与えられる。このＤ型フリップフロップ２０３の出力信号は信号ＦＬＧとされる。Ｄ型フリップフロップ２１０のデータ入力部は電源（ハイレベル）に固定され、そのクロック入力部は上述のＤ型フリップフロップ２０３の出力部が接続される。タイマー２０４のクロック入力部には発振信号ＣＫＸが与えられ、キャリー入力部には上述のＤ型フリップフロップ２１０の出力部が接続される。Ｄ型フリップフロップ２０６のクロック入力部にはタイマー２０４の出力部が接続され、このＤ型フリップフロップ２０６のデータ入力部は電源に固定される。
【００５８】
また、タイマー２０７のクロック入力部には発振信号ＣＫＸが与えられ、そのキャリー入力部には、上述のＤ型フリップフロップ２０６の出力部が接続される。Ｄ型フリップフロップ２０８のクロック入力部はタイマー２０７の出力部に接続され、そのデータ入力部は電源（ハイレベル）に固定される。このＤ型フリップフロップ２０８の出力信号は、前述のスイッチ１１０の接点を切り替えるための信号ＳＥＬとされる。
なお、上述のタイマー２０７には、負論理入力型の否定的論理和回路２０９（以下、単に「否定的論理和回路２０９」と称す）により制御信号ＲＳＴ（バー）／ＴＲＧと信号ＦＬＧとの負論理入力に対する否定的論理和を演算して生成された信号がリセット信号として与えられる。シフトレジスタ２０１、Ｄ型フリップフロップ２０３、タイマー２０４、Ｄ型フリップフロップ２０６，２０８，２１０のリセット入力部には制御信号ＲＳＴ（バー）／ＴＲＧがリセット信号としてそのまま与えられる。
【００５９】
次に、図９を参照して、この実施の形態３の動作を説明する。
時刻ｔ１１において電源が投入されると、発振回路ＯＳＣから出力される発振信号ＣＫＸの信号レベルが徐々に上昇し、不安定ながらも発振動作を開始する。このような不安定な発振状態では、発振信号ＣＫＸとクロック信号ＣＫＰとが一時的に同期する場合が起こり得る。図９に示す例では、時刻ｔ１２付近において発振信号ＣＫＸとクロック信号ＣＫＰとが一時的に同期し、デコード回路２０２の出力信号は、発振状態が安定したとみなす。このため、Ｄ型フリップフロップ２０３は、発振信号ＣＫＸに基づきデコード回路２０２の出力を取り込み、時刻ｔ１２において信号ＦＬＧとしてハイレベルを一時的に出力する。この後も発振状態が安定するまでは一時的に同期する場合が発生し、信号ＦＬＧとして一時的にハイレベルを出力する。
【００６０】
時刻ｔ１２において信号ＦＬＧが一時的にハイレベルになると、この信号ＦＬＧをトリガーとして、Ｄ型フリップフロップ２１０は、そのデータ入力部に与えられているハイレベルを取り込んで出力する。タイマー２０４は、Ｄ型フリップフロップ２１０の出力信号をトリガーとしてカウントを開始し、クロック信号ＣＫＸに基づきカウントを進める。そして、所定値をカウントし終えた時刻ｔ１３において信号ＴＭ１としてハイレベルを出力する。即ち、発振信号ＣＫＸとクロック信号ＣＫＰとの同期が最初に検出された時刻ｔ１２を起点として時刻ｔ１３までの一定時間Δｔ２が計時され、この一定の時間Δｔ２が計時された後の時刻ｔ１３においてハイレベルが信号ＴＭ１としてＤ型フリップフロップ２０６に出力される。これを受けてＤ型フリップフロップ２０６はハイレベル（電源）を出力する。タイマー２０７は、Ｄ型フリップフロップ２０６の出力信号をトリガーとして発振信号ＣＫＸに基づき計時を開始する。このとき、発振回路ＯＳＣの発振動作が安定していなければ、信号ＦＬＧの信号レベルがハイレベルに確定しない。このため、発振動作が不安定となる度にタイマー２０７が否定的論理和回路２０９を介して入力する信号ＦＬＧがロウレベルになる度にリセットされ、計時をやり直す。
【００６１】
そして、時刻ｔ１４に至って発振動作が安定し、信号ＦＬＧがハイレベルに安定すると、タイマー２０７は発振信号ＣＫＸに基づき一定時間Δｔ３（所定時間）を計時した後、信号ＴＭ２としてハイレベルを時刻ｔ１５においてＤ型フリップフロップ２０８に与える。これを受けてＤ型フリップフロップ２０８は時刻ｔ１５において信号ＳＥＬとしてハイレベル（電源）を出力し、この出力状態を保持する。この信号ＳＥＬによりスイッチ１１０の接点が切り替えられ、時刻ｔ１５においてダンピング抵抗Ｒｄが小さい値から本来の値に切り替えられる。
【００６２】
以上の動作をまとめると、発振信号ＣＫＸ及び信号ＦＬＧを受けてタイマー２０４が計時を開始し、この計時が終了するまでの時間Δｔ２にわたってタイマー２０７の計時動作が禁止される。これにより、発振状態が極めて不安定な状態にあるときにタイマー２０７が計時動作を行うことがなく、無駄な計時動作が防止される。この後、タイマー２０７が計時を開始しするが、発振回路ＯＳＣの発振動作がまだ安定していなければ信号ＦＬＧによりタイマー２０７の計時動作が初期化され、その都度、計時をやり直す。そして、一定時間Δｔ３にわたって発振動作が安定していれば、信号ＳＥＬとしてハイレベルが出力され、これによりスイッチ１１０の接点が切り替えられる。このように、この実施の形態３では、発振動作の判別結果は、タイマー２０７の計時動作を初期化するために使用される。以上で実施の形態３を説明した。
【００６３】
（実施の形態４）
以下、この発明の実施の形態４を説明する。
図１０に、この実施の形態に係る発振制御回路３００の構成と、その適用例を示す。上述の実施の形態１ないし３では、発振回路ＯＳＣの発振状態を判別してダンピング抵抗Ｒｄを切り替えるものとしたが、この実施の形態４では、上述の実施の形態１ないし３の構成に加えて、タイマーにより所定時間が経過した時にクロック信号の出力を許可するように出力状態を制御するための図１０に示す発振制御回路をさらに備える。
【００６４】
図１０において、発振制御回路３００は、タイマー３０２、インバータ３０３、論理積回路３０４、バッファ３０５から構成される。タイマー３０２のリセット端子に入力される制御信号（リセット信号）ＲＳＴ（バー）は、タイマー３０２を初期化する信号であって、前述の制御信号ＲＳＴ（バー）／ＴＲＧと同様にシステム側で電源の投入を検出して生成されたものである。
【００６５】
タイマー３０２は発振信号ＣＫＰに基づき一定時間（所定時間）を計時して窓信号ＷＩＮを出力するものである。このタイマー３０２が出力する窓信号ＷＩＮは、インバータ３０３により反転されて論理積回路３０４の一方の入力部に与えられる。この論理積回路３０４の他方の入力部にはクロック信号ＣＫＰが与えられる。論理積回路３０４は、窓信号ＷＩＮの反転信号とクロック信号ＣＫＰとの論理積を演算するものであって、その演算結果はバッファ３０５を介してクロック信号ＣＬＫとして出力される。これら論理積回路３０４およびバッファ３０５は、タイマー３０２の計時が終了するまでの一定期間クロック信号ＣＫＰの通過を阻止するゲート回路として機能する。
【００６６】
以下、図１１を参照して、この実施の形態４の動作を説明する。
まず、時刻ｔ２１において電源が投入されると、電源電圧が徐々に上昇して発振回路ＯＳＣが発振を開始して発振信号ＣＫＸを出力し、ＰＬＬ回路１３０から発振信号ＣＫＰが出力される。なお、図１１において期間ＴＡは発振動作が不安定な期間を表す。また、期間ＴＢは、発振動作が不安定となるためにクロック信号ＣＫＰが不安定となる期間を表す。
一方、時刻ｔ２１で電源が投入されると、上述の発振動作と並行して、図示しないシステム側で電源の投入が検出されてリセット信号ＲＳＴ（バー）がハイレベルとされる。これを受けて、さらに、クロック信号ＣＫＰがある程度安定すると、タイマー３０２が計時を開始し、窓信号ＷＩＮがハイレベルとなる。これにより、論理積回路３０４は、窓信号ＷＩＮの反転信号をインバータ３０３から入力し、クロック信号ＣＬＫをロウレベルに固定する。これにより、クロック信号ＣＫＰはクロック信号ＣＬＫとして外部に出力されなくなる。
【００６７】
次に、タイマー３０２が一定時間Δｔ４を計時し終えると、時刻ｔ２２で窓信号ＷＩＮがロウレベルになる。これを受けて論理積回路３０４の出力信号がクロック信号ＣＫＰに応じたものとなり、クロック信号ＣＬＫとして外部に出力されるようになる。
即ち、この実施の形態４によれば、タイマー３０２が一定時間Δｔ４の計時を終了するまで、クロック信号ＣＬＫがロウレベルに固定され、クロック信号ＣＫＰの出力が一時的に阻止される。そして、一定時間Δｔ４が経過すると、クロック信号ＣＫＰが、論理積回路３０４およびバッファ３０５を介してクロック信号ＣＬＫとして外部に出力される。従って、発振回路ＯＳＣの発振動作が不安定な期間を含むように一定時間Δｔ４を設定しておけば、発振動作が不安定な期間において不安定なクロック信号ＣＫＰが外部に出力されることがなくなり、クロック信号ＣＬＫとしてクロック信号ＣＫＰを入力する外部の装置が異常動作することがなくなる。以上で実施の形態４を説明した。
【００６８】
上述の実施の形態１ないし４では、発振状態を判別するために、発振信号ＣＫＸを２逓倍するものとしたが、逓倍数をＮ（Ｎは２以上の自然数）に拡張することも可能である。図１２に、発振信号ＣＫＸの逓倍数を「４」とした場合のクロック信号ＣＫＰの波形を例示する。同図において、クロック信号ＣＫＰの波形Ａはクロック信号ＣＫＰが発振信号ＣＫＸと同期している状態にある場合のものである。これに対し、波形Ｂおよび波形Ｃは同期状態にない場合の波形を示す。このうち、波形Ｂはクロック信号ＣＫＰの周波数が高い場合（発振信号ＣＫＸの周波数が減少方向に変化している場合）を示し、波形ＣはクロックＣＫＰの周波数が低い場合（発振信号ＣＫＸの周波数が増加方向に変化している場合）を示す。図１１に示す例では、時刻ｔ３１のタイミングでシフトレジスタに取り込まれる５ビットの論理値の組み合わせは、波形Ａについては、取り込まれた順に「１１００１」であり、波形Ｂについては「１１１００」であり、波形Ｃについては「１１０１１」である。
【００６９】
ここで、図１１から理解されるように、仮に逓倍数と同じ数のビット数の信号を用いて発振状態を判別しようとすると、発振信号ＣＫＸに対してクロック信号ＣＫＰの位相が１クロック半以上ずれないと論理値の組み合わせに変化が生じない。しかしながら、逓倍数の４に１を加えた５ビットの論理値の組み合わせを用いて判別すれば、発振信号ＣＫＸに対してクロック信号ＣＫＰの位相が半クロック分だけずれれば論理値の組み合わせに変化が生じ、発振信号ＣＫＸとクロック信号ＣＫＰとが同期しているか否かを精度良く把握することが可能になる。これをＮ逓倍の場合に拡張すると、シフトレジスタに（Ｎ＋１）ビットの信号を取り込み、これらのビットの論理値の組み合わせから判別すればよい。従ってこの場合、クロック信号ＣＫＰに基づき発振信号ＣＫＸを取り込むためのシフトレジスタは、時系列順に（Ｎ＋１）ビットの信号を格納するものとなる。なお、必用とする精度が得られるのであれば、クロック信号ＣＫＰの逓倍数Ｎとシフトレジスタのビット数とを同じに設定してもよい。
【００７０】
以上、この発明の実施の態を説明したが、この発明は、上述の実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等があっても本発明に含まれる。例えば上述の実施の形態４では、タイマー３０２により計時してクロック信号ＣＫＰの出力を阻止するものとしたが、実施の形態１ないし３の判別機能と実施の形態４の出力制御機能とを組み合わせてもよい。この場合、例えば、実施の形態１ないし３のように発振状態を判別し、発振状態が安定してからクロック信号ＣＫＰをクロック信号ＣＬＫとして出力するように構成する。即ち、実施の形態１ないし３の構成において、発振回路の出力信号から派生的に生成されたクロック信号ＣＫＰを入力し、ロック状態判別回路１４０の判別結果が否定的である場合にクロック信号ＣＫＰの通過を阻止するゲート回路（論理積回路３０４およびバッファ３０５に相当）を備え、ロック状態判別回路の判別結果に基づいてゲート回路を制御し、これによりクロック信号ＣＫＰの通過を阻止（禁止）するか許可するものとすればよい。
【００７１】
【発明の効果】
本発明に係る発振状態判別回路によれば、発振回路の出力信号を逓倍してクロック信号を生成し、該クロック信号が前記出力信号に同期するように該クロック信号の位相を制御するＰＬＬ回路を備え、このＰＬＬ回路がロック状態にあるか否かを判別するようにしたので、発振回路の発振状態が安定しているか否かを判別することが可能となる。
また、本発明に係る発振制御回路によれば、発振回路の出力信号とＰＬＬ回路が生成したクロック信号との位相関係から該ＰＬＬ回路がロック状態にあるか否かを判別し、この判別結果に基づき発振回路のダンピング抵抗を切り替えるようにしたので、発振状態を判別してダンピング抵抗を切り替えることが可能となる。
さらに、本発明に係る発振制御回路によれば、発振回路の出力信号から派生的に生成された信号の通過を一時的に阻止するゲート回路を備えたので、発振回路が出力する不安定な発振信号により外部装置の異常動作を防止することが可能となる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１に係る発振制御回路の構成を示す図である。
【図２】 この発明の実施の形態１に係る判別回路の構成を示す図である。
【図３】 この発明の実施の形態１に係るタイマーの構成を示す図である。
【図４】 この発明の実施の形態１に係る判別回路の動作を説明するための波形図である。
【図５】 この発明の実施の形態１に係る判別回路の動作原理を説明するための波形図である。
【図６】 この発明の実施の形態２に係る判別回路の構成を示す図である。
【図７】 この発明の実施の形態１に係る判別回路の動作を説明するための波形図である。
【図８】 この発明の実施の形態３に係る判別回路の構成を示す図である。
【図９】 この発明の実施の形態３に係る判別回路の動作を説明するための波形図である。
【図１０】 この発明の実施の形態４に係る発振制御回路の構成を示す図である。
【図１１】 この発明の実施の形態４に係る発振制御回路の動作を説明するための波形図である。
【図１２】 この発明に係る実施の形態において発振信号の逓倍数Ｎとシフトレジスタのビット数との関係を説明するための波形図である。
【図１３】 従来技術に係る発振回路を説明するための図である。
【符号の説明】
１００；発振制御回路、１１０；スイッチ、１２０；発振状態判別回路、１３０；ＰＬＬ回路、１４０；ロック状態判別回路、１４１；シフトレジスタ、１４２；排他的論理和回路、１４３，１４４；タイマー、１４５；インバータ、１４６；ＲＳ型フリップフロップ、１４７，１４８；Ｄ型フリップフロップ、１５１；タイマー、１５２；否定的論理和回路（負論理入力型）、２０１；シフトレジスタ、２０２；デコード回路、２０３，２０６，２０８，２１０；Ｄ型フリップフロップ、２０４，２０７；タイマー、２０９；否定的論理和回路（負論理入力型）、３００；発振制御回路、３０２；タイマー、３０３；インバータ、３０４；論理積回路、３０５；バッファ。
Claims (6)
- 発振回路に設けられたダンピング抵抗を切り替えて該発振回路の発振状態を制御する発振制御回路であって、
前記発振回路が出力する発振信号を逓倍してクロック信号を生成し、該クロック信号が前記発振信号に同期するように該クロック信号の位相を制御するＰＬＬ回路と、
前記発振信号と前記クロック信号との位相関係から該ＰＬＬ回路がロック状態にあるか否かを判別する判別回路と、
前記位相判別回路の判別結果に基づき前記ダンピング抵抗を切り替えるためのスイッチと、
を備え、
前記判別回路が、
前記ＰＬＬ回路により生成されたクロック信号に基づき前記発振信号を順次取り込み、時系列的に連続した複数ビットの信号を格納するシフトレジスタと、
前記シフトレジスタに格納された複数ビットの信号をデコードして、前記発振回路の発振動作が安定状態にあるときに前記複数ビットの信号の論理値として現れるべき所定の論理値の組み合わせを検出し、その検出結果を示す信号を出力するデコード回路と、
前記デコード回路の出力信号に基づき前記ダンピング抵抗を切り替えるための信号を生成して出力する信号生成回路と、
を備え、
前記信号生成回路が、
前記ＰＬＬ回路により生成されたクロック信号に基づき第１の所定時間を計時してパルスを出力する第１のタイマー回路と、
前記第１の所定時間で規定される期間において前記デコード回路が前記所定の論理値の組み合わせを検出したことを条件に、前記第１のタイマー回路が出力するパルスのタイミングで、前記ダンピング抵抗を切り替えるための信号として所定の信号レベルを出力する順序回路と、
を備えて構成された発振制御回路。 - 前記順序回路は、前記所定の論理値の組み合わせを示す前記デコード回路の検出結果が前記第１の所定時間に加えてさらに第２の所定時間にわたって維持された場合に、前記ダンピング抵抗を切り替えるための信号として前記所定の信号レベルを出力するように更に構成されたことを特徴とする請求項１に記載された発振制御回路。
- 発振回路に設けられたダンピング抵抗を切り替えて該発振回路の発振状態を制御する発振制御回路であって、
前記発振回路が出力する発振信号を逓倍してクロック信号を生成し、該クロック信号が前記発振信号に同期するように該クロック信号の位相を制御するＰＬＬ回路と、
前記発振信号と前記クロック信号との位相関係から該ＰＬＬ回路がロック状態にあるか否かを判別する判別回路と、
前記位相判別回路の判別結果に基づき前記ダンピング抵抗を切り替えるためのスイッチと、
を備え、
前記判別回路が、
前記ＰＬＬ回路により生成されたクロック信号に基づき前記発振信号を順次取り込み、時系列的に連続した複数ビットの信号を格納するシフトレジスタと、
前記シフトレジスタに格納された複数ビットの信号をデコードして、前記発振回路の発振動作が安定状態にあるときに前記複数ビットの信号の論理値として現れるべき所定の論理値の組み合わせを検出し、その検出結果を示す信号を出力するデコード回路と、
前記デコード回路の出力信号に基づき前記ダンピング抵抗を切り替えるための信号を生成して出力する信号生成回路と、
を備え、
前記信号生成回路が、
前記ＰＬＬ回路により生成されたクロック信号に基づき第１の所定時間を計時して第１の信号を出力する第１のタイマー回路と、
前記第１の所定時間で規定される期間において前記デコード回路が前記所定の論理値の組み合わせを検出したことを条件に、前記第１のタイマー回路が出力する第１の信号のタイミングで、第１の所定の信号レベルを出力する第１の順序回路と、
前記第１の信号に基づき第２の所定時間を計時して第２の信号を出力すると共に、前記第１の順序回路の出力信号に基づき計時動作を初期化する第２のタイマー回路と、
前記第２の信号を受けて、前記ダンピング抵抗を切り替えるための信号として第２の所定の信号レベルを出力する第２の順序回路と、
を備えて構成された発振制御回路。 - 前記発振信号に基づき所定時間を計時する第３のタイマー回路と、
前記発振信号を入力し、前記第３のタイマー回路が計時を終了するまでの期間において前記発振信号の通過を阻止するゲート回路と、
を更に備えたことを特徴とする請求項１ないし３の何れか１項に記載された発振制御回路。 - 前記発振信号を入力し、前記判別回路の判別結果が否定的である場合に前記発振信号の通過を阻止するゲート回路を更に備えたことを特徴とする請求項１ないし３の何れか１項に記載された発振制御回路。
- 前記ＰＬＬ回路が、前記発振回路が出力する発振信号をＮ（Ｎは２以上の自然数）逓倍してクロック信号を生成し、
前記判別回路が、前記発振信号と前記クロック信号との位相関係に応じた（Ｎ＋１）ビットの信号の論理値の組み合わせから前記ＰＬＬ回路がロック状態にあるか否かを判別することを特徴とする請求項１ないし５の何れか１項に記載された発振制御回路。
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