JP2006309479A - クロック補正回路及びクロック補正方法並びにマイクロコントローラ - Google Patents
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Abstract
【課題】
ソフトウェア上の処理が簡略化され、コストの低減を図ることが可能なクロック補正回路を提供すること。
【解決手段】
本発明に係るクロック補正回路は、メインクロックAと、メインクロックAよりも周波数が低いサブクロックBとが入力され、メインクロックAの周波数の誤差を補正して出力するクロック補正回路であって、サブクロックBの1周期に含まれるメインクロックAのパルス数をカウントするパルス数カウンタ201と、パルス数カウンタ201がカウントしたパルス数と予め定められた基準パルス数とを用いて補正情報を算出する演算部203と、補正情報に基づいてクロック補正信号を出力する休止信号カウンタ204と、クロック補正信号に基づいてメインクロックAの出力を補正するゲート205とを有する。
【選択図】 図1
ソフトウェア上の処理が簡略化され、コストの低減を図ることが可能なクロック補正回路を提供すること。
【解決手段】
本発明に係るクロック補正回路は、メインクロックAと、メインクロックAよりも周波数が低いサブクロックBとが入力され、メインクロックAの周波数の誤差を補正して出力するクロック補正回路であって、サブクロックBの1周期に含まれるメインクロックAのパルス数をカウントするパルス数カウンタ201と、パルス数カウンタ201がカウントしたパルス数と予め定められた基準パルス数とを用いて補正情報を算出する演算部203と、補正情報に基づいてクロック補正信号を出力する休止信号カウンタ204と、クロック補正信号に基づいてメインクロックAの出力を補正するゲート205とを有する。
【選択図】 図1
Description
本発明はシングルチップマイコン及びシングルチップマイコンのクロック補正方法に関し、特に動作クロックとしてRC発振を使用したシングルチップマイコンに関する。
シングルチップマイコンは半導体チップ上にCPUやタイマ等を集積したマイコンであり、これらCPUやタイマはクロック発生回路から供給されるクロックによって動作している。また、時計機能を有するシングルチップマイコンにおいては、CPUを動作させるための高速なメインクロック発振回路とは別に、時計タイマ用の低速で高精度のサブクロック発振回路を有する。
サブクロックの発振には、時計用に普及している、安価に入手が可能な32.768kHzの水晶振動子を用いた水晶発振回路が使われている。一方、メインクロックの発振にはサブクロックよりも周波数の高い水晶振動子を使う場合もあれば、抵抗と容量によるRC発振回路を使う場合もある。
水晶発振回路とRC発振回路とを比較すると、水晶発振回路の方が発振周波数が高精度ではあるもののコストは高くなる。また、水晶振動子はシングルチップマイコンに集積できないため、外部に付加しなければならないのに対し、RC発振回路は外付け部品が不要であり、更にコスト的に有利となる。従って、低価格帯のシングルチップマイコンではメインクロックにRC発振回路を使う場合が多い。
従来のシングルチップマイコンの構成例を図4に示す。図4に示すように、マイコン1はCPU2、タイマ3、時計タイマ4及びクロック発生回路5を有する。CPU2及びタイマ3はメインクロックAに基づいて動作し、時計タイマ4はサブクロックBに基づいて動作する。
クロック発生回路5には、メインクロックAの発振用に水晶発振回路6とRC発振回路7とを内蔵しており、メインクロック選択器8により両者の一方の信号を選択可能である。これにより、発振周波数の精度が必要な場合は水晶振動子を外付けして水晶発振回路6を使用し、水晶振動子程の精度が必要ない場合は外付け部品が不要であるRC発振回路7を用いてコストダウンを図ることができる。
また、クロック発生回路5はサブクロックBの発振用に水晶発振回路9を有している。水晶発振回路9は外付けの水晶振動子10の信号に基づいてサブクロックBを生成する。水晶振動子10には、安価に入手可能な32.768kHzの水晶振動子が主に用いられる。
RC発振回路で使用する抵抗と容量は、製造時の条件や動作時の電圧、温度によって変動するため、発振周波数を高精度に保つのは困難である。メインクロックAは、CPU2及びタイマ3の動作に使用される。よって、メインクロックAが所望の周波数から変化すると、タイマ3は正確な時間を作成できなくなり動作に不具合が生じる。タイマ3のカウントする時間に誤差が生じることによる不具合の例を次に示す。
例えばUART(Universal Asynchronous Receiver Transmitter)の1ビットを取り込む周期をタイマで作成している場合、5%以上変動すると通信ができなくなってしまう。その理由を図5のUART受信時のタイミング図を用いて説明する。図5(a)に示すように、UART受信では、まず入力端子の立ち下がりを検出してタイマをスタートする。そのタイマが1ビットの半分の時間をカウントした時に再度入力端子をサンプリングし、その結果がロウレベルであればスタートビットとして認識する。その後タイマをリスタートして今度は1ビット分の時間をカウントする毎に入力端子をサンプリングして結果をシフトレジスタに格納していく。ストップビットを検出するまでこの動作を繰り返し行う。今、UARTのデータがスタートビットからストップビットまで10ビットで構成されていた場合、タイマに供給されるメインクロックの周波数が+5%速くなってしまうと、ストップビットの時点では誤差が累積して+50%(=+5%×10)となり、図5(b)のようにサンプリングタイミングがストップビットを外れてしまうため、ストップビットを受信できなくなってしまう。
この様な問題を解決するため、RC発振回路の周波数の変動を検出し、周波数の変動に応じてタイマでカウントするクロック数を変化させる技術が特許文献1に開示されている。特許文献1によれば、例えばRC発振回路の所望の周期が1.0msecであり、このRC発振回路のクロックを用いて60msecの時間をカウントする場合、カウントするクロック数は60クロックである。この場合において、RC発振回路のクロック周期が温度や動作電圧による誤差によって1.2msecになった場合、カウントするクロック数を50とすることによって60msecの時間をカウントする。
特許文献1に記載された技術を用いる場合、カウントするクロック数を変更することによって所望の時間のカウントを可能とする。この場合には、RC発信回路のクロック周期と基準となるクロック周期との誤差を算出し、その誤差から補正係数を求め、その補正係数を用いてタイマのカウント数を補正するという処理が必要であり、ソフトウェア上の処理が複雑化する。
また、特許文献1に記載された実施例においては、RC発振回路のクロック周期を直接測定可能であるような、高周波数の水晶振動子が必要であり、RC発振回路による低コスト化のメリットが失われてしまう。
また、特許文献2には、電子回路に制御される周辺デバイスが、クロックマスク信号を発信することによって、電子回路へのクロック信号の供給をマスクする技術が開示されている。しかしながら、この公報に開示された技術は周辺デバイスとそれを制御する電子回路との動作速度の差を補正するためのものであり、本発明が前提とするクロック周期の誤差を補正する方法とは異なるものである。
特開平10−49251号公報
特開平3−276218号公報
上記したように、従来のクロック補正技術においては、ソフトウェア上の処理が複雑化し、また、高周波数の水晶振動子を用いるため低コスト化が不可能であった。
本発明に係るクロック補正回路は、第1のクロック信号(例えば、本発明の実施の形態におけるメインクロックA)と、前記第1のクロック信号よりも周波数が低い第2のクロック信号(例えば、本発明の実施の形態におけるサブクロックB)とが入力され、前記第1のクロック信号の周波数の誤差を補正して出力するクロック補正回路であって、前記第2のクロック信号の1周期に含まれる前記第1のクロック信号のパルス数をカウントするパルス数カウンタと、前記パルス数カウンタがカウントしたパルス数と予め定められた基準パルス数とを用いて補正情報を算出する演算部と、前記補正情報に基づいてクロック補正信号を出力する補正信号出力部(例えば、本発明の実施の形態における休止信号カウンタ204)と、前記クロック補正信号に基づいて前記第1のクロック信号の出力を補正する出力ゲートとを有する。
他方、本発明に係るクロック補正方法は、第1のクロック信号の周波数誤差を補正するクロック補正方法であって、前記第1のクロック信号よりも低い周波数の第2のクロック信号の1周期に含まれる前記第1のクロック信号のパルス数をカウントし、カウントされた前記第2のクロック信号の1周期に含まれる前記第1のクロック信号のパルス数と、予め定められた基準パルス数とを用いて補正情報を算出し、前記補正情報に基づいて前記第1のクロック信号の出力を補正する。
他方、本発明にかかるマイクロコントローラは、第1のクロック信号を出力する第1のクロック発振回路と、前記第1のクロック信号よりも周波数が低い第2のクロック信号を出力するする第2のクロック発振回路と、前記第2のクロック信号の1周期に含まれる前記第1のクロック信号のパルス数をカウントするパルス数カウンタと、前記パルス数カウンタがカウントしたパルス数と予め定められた基準パルス数とを用いて補正情報を算出する演算部と、前記補正情報に基づいてクロック補正信号を出力する補正信号出力部と、前記クロック補正信号に基づいて前記第1のクロック信号の出力を補正する出力ゲートと、前記出力ゲートを介して前記第1のクロック信号が供給される第1のタイマと、前記第2のクロック信号が供給される第2のタイマとを有する。
本発明により、ソフトウェア上の処理が簡略化され、コストの低減を図ることが可能なクロック補正回路及びクロック補正方法を提供することができる。
以下に、本発明を適用可能な実施の形態が説明される。以下の説明は、本発明の実施形態を説明するものであり、本発明が以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載は、適宜、省略及び簡略化がなされている。又、当業者であれば、以下の実施形態の各要素を、本発明の範囲において容易に変更、追加、変換することが可能である。
図1は、本実施形態に係るクロック補正回路が適用されるマイコンを示すブロック図である。図1に示すように、本実施形態に係るマイコン101は、CPU102、タイマ103、時計タイマ104、クロック発生回路105及び水晶振動子110を有する。クロック発生回路105は、水晶発振回路106、RC発振回路107、メインクロック選択器108、水晶発振回路109及びクロック補正回路200を有する。
CPU102は、メインクロックAに基づき、マイコン101を制御する。タイマ103は、メインクロックAに基づき、マイコン101の動作に必要な時間を作成する。時計タイマ104は、サブクロックBに基づき、マイコン101に内蔵された時計を動作させる。
クロック発生回路105はメインクロックA及びサブクロックBを生成し、CPU102、タイマ103及び時計タイマ104に供給する。水晶発振回路106は、外部に水晶振動子を接続することができる。外部に水晶振動子を接続することにより、この水晶振動子がメインクロックAに用いるクロック信号を発振し、水晶発振回路106が出力する。RC発振回路107は、抵抗と容量によりメインクロックAに用いるクロック信号を発振し、出力する。
メインクロック選択器108は、水晶発振回路106が出力するクロック信号と、RC発振回路107が出力するクロック信号とを切り換える。水晶発振回路109は外付けの水晶振動子110に接続されている。サブクロックBに用いるクロック信号は、水晶振動子110が発振し、水晶発振回路109が出力する。水晶振動子110には、時計用に普及している32.768kHzの水晶振動子を用いることができる。メインクロックAに用いられる周波数は、少なくともサブクロックBに用いられる周波数よりも高い。
クロック補正回路200は、パルス数カウンタ201、基準パルス数記憶部202、演算部203、休止周期カウンタ204及びゲート205を有する。クロック補正回路200は、メインクロックAとしてRC発振回路107が選択されている場合に、メインクロックAのクロック周期の誤差をサブクロックBを用いて補正する機能を有する。
パルス数カウンタ201は、サブクロックB及びメインクロックAが入力され、サブクロックBの1周期毎に、その間のメインクロックAのパルス数をカウントする。基準パルス数記憶部202は、サブクロックBの1周期に含まれるメインクロックAの基準となるパルス数を記憶している。
クロック補正回路200は、サブクロックBの1周期に含まれるメインクロックAのパルス数が、基準パルス数記憶部202に記憶されたパルス数になるように補正を行う。基準パルス数記憶部202に記憶されるパルス数は、RC発振回路107として用いられる発振回路の周波数の変動誤差範囲内において、最も低い周波数に対応したパルス数が記憶されることが好ましい。理由については後述する。
演算部203は、パルス数カウンタ201がカウントしたパルス数と、基準パルス数記憶部202に記憶されているパルス数とから、休止周期を算出する。休止周期カウンタ204は、メインクロックA及び演算部203が算出した休止周期情報が入力され、メインクロックAをカウントしながら、休止周期情報に示される周期毎に休止信号を出力する。
ゲート205は、メインクロックAとタイマ103との間に設けられ、通常はメインクロックAをそのままタイマ103に出力するが、休止周期カウンタ204から休止信号が入力された場合はメインクロックAをマスクし、タイマ103にメインクロックAを出力しないよう動作する。ゲート205は、例えば休止信号の反転信号とメインクロックAとの論理和を出力する論理和回路で構成することができる。
図2及び図3を用いて、演算部203、休止周期カウンタ204及びゲート205がタイマ103に出力するメインクロックAをマスクする動作を具体的に説明する。図2は、メインクロックA及びサブクロックBのタイミングを示す図であり、図3はクロック補正回路200の動作を示すフローチャートである。例として、RC発振回路107の周波数特性が8MHz±5%である場合の例を説明する。この場合、メインクロックAは7.6MHz〜8.4MHzの幅で変動する。従って、基準パルス数記憶部202には、7.6MHzに対応する232(≒7600kHz/32.768kHz)クロックが基準パルス数として記憶されている。
この場合において、RC発振回路107の周波数が誤差範囲内で最大の8.4MHzに変動したとすると、パルス数カウンタ201にカウントされるパルス数は約256.3(≒8400kHz/32.768kHz)クロックとなる。図2に示すタイミングt1、t2はサブクロックBのパルスタイミングである。図2に示すタイミングt1の更に1周期前のサブクロックB(タイミングt0とする)でパルス数カウンタ201がメインクロックAのカウントをスタートしたとすると(S301)、図2に示すタイミングt1までの間に、パルス数カウンタ201には256クロック、又は257クロックのパルス数がカウントされる。
今、図2に示すt1までのサブクロックBの1周期において257クロックがパルス数カウンタ201にカウントされたとする。パルス数カウンタ201はカウントしたパルス数の情報を演算部203へ出力する(S302)。そして、再度メインクロックAのカウントをスタートする(S303)。以後、パルス数カウンタ201は、サブクロックBが入力される度に、S302及びS303を繰り返す。
演算部203はカウントされたパルス数と基準パルス数とを比較し、カウントされたパルス数と基準パルス数との差を算出する(S304)。ここでは、増加パルス数は25クロックである。演算部203はカウントされたパルス数を増加パルス数で割り、休止周期を求める。ここでは、休止周期は257/25≒10となる。演算部203は、求めた休止周期情報を休止周期カウンタ204に出力する(S305)。休止周期カウンタ204は、休止周期情報を受信すると、メインクロックAのカウントをリスタートする(S306)。ここまでの動作(S301〜S306)を図2のt1に示すタイミングで行う。
休止周期カウンタ204は、入力されるメインクロックAと受信した休止周期情報の休止周期とが一致するか否かを判断し(S307)、一致する場合はゲート205に対して休止信号を出力する(S308)。ここでは、休止周期カウンタ204は10クロックに1回の頻度でゲート205に休止信号を出力する。尚、休止周期カウンタ204は、休止信号を出力すると同時にメインクロックAのカウントをリスタートしても良いし、次の休止周期情報が入力されるまで、所定の周期毎に休止信号を出力しても良い。但し、休止周期カウンタ204は、演算部203から休止周期情報が入力された場合は、必ずS306に戻り、メインクロックAのカウントをリスタートする。
演算部203は、サブクロックBのパルスタイミング毎に周期的に休止周期情報を出力するため、休止周期カウンタ204が休止周期情報を受信した場合に、必ずS306に戻ることによって、少なくともサブクロックBの周期毎に、タイマ103に供給するクロックを補正することができる。
ゲート205は、休止信号を受信したクロックにおいては、メインクロックAをマスクし、タイマ103にクロックを供給しない。この様に、ゲート205に休止信号を出力することによって、サブクロックBの周期毎に、タイマ103に供給されるクロックを基準パルス数記憶部202に記憶されたクロック周期に合わせて補正することができる。
上記の場合においては、図2に示すタイミングt1からt2の間、10クロックに1クロックの頻度でメインクロックAがマスクされる。従って、t1からt2の間にタイマ103に供給されるパルス数は232クロックであり、基準パルス数記憶部202に記憶されているパルス数と同数になる。従って、タイマ103に供給されるクロックは、少なくともサブクロックBの周期毎においては、7.6MHzに補正されることとなる。
基準パルス数記憶部202に記憶するパルス数が、RC発振回路107の誤差範囲のうち最も低い周波数ではない場合、パルス数カウンタ201でカウントされたパルス数が基準パルス数よりも少ない場合がる。この様な場合、メインクロックAの誤差を補正するためには、サブクロックBの1周期に含まれるメインクロックAのパルス数を増やす処理が必要となり、パルス数を増やす処理と、パルス数を減じる処理との2通りの処理が必要となる。
基準パルス数記憶部202に記憶するパルス数を、RC発振回路107の誤差範囲のうち最も低い周波数に合わせることによって、パルス数カウンタ201がサブクロックBの1周期でカウントするメインクロックAのパルス数は、少なくとも基準パルス数記憶部に記憶されているパルス数以上となる。従って、メインクロックAの誤差の補正に当たっては、上記したようにパルス数を減じる、即ちクロックを間引く処理のみ必要であり、処理を簡略化することができる。
また、演算部203が求めたサブクロックBの1周期に含まれるメインクロックAのパルス数と基準パルス数との差を、サブクロックBの1周期毎にまとめて間引くのではなく、図2に示されるように休止周期毎に分散して間引くことによって、休止周期毎にクロックが補正されていることとなり、クロック周期の補正をより高精度に行うことが可能となる。
但し、サブクロックBの1周期に含まれるメインクロックAのパルス数と基準パルス数との差を、サブクロックBに基づいてまとめて間引いても良い。休止周期を求める必要がない分、更に処理を簡略化することができる。この場合、クロック補正の精度は低下するが、少なくともサブクロックBの1周期に含まれるメインクロックAのパルス数を合わせることはできるため、上記の説明の態様と適宜選択されることが好ましい。
以上説明したように、本発明に係るクロック補正回路では、クロック信号を補正するためのソフトウェア上の処理を簡略化することが可能である。また、RC発振回路を用いても高精度なクロック信号を得ることが可能であるため、コストの低減を図ることが可能である。
1 マイコン、2 CPU、3 タイマ、4 時計タイマ、5 クロック発生回路、
6 水晶発振回路、7 RC発振回路、8 メインクロック選択器、9 水晶発振回路、
10 水晶振動子、101 マイコン、102 CPU、103 タイマ、
104 時計タイマ、105 クロック発生回路、106 水晶発振回路、
107 RC発振回路、108 メインクロック選択器、109 水晶発振回路、
110 水晶振動子、200 クロック補正回路、201 パルス数カウンタ、
202 基準パルス数記憶部、203 演算部、204 休止周期カウンタ、
205 ゲート、A メインクロック、B サブクロック
6 水晶発振回路、7 RC発振回路、8 メインクロック選択器、9 水晶発振回路、
10 水晶振動子、101 マイコン、102 CPU、103 タイマ、
104 時計タイマ、105 クロック発生回路、106 水晶発振回路、
107 RC発振回路、108 メインクロック選択器、109 水晶発振回路、
110 水晶振動子、200 クロック補正回路、201 パルス数カウンタ、
202 基準パルス数記憶部、203 演算部、204 休止周期カウンタ、
205 ゲート、A メインクロック、B サブクロック
Claims (9)
- 第1のクロック信号と、前記第1のクロック信号よりも周波数が低い第2のクロック信号とが入力され、前記第1のクロック信号の周波数の誤差を補正して出力するクロック補正回路であって、
前記第2のクロック信号の1周期に含まれる前記第1のクロック信号のパルス数をカウントするパルス数カウンタと、
前記パルス数カウンタがカウントしたパルス数と予め定められた基準パルス数とを用いて補正情報を算出する演算部と、
前記補正情報に基づいてクロック補正信号を出力する補正信号出力部と、
前記クロック補正信号に基づいて前記第1のクロック信号の出力を補正する出力ゲートとを有するクロック補正回路。 - 前記基準パルス数は、前記第1のクロック信号の周波数の誤差範囲内における最も低い周波数に対応するパルス数であることを特徴とする請求項1に記載のクロック補正回路。
- 前記補正情報は、前記パルス数カウンタがカウントしたパルス数を前記パルス数カウンタがカウントしたパルス数と予め定められた基準パルス数との差で割ることにより求まる休止周期であり、
前記クロック補正信号は前記第1のクロック信号の出力をマスクする信号であることを特徴とする請求項2に記載のクロック補正回路。 - 前記補正信号出力部は、前記第1のクロック信号に同期して動作し、前記休止周期に応じて前記クロック補正信号を出力することを特徴とする請求項3に記載のクロック補正回路。
- 前記第2のクロック信号は32.768kHzの水晶振動子により発振されることを特徴とする請求項1乃至4いずれかに記載のクロック補正回路。
- 第1のクロック信号の周波数誤差を補正するクロック補正方法であって、
前記第1のクロック信号よりも低い周波数の第2のクロック信号の1周期に含まれる前記第1のクロック信号のパルス数をカウントし、
カウントされた前記第2のクロック信号の1周期に含まれる前記第1のクロック信号のパルス数と、予め定められた基準パルス数とを用いて補正情報を算出し、
前記補正情報に基づいて前記第1のクロック信号の出力を補正するクロック補正方法。 - 前記基準パルス数が前記第1のクロック信号の誤差範囲内における最も低い周波数であることを特徴とする請求項6に記載のクロック補正方法。
- 第1のクロック信号を出力する第1のクロック発振回路と、
前記第1のクロック信号よりも周波数が低い第2のクロック信号を出力するする第2のクロック発振回路と、
前記第2のクロック信号の1周期に含まれる前記第1のクロック信号のパルス数をカウントするパルス数カウンタと、
前記パルス数カウンタがカウントしたパルス数と予め定められた基準パルス数とを用いて補正情報を算出する演算部と、
前記補正情報に基づいてクロック補正信号を出力する補正信号出力部と、
前記クロック補正信号に基づいて前記第1のクロック信号の出力を補正する出力ゲートと、
前記出力ゲートを介して前記第1のクロック信号が供給される第1のタイマと、
前記第2のクロック信号が供給される第2のタイマとを有するマイクロコントローラ。 - 前記基準パルス数が前記第1のクロック信号の誤差範囲内における最も低い周波数であることを特徴とする請求項8に記載のマイクロコントローラ。
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Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008158568A (ja) * | 2006-12-20 | 2008-07-10 | Fujitsu Ltd | 周波数自動監視回路、電子装置、周波数自動監視方法および周波数自動監視プログラム |
KR100865707B1 (ko) | 2007-05-25 | 2008-10-28 | 충북대학교 산학협력단 | 극초단파 rfid 태그를 위한 클럭 발생기 |
JP2009272887A (ja) * | 2008-05-07 | 2009-11-19 | Canon Inc | 送信装置及び方法 |
CN103135661A (zh) * | 2011-12-01 | 2013-06-05 | 拉碧斯半导体株式会社 | 时间测量装置、微型控制器、程序以及时间测量方法 |
JP2014191428A (ja) * | 2013-03-26 | 2014-10-06 | Seiko Epson Corp | クロック生成装置、電子機器、移動体及びクロック生成方法 |
CN104601146A (zh) * | 2013-10-31 | 2015-05-06 | 精工爱普生株式会社 | 时钟生成装置、电子设备、移动体及时钟生成方法 |
CN104601144A (zh) * | 2013-10-31 | 2015-05-06 | 精工爱普生株式会社 | 时钟生成装置、电子设备、移动体以及时钟生成方法 |
JP2016086385A (ja) * | 2014-10-29 | 2016-05-19 | アイシン精機株式会社 | Pwm信号出力回路 |
JP2016184366A (ja) * | 2015-03-27 | 2016-10-20 | 日本電気株式会社 | タイマ補正装置、タイマ補正方法及びタイマ補正プログラム |
CN111711445A (zh) * | 2020-06-24 | 2020-09-25 | 中国地质科学院地球物理地球化学勘查研究所 | 标称频率误差的校正方法、装置以及电子设备 |
-
2005
- 2005-04-28 JP JP2005130833A patent/JP2006309479A/ja active Pending
Cited By (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008158568A (ja) * | 2006-12-20 | 2008-07-10 | Fujitsu Ltd | 周波数自動監視回路、電子装置、周波数自動監視方法および周波数自動監視プログラム |
JP4643551B2 (ja) * | 2006-12-20 | 2011-03-02 | 富士通株式会社 | 周波数自動監視回路、電子装置、周波数自動監視方法および周波数自動監視プログラム |
US8311169B2 (en) | 2006-12-20 | 2012-11-13 | Fujitsu Limited | Automatic frequency monitoring circuit, electronic device, automatic frequency monitoring method, and automatic frequency monitoring program |
KR100865707B1 (ko) | 2007-05-25 | 2008-10-28 | 충북대학교 산학협력단 | 극초단파 rfid 태그를 위한 클럭 발생기 |
JP2009272887A (ja) * | 2008-05-07 | 2009-11-19 | Canon Inc | 送信装置及び方法 |
CN103135661A (zh) * | 2011-12-01 | 2013-06-05 | 拉碧斯半导体株式会社 | 时间测量装置、微型控制器、程序以及时间测量方法 |
JP2013117785A (ja) * | 2011-12-01 | 2013-06-13 | Lapis Semiconductor Co Ltd | 時間測定装置、マイクロコントローラ、プログラム、及び時間測定方法 |
CN103135661B (zh) * | 2011-12-01 | 2017-06-16 | 拉碧斯半导体株式会社 | 时间测量装置、微型控制器、程序以及时间测量方法 |
US9134752B2 (en) | 2011-12-01 | 2015-09-15 | Lapis Semiconductor Co., Ltd. | Time measurement device, micro-controller and method of measuring time |
JP2014191428A (ja) * | 2013-03-26 | 2014-10-06 | Seiko Epson Corp | クロック生成装置、電子機器、移動体及びクロック生成方法 |
JP2015089005A (ja) * | 2013-10-31 | 2015-05-07 | セイコーエプソン株式会社 | クロック生成装置、電子機器、移動体及びクロック生成方法 |
JP2015088025A (ja) * | 2013-10-31 | 2015-05-07 | セイコーエプソン株式会社 | クロック生成装置、電子機器、移動体及びクロック生成方法 |
CN104601144A (zh) * | 2013-10-31 | 2015-05-06 | 精工爱普生株式会社 | 时钟生成装置、电子设备、移动体以及时钟生成方法 |
US9252749B2 (en) | 2013-10-31 | 2016-02-02 | Seiko Epson Corporation | Clock generation device, electronic apparatus, moving object, and clock generation method |
US9389636B2 (en) | 2013-10-31 | 2016-07-12 | Seiko Epson Corporation | Clock generating device, electronic apparatus, moving object, clock generating method |
CN104601146A (zh) * | 2013-10-31 | 2015-05-06 | 精工爱普生株式会社 | 时钟生成装置、电子设备、移动体及时钟生成方法 |
CN104601144B (zh) * | 2013-10-31 | 2019-03-19 | 精工爱普生株式会社 | 时钟生成装置、电子设备、移动体以及时钟生成方法 |
CN104601146B (zh) * | 2013-10-31 | 2019-03-19 | 精工爱普生株式会社 | 时钟生成装置、电子设备、移动体及时钟生成方法 |
JP2016086385A (ja) * | 2014-10-29 | 2016-05-19 | アイシン精機株式会社 | Pwm信号出力回路 |
JP2016184366A (ja) * | 2015-03-27 | 2016-10-20 | 日本電気株式会社 | タイマ補正装置、タイマ補正方法及びタイマ補正プログラム |
CN111711445A (zh) * | 2020-06-24 | 2020-09-25 | 中国地质科学院地球物理地球化学勘查研究所 | 标称频率误差的校正方法、装置以及电子设备 |
CN111711445B (zh) * | 2020-06-24 | 2024-05-10 | 中国地质科学院地球物理地球化学勘查研究所 | 标称频率误差的校正方法、装置以及电子设备 |
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