JP5119002B2 - 時計回路および電子時計 - Google Patents

Description

この発明は、時計回路およびその時計回路を備えた電子時計に関し、特に、発振回路と、分周回路と、時刻カウンタと、任意時間計測カウンタと、を有する時計回路およびその時計回路を備えた電子時計に関する。

従来、デジタル表示の機能時計では、ＬＣＤドライバ付きの１チップマイコンがよく使用されるが、そのほかにＬＣＤ駆動ＩＣとマイコンＩＣの２チップ構成もよく使用される。また、ＬＣＤドライバに計時機能を持たせて、通常おこなわれる計時処理などのルーチン作業はＬＣＤドライバで実行させ、複雑な処理が必要な場合（たとえば、日の更新タイミングなど）のみマイコンを駆動することで、低消費電力化を実現するシステムが提案されている（たとえば下記特許文献１参照）。

図３は、従来技術にかかる電子時計の構成を示す説明図である。図３において、従来技術にかかる電子時計は、マイコン１とＬＣＤ駆動ＩＣ２とＬＣＤ３とから構成される。マイコン１において、発振回路（ＯＳＣ）１１から出力される３２７６８Ｈｚの基準信号を、分周回路（Ｄｉｖ）１２で分周し、２５６Ｈｚのクロック信号とする。

また符号１３は論理周波数調整（Ｄｆ調）回路であり、分周回路（Ｄｉｖ）１２の分周比を変更する、具体的には適切な周期（１０秒など）で分周回路（Ｄｉｖ）１２を構成するフリップフロップをセット／リセットすることで、時計の１Ｈｚの精度（歩度）を調整する。論理周波数調整（Ｄｆ調）回路１３は、公知の構成であるので（たとえば、特許文献２参照）、説明は省略する。なお、論理周波数調整を以降「Ｄｆ調」と称する。このように、論理周波数調整（Ｄｆ調）回路１３によって、２５６ＨＺのクロック信号は、完全なＤｆ調データを含んで、マイコン１からＬＣＤ駆動ＩＣ２へ出力される。

ＬＣＤ駆動ＩＣ２は、時刻カウンタ２１と、クロノカウンタ２２と、ＬＣＤドライバ２３とを備えている。時刻カウンタ２１は、マイコン１の分周回路１２から出力されたＤｆデータ込みの２５６Ｈｚを入力し、入力された２５６Ｈｚのクロック信号を、時刻カウンタ２１内の分周回路（Ｄｉｖ）３１によって１Ｈｚに分周し、分周された１Ｈｚに基づいて回路（ＴＫ）３２によって時刻データを生成して、生成された時刻データを出力する。また時刻カウンタ２１内の分周回路（Ｄｉｖ）３１によって、入力された２５６Ｈｚを１００Ｈｚのクロック信号として出力する。

クロノカウンタ２２は、クロノ許可信号を受け取ることによって、時刻カウンタ２１から出力された１００Ｈｚのクロック信号を入力し、クロノカウンタ（ＣＣ）３３において１／１００秒桁をカウントするとともに、上記１００Ｈｚのクロック信号を１０Ｈｚに分周してもう一つのクロノカウンタ（ＣＣ）３４に出力し、クロノカウンタ（ＣＣ）３４において、１／１０秒桁を計測する。そして２つのクロノカウンタ３３および３４をあわせて１／１００秒桁以上のクロノデータを生成して、生成されたクロノデータを出力する。
Ｄｆデータ込みの２５６Ｈｚから作成された１００Ｈｚを使用することにより、クロノカウンタ（ＣＣ）３３で作成される１Ｈｚ信号（図示を省略）も、時刻カウンタ２１の１Ｈｚと同じ精度を有することができる。

時刻カウンタ２１から出力された時刻データおよびクロノカウンタ２２から出力されたクロノデータは、ＬＣＤドライバ２３に入力される。ＬＣＤドライバ２３は、クロノデータをデコードするデコーダを含み、デコーダによってデコードされた数値をＬＣＤドライバ２３によってＬＣＤ３を制御することで、ＬＣＤ３にクロノデータにかかる数値を表示するものであった。

特開昭５５−１４２２７２号公報 特開昭５７−１３２２４３号公報

近年は、クロノ表示において、従来の１／１００秒桁表示のみならず、１／１０００秒桁表示をおこなうニーズが高まっている。しかしながら、従来の時計回路およびその時計回路を備えた電子時計では、上述のように、２５６Ｈｚを基準クロックに使用しているので、１／１０００秒桁に対応することができないという問題点があった。

そして、１／１０００秒桁をカウントするには、１０２４Ｈｚ以上の高周波数のクロックを基準とする必要がある。その手法としては、たとえば、分周回路１２によって、３２７６８Ｈｚを１０２４Ｈｚに分周するとともに、Ｄｆ調回路１３によってＤｆ調整を分周した１０２４Ｈｚ以下で完結させることが考えられる。しかしながら、この手法では、周波数調整幅が狭くなり、発振回路１１に用いられている水晶振動子などの制約が大きくなるという問題点があった。

また別の手法として、一般的な機器で実施されているコンデンサによる周波数調整によりおこなうことが考えられる。しかしながら、この手法では、自動化が難しく、発振回路における消費電流が増大してしまうという問題点があった。また、いずれの手法にしても、基準クロックが、２５６Ｈｚから１０２４Ｈｚになることにより、ＬＣＤ駆動ＩＣ２の消費電流が大きくなってしまうという問題点があった。

この発明は、上述した従来技術による問題点を解消するため、低消費電力でより計時精度が高いクロノ機能を実現することができる時計回路およびその時計回路を備えた電子時計を提供することを目的とする。

上述した課題を解決し、目的を達成するため、この発明にかかる時計回路は、発振回路と、前記発振回路から出力される基準信号を分周し、各種クロック信号を出力する分周回路と、前記分周回路から出力される第１のクロックをカウントし、時刻計時をおこなうとともに、各種クロック信号を出力する時刻カウンタと、前記第１のクロックまたは前記時刻カウンタから出力されるクロック信号をカウントし、任意の時間を計測可能な任意時間計測カウンタと、を有する時計回路において、前記任意時間計測カウンタと同期し、前記分周回路から出力される、前記第１のクロックより高周波の第２のクロックをカウントする補助カウンタを有することを特徴とする。

また、この発明にかかる時計回路は、上記の発明において、前記分周回路の分周比を調節することによって時計の歩度を調節する論理周波数調整回路を備え、前記第１のクロックが前記論理周波数調整回路によって歩度調整されたクロックであることを特徴とする。

また、この発明にかかる時計回路は、上記の発明において、前記補助カウンタが、前記任意時間計測カウンタの入力信号の変化点で０リセットされることを特徴とする。

また、この発明にかかる時計回路は、上記の発明において、前記補助カウンタが、前記任意時間計測カウンタの入力信号の変化点前に最上位数値に達した場合は、当該変化点になるまで、当該最上位数値をカウンタ値とすることを特徴とする。

また、この発明にかかる時計回路は、上記の発明において、前記補助カウンタの停止時は、前記第２のクロックの前記補助カウンタへの入力を禁止する制御部を備えたことを特徴とする。

また、この発明にかかる時計回路は、上記の発明において、前記任意時間計測カウンタが、１／１００秒桁までを計時するクロノカウンタであり、前記補助カウンタが１／１０００秒桁を計時するカウンタであることを特徴とする。

また、この発明にかかる電子時計は、上記のいずれか一つの時計回路と、表示手段と、前記時刻カウンタ、前記任意時間計測カウンタ、前記補助カウンタのカウント値を入力し、前記表示手段を制御して表示をおこなう表示駆動回路と、を備えたことを特徴とする。

本発明によれば、低消費電力の１／１０００秒桁を計時することができるクロノ機能を実現することが可能な時計回路およびその時計回路を備えた電子時計が得られるという効果を奏する。

以下に添付図面を参照して、この発明による時計回路およびその時計回路を備えた電子時計の実施の形態を詳細に説明する。

（電子時計の構成）
図１は、この発明の実施の形態にかかる電子時計の構成を示す説明図である。なお、図３に示す従来技術にかかる電子時計の構成と同一部分については同一の符号を付してその説明を省略する。

図１において、この発明の実施の形態にかかる電子時計は、図３に示す従来技術の電子時計に対して、１／１０００秒桁を専用にカウントする専用カウンタ（補助カウンタ２４）を追加する。そして、１／１０００秒桁専用カウンタである補助カウンタ２４には、１０２４Ｈｚを入力し、１／１０００秒桁のみをカウントし、カウント値データを、ＬＣＤドライバ２３へ出力する。

ただし、１／１００秒桁以上をカウントするクロノカウンタ２２に対しては、１／１０００秒桁のカウント値は出力しない。これは、Ｄｆデータが完全である、２５６Ｈｚから分周した１００Ｈｚと、Ｄｆデータが不完全である１０２４Ｈｚとでは同期が取れないからである。すなわち、１０２４Ｈｚは、１／１０００秒桁をカウントする場合にのみ使用する。

マイコン１において、分周回路（Ｄｉｖ）１２は、発振回路（ＯＳＣ）１１から出力される３２７６８Ｈｚの基準信号を２５６Ｈｚのクロック信号に分周し、論理周波数調整（Ｄｆ調）回路１３によって、完全なＤｆ調データを含んで、ＬＣＤ駆動ＩＣ２へ出力するとともに、３２７６８Ｈｚの基準信号を１０２４Ｈｚのクロック信号に分周し、論理周波数調整（Ｄｆ調）回路１３によるＤｆ調データを含まない、いわゆるＤｆデータ不完全の状態でＬＣＤ駆動ＩＣ２へ出力する。

補助カウンタ（ＣＣ１００）２４は、１／１０００秒計時許可信号を受け取ることによって、マイコン１から出力された１０２４Ｈｚのクロック信号を入力し、１／１０００秒桁をカウントする。その際、時刻カウンタ２１から出力された１００Ｈｚのクロック信号の変化点を０リセット信号として入力する。このように、１００Ｈｚのクロック信号の立ち上がり／立ち下がり（１／１０００秒の本来の０秒タイミング）で０リセットすることにより、１００Ｈｚ信号と１０２４Ｈｚ信号との同期合わせをすることができる。なお、補助カウンタ（ＣＣ１００）の詳細については後述する。

そしてクロノカウンタ２２の２つのクロノカウンタ３３および３４をあわせて１／１００秒桁以上のクロノデータを生成して、生成されたクロノデータを出力するとともに、補助カウンタ２４から１／１０００秒桁のクロノデータを出力する。出力された１／１００秒桁以上のクロノデータと、１／１０００秒桁のクロノデータをあわせて１／１０００秒桁までのクロノデータとして出力する。

時刻カウンタ２１から出力された時刻データおよびクロノカウンタ２２から出力されたクロノデータは、デコーダ機能を含むＬＣＤドライバ２３によって入力され、ＬＣＤ３によってその数値が表示されることになる。

ここで２５６Ｈｚのクロック信号から１００Ｈｚのクロック信号を作成する方法について説明する。２５６Ｈｚの周期は約４ｍＳであるので２５６Ｈｚのクロック２．５発分は約１０ｍＳとなり、１００Ｈｚのクロック信号のほとんどは２５６Ｈｚの２．５発（１０２４Ｈｚのクロックが１０発分）で作成されている。しかしながら、２５６Ｈｚの２．５発で作成した１００Ｈｚ信号を１００回カウントした場合、１００Ｈｚという観点では１秒にならなくてはならないが、２５６Ｈｚのクロックは２５０発分であり、１秒になるには２５６Ｈｚのクロックが６発分不足している。

このため、１００Ｈｚのクロック信号は２５６Ｈｚのクロック２．５発分のクロックを９４発と２５６Ｈｚのクロック３．５発分のクロックを６発、１秒間の中で混在したクロックとなっている。このため、１００Ｈｚのクロック信号で２５６Ｈｚのクロック３．５発分のクロックが発生したときは１０２４Ｈｚのクロックが１４発カウントすることになる。

また、２５６Ｈｚの信号にＤｆ調が発生した場合、２５６Ｈｚの周期（約４ｍＳ）が±約２ｍＳ（１０２４Ｈｚ２発分）伸び縮みするため、前述の内容とあわせると１００Ｈｚ信号のクロック信号は約８ｍＳ〜１６ｍＳ（１０２４Ｈｚでは８発〜１６発分）変動する場合がある。このため、補助カウンタ値が最上位数値（具体的には、たとえば「９」）にならない内に１００Ｈｚの桁が変化したり、補助カウンタ値が最上位数値（具体的には、たとえば「９」）になっても１００Ｈｚの桁が変化しなかったりする場合がある。

（補助カウンタの動作の内容）
つぎに、補助カウンタ（ＣＣ１００）２４の動作の内容について説明する。図２は、補助カウンタ（ＣＣ１００）２４の動作の内容を示すフローチャートである。図２のフローチャートにおいて、まず、１／１０００秒桁の許可信号が入力されたか否かを判断する（ステップＳ２０１）。ここで、許可信号が入力されるのを待って、入力された場合（ステップＳ２０１：Ｙｅｓ）は、補助カウンタ値を「０」にリセットし（ステップＳ２０２）、そのカウンタ値すなわち「０」を１／１００００秒桁のクロノデータとして出力する（ステップＳ２０３）。

つぎに、任意時間計測カウンタの入力信号、すなわち時刻カウンタ２１から出力されクロノカウンタ２２へ入力される１００Ｈｚのクロック信号の変化点であるか否かを判断する（ステップＳ２０４）。１００Ｈｚのクロック信号なので、１／１００秒ごとに変化点が発生しており、その変化点であるか否かを判断する。

ここで、未だ変化点がない場合（ステップＳ２０４：Ｎｏ）は、マイコン１の分周回路１２からの１０２４Ｈｚのクロック信号を入力する（ステップＳ２０５）。そして、補助カウンタ値がすでに最上位数値（具体的には、たとえば「９」）になっているか否かを判断する（ステップＳ２０６）。

ここで、補助カウンタ値が未だ最上位数値ではない場合（ステップＳ２０６：Ｎｏ）は、補助カウンタ値を１アップし（ステップＳ２０７）、ステップＳ２０３へ戻って、１アップした補助カウンタ値をクロノデータとして出力する。補助カウンタ値が最上位数値である場合（ステップＳ２０６：Ｙｅｓ）は、補助カウンタ値は最上位数値「９」のまま、ステップＳ２０３へ戻る。ステップＳ２０３では、補助カウンタ値「９」をクロノデータとして出力する。

このように、ステップＳ２０３〜Ｓ２０７を繰り返しおこなう。そして、ステップＳ２０４において、入力信号の変化点があった場合（ステップＳ２０４：Ｙｅｓ）は、ステップＳ２０２へ戻って、補助カウンタを「０」にリセットし（ステップＳ２０２）、ふたたび、ステップＳ２０３〜Ｓ２０７を繰り返し実行する。

これによって、１／１０００秒間の１０カウントがずれて、上記１００Ｈｚ信号のクロック信号よりも遅い場合であっても、無条件で「０」にリセットして、最初から１０カウントをやり直し、常に１／１００桁が桁上がりを起こした直後は１／１０００桁は「０」を表示できる。

また、上記１００Ｈｚ信号の変化点がくる前に、すでに最上位数値（一般的には「９」）に達してしまった場合、すなわち１／１０００秒間の１０カウントがずれて、上記１００Ｈｚ信号のクロック信号よりも早い場合、カウンタ値を最上位数値（具体的には、たとえば「９」）からさらにカウントアップして「０」にならないように、たとえばデッドロック状態にすることで、補助カウンタ値「９」を保持する。したがって、ステップＳ２０３へ戻っても、補助カウンタ値として最上位数値「９」をクロノデータとして出力し、ステップＳ２０４において、上記１００Ｈｚの信号の変化点を待つ。

このことにより１００Ｈｚの信号の変化点（桁上がり）が発生しない状態で１／１０００桁が「０」にならないので表示カウントが戻ることはない。

そして、ステップＳ２０４において、上記１００Ｈｚの信号の変化点があった場合（ステップＳ２０４：Ｙｅｓ）には、ステップＳ２０２へ戻って、カウンタ値「９」を「０」にリセットして（ステップＳ２０２）、以後ステップＳ２０３〜Ｓ２０７の処理を１／１０００秒ごとに繰り返し実行する。

以上説明したように、本実施の形態では、発振回路１１と、発振回路１１から出力される基準信号（３２７６８Ｈｚ）を分周し、各種クロック信号を出力する分周回路１２と、分周回路１２から出力される第１のクロック（２５６Ｈｚ）をカウントし、時刻計時をおこなうとともに、各種クロック信号を出力する時刻カウンタ２１と、第１のクロックまたは時刻カウンタから出力されるクロック信号（１００Ｈｚ）をカウントし、任意の時間を計測可能な任意時間計測カウンタであるクロノカウンタ２２と、を有し、クロノカウンタ２２と同期し、発振回路１１から出力される、第１のクロックより高周波の第２のクロック（１０２４Ｈｚ）をカウントする補助カウンタ２４を有するので、従来の時計回路に、補助カウンタ２４を追加するだけの簡単な改良で、１／１０００秒桁までカウントすることが可能となる。

また、本実施の形態では、分周回路１２の分周比を調節することによって時計の歩度を調節する論理周波数調整回路（Ｄｆ調回路）１３を備え、第１のクロックがＤｆ調回路１３によって歩度調整されたクロックであるので、低速のクロックである第１のクロックは、計時で使用するＤｆ調整込みのクロックが使用できるので、時計の精度に悪影響を与えることもなく、クロノの計測精度も歩度調整されたクロックを用いているので時計の精度と等しくできる。

また、本実施の形態では、補助カウンタ２４が、クロノカウンタ２２の入力信号の変化点で０リセットされるので、従来のクロノカウンタ２２のカウント用１００Ｈｚの立ち上がり・立ち下がり（１／１０００秒の本来の０秒タイミング）で０リセットすることで、１／１００秒桁以上と１／１０００秒桁の同期合わせをすることができる。

また、本実施の形態では、補助カウンタ２４が、クロノカウンタ２２の入力信号の変化点前に最上位数値「９」に達した場合は、当該変化点になるまで、当該最上位数値「９」をカウンタ値とするので、１／１００秒桁以上と１／１０００秒桁の同期合わせをすることができ、表示がおかしくならないようにすることができる。

また、本実施の形態では、補助カウンタ２４の停止時は、第２のクロックの補助カウンタ２４への入力を禁止する制御部（たとえばＡＮＤ回路）を備えるため、クロノ機能で、１／１０００秒桁の計時が必要なときのみ第２のクロックである１０２４Ｈｚを用いて、それ以外では低速の第１のクロックである２５６Ｈｚクロックのみを用いるので、低消費電力を実現することができる。

このように、本実施の形態によれば、低消費電力の１／１０００秒桁を計時することができるクロノ機能を実現することができる。その際、１／１００００秒桁専用カウンタを追加するだけなので、設計の自由度が上がり、従来の電子時計に対して少ない改良のみで実現することが可能となる。

なお、本発明は上記実施の形態に限定されるものではない。たとえば、以下のような変形例も可能である。

（１）本実施の形態では、マイコン１とＬＣＤ駆動ＩＣ２の２チップ構成で説明してきたが、マイコン１の内部にＬＣＤ駆動ＩＣ２の機能を盛り込んだ１チップ構成であっても良い。

（２）本実施の形態では、クロノカウンタ２２は１／１０秒カウンタ３４までしか記載していないが、もちろん、１／１０秒カウンタ３４の１Ｈｚ出力を計時する、クロノの１秒以上をカウントするカウンタを設け、その内容を表示してもよい。

（３）図２では、許可信号の出力時に必ず０リセットを実施していたが、クロノのストップ状態からの再スタート時は、補助カウンタ２４の値を保持（０リセットしない）するようにしてもよい。

（４）本実施の形態では、周波数調整をＤｆ調でおこなう場合で説明してきたが、コンデンサ調整の場合に適用してもよい。本実施の形態は、Ｄｆ調を実施するような場合に、より一層効果的ではあるが、コンデンサ調整の場合でもその効果を発揮することができる。

（５）実施例では、クロノカウンタ２２と補助カウンタ２４の切り分けを１００Ｈｚと１０２４Ｈｚで行っているが、周波数の設定は実施の形態にあわせ、適宜変更することが可能である。

また、上記実施の形態においては、腕時計について説明したが、この時計回路および電子時計は、腕時計、懐中時計、掛け時計、置き時計などのすべての種類の時計を含む電子時計およびその電子時計に備えられた時計回路であってもよい。また、時計回路または電子時計を備えている、カメラ、デジタルカメラ、デジタルビデオカメラ、ゲーム機器、携帯電話機、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、ノート型パーソナルコンピュータなどの携帯可能な情報端末装置、さらには、家庭電化製品や自動車を含む電子機器であってもよい。

以上のように、本発明は、時計回路およびその時計回路を備えた電子時計に有用であり、特に、１／１０００秒桁をカウントするクロノ機能を有する時計回路およびその時計回路を備えた電子時計に適している。

この発明の実施の形態にかかる時計回路の構成を示す説明図である。 補助カウンタの動作の内容を示すフローチャートである。 従来技術にかかる時計回路の構成を示す説明図である。

符号の説明

１ マイコン
２ ＬＣＤ駆動ＩＣ
３ ＬＣＤ
１１ 発振回路（ＯＳＣ）
１２ 分周回路（Ｄｉｖ）
１３ Ｄｆ調回路
２１ 時刻カウンタ
２２ クロノカウンタ
２３ ＬＣＤドライバ
２４ 補助カウンタ

Claims (4)

1. 発振回路と、
   前記発振回路から出力される基準信号を分周し、各種クロック信号を出力する分周回路と、
   前記分周回路の分周比を調節することによって時計の歩度を調節する論理周波数調整回路と、
   前記分周回路から出力される、前記論理周波数調整回路によって歩度調整された第１のクロックをカウントし、時刻計時をおこなうとともに、各種クロック信号を出力する時刻カウンタと、
   前記第１のクロックまたは前記時刻カウンタから出力されるクロック信号をカウントし、任意の時間を計測可能な任意時間計測カウンタと、
   前記任意時間計測カウンタと同期し、前記分周回路から出力される、前記論理周波数調整回路による歩度調整が不完全な、前記第１のクロックより高周波の第２のクロックをカウントする補助カウンタと、
   を備え、
   前記補助カウンタは、前記任意時間計測カウンタの入力信号の変化点で０リセットされ、前記任意時間計測カウンタの入力信号の変化点前に最上位数値に達した場合は、当該変化点になるまで、当該最上位数値をカウンタ値とすることを特徴とする時計回路。
2. 前記補助カウンタの停止時は、前記第２のクロックの前記補助カウンタへの入力を禁止する制御部を備えたことを特徴とする請求項１に記載の時計回路。
3. 前記任意時間計測カウンタが、１／１００秒桁までを計時するクロノカウンタであり、前記補助カウンタが１／１０００秒桁を計時するカウンタであることを特徴とする請求項１または２に記載の時計回路。
4. 前記請求項１〜３のいずれか一つの時計回路と、
   表示手段と、
   前記時刻カウンタ、前記任意時間計測カウンタ、前記補助カウンタのカウント値を入力し、前記表示手段を制御して表示をおこなう表示駆動回路と、
   を備えたことを特徴とする電子時計。

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