JP2009210267A5 - - Google Patents

Claims (7)

1. 発振回路と、
   前記発振回路から出力される基準信号を分周し、各種クロック信号を出力する分周回路と、
   前記分周回路から出力される第１のクロックをカウントし、時刻計時をおこなうとともに、各種クロック信号を出力する時刻カウンタと、
   前記第１のクロックまたは前記時刻カウンタから出力されるクロック信号をカウントし、任意の時間を計測可能な任意時間計測カウンタと、
   を有する時計回路において、
   前記任意時間計測カウンタと同期し、前記分周回路から出力される、前記第１のクロックより高周波の第２のクロックをカウントする補助カウンタを有することを特徴とする時計回路。
2. 前記分周回路の分周比を調節することによって時計の歩度を調節する論理周波数調整回路を備え、前記第１のクロックが前記論理周波数調整回路によって歩度調整されたクロックであり、
   前記第２のクロックが前記論理周波数調整回路による歩度調整が不完全なクロックであることを特徴とする請求項１に記載の時計回路。
3. 前記補助カウンタは、前記任意時間計測カウンタの入力信号の変化点で０リセットされることを特徴とする請求項１または２に記載の時計回路。
4. 前記補助カウンタは、前記任意時間計測カウンタの入力信号の変化点前に最上位数値に達した場合は、当該変化点になるまで、当該最上位数値をカウンタ値とすることを特徴とする請求項３に記載の時計回路。
5. 前記補助カウンタの停止時は、前記第２のクロックの前記補助カウンタへの入力を禁止する制御部を備えたことを特徴とする請求項１〜４のいずれか一つに記載の時計回路。
6. 前記任意時間計測カウンタが、１／１００秒桁までを計時するクロノカウンタであり、前記補助カウンタが１／１０００秒桁を計時するカウンタであることを特徴とする請求項１〜５のいずれか一つに記載の時計回路。
7. 前記請求項１〜６のいずれか一つの時計回路と、
   表示手段と、
   前記時刻カウンタ、前記任意時間計測カウンタ、前記補助カウンタのカウント値を入力し、前記表示手段を制御して表示をおこなう表示駆動回路と、
   を備えたことを特徴とする電子時計。