JPH0865049A - 発振回路及びマイクロコンピュータ - Google Patents
発振回路及びマイクロコンピュータInfo
- Publication number
- JPH0865049A JPH0865049A JP19706494A JP19706494A JPH0865049A JP H0865049 A JPH0865049 A JP H0865049A JP 19706494 A JP19706494 A JP 19706494A JP 19706494 A JP19706494 A JP 19706494A JP H0865049 A JPH0865049 A JP H0865049A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- resistance
- vibrator
- gain
- oscillation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Oscillators With Electromechanical Resonators (AREA)
Abstract
(57)【要約】
【目的】 使用する振動子の周波数特性に応じて、使用
時に最適のダンピング抵抗を設定することができ、使用
する振動子の周波数特性に係わらず、安定した発振が可
能な発振回路の提供。 【構成】 振動子ＣＲ１と、振動子ＣＲ１固有の共振周
波数の電圧を与え、その共振を増幅する増幅回路２と、
増幅回路２の利得を調節するダンピング抵抗回路とを備
えた発振回路１ａ。ダンピング抵抗回路は、並列接続さ
れた複数のトランスミッションゲートＴＲ１〜ＴＲｎ
と、トランスミッションゲートＴＲ１〜ＴＲｎを選択的
にオン／オフ制御する制御回路５とを備え、トランスミ
ッションゲートＴＲ１〜ＴＲｎのオン抵抗の合成抵抗
を、増幅回路２の利得を調節するダンピング抵抗となし
てある。
時に最適のダンピング抵抗を設定することができ、使用
する振動子の周波数特性に係わらず、安定した発振が可
能な発振回路の提供。 【構成】 振動子ＣＲ１と、振動子ＣＲ１固有の共振周
波数の電圧を与え、その共振を増幅する増幅回路２と、
増幅回路２の利得を調節するダンピング抵抗回路とを備
えた発振回路１ａ。ダンピング抵抗回路は、並列接続さ
れた複数のトランスミッションゲートＴＲ１〜ＴＲｎ
と、トランスミッションゲートＴＲ１〜ＴＲｎを選択的
にオン／オフ制御する制御回路５とを備え、トランスミ
ッションゲートＴＲ１〜ＴＲｎのオン抵抗の合成抵抗
を、増幅回路２の利得を調節するダンピング抵抗となし
てある。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロコンピュータ
が作動するのに必要なクロックを生成する為の発振回路
及びその発振回路を含むマイクロコンピュータの改良に
関するものである。
が作動するのに必要なクロックを生成する為の発振回路
及びその発振回路を含むマイクロコンピュータの改良に
関するものである。
【０００２】
【従来の技術】図３は、従来のマイクロコンピュータに
備えられた発振回路の構成例を示す回路図である。この
発振回路１は、セラミック振動子ＣＲ１の両端が、それ
ぞれ他端が接地された負荷容量Ｃ１，Ｃ２に接続され、
セラミック振動子ＣＲ１と負荷容量Ｃ１との接続点はク
ロック入力端子Ｘinに、セラミック振動子ＣＲ１と負荷
容量Ｃ２との接続点はクロック出力端子Ｘout にそれぞ
れ接続されている。クロック入力端子Ｘinにはインバー
タＩＶの入力端子が接続され、インバータＩＶの出力端
子は、ダンピング抵抗Ｒｄを介してクロック出力端子Ｘ
out に接続されている。
備えられた発振回路の構成例を示す回路図である。この
発振回路１は、セラミック振動子ＣＲ１の両端が、それ
ぞれ他端が接地された負荷容量Ｃ１，Ｃ２に接続され、
セラミック振動子ＣＲ１と負荷容量Ｃ１との接続点はク
ロック入力端子Ｘinに、セラミック振動子ＣＲ１と負荷
容量Ｃ２との接続点はクロック出力端子Ｘout にそれぞ
れ接続されている。クロック入力端子Ｘinにはインバー
タＩＶの入力端子が接続され、インバータＩＶの出力端
子は、ダンピング抵抗Ｒｄを介してクロック出力端子Ｘ
out に接続されている。
【０００３】インバータＩＶの入力端子と出力端子との
間には、出力から入力へ負帰還を与える帰還抵抗Ｒｆが
接続され、インバータＩＶと帰還抵抗Ｒｆとで反転増幅
回路２を構成しており、セラミック振動子ＣＲ１は反転
増幅回路２へ正帰還を与えるようになっている。ダンピ
ング抵抗Ｒｄは、反転増幅回路２の利得を調節する為の
抵抗である。クロック入力端子Ｘinからクロック出力端
子Ｘout 迄の、ダンピング抵抗Ｒｄ、インバータＩＶ及
び帰還抵抗Ｒｆは、マイクロコンピュータを構成する集
積回路内に組み込まれており、セラミック振動子ＣＲ１
及び負荷容量Ｃ１，Ｃ２は集積回路に外付けされてい
る。
間には、出力から入力へ負帰還を与える帰還抵抗Ｒｆが
接続され、インバータＩＶと帰還抵抗Ｒｆとで反転増幅
回路２を構成しており、セラミック振動子ＣＲ１は反転
増幅回路２へ正帰還を与えるようになっている。ダンピ
ング抵抗Ｒｄは、反転増幅回路２の利得を調節する為の
抵抗である。クロック入力端子Ｘinからクロック出力端
子Ｘout 迄の、ダンピング抵抗Ｒｄ、インバータＩＶ及
び帰還抵抗Ｒｆは、マイクロコンピュータを構成する集
積回路内に組み込まれており、セラミック振動子ＣＲ１
及び負荷容量Ｃ１，Ｃ２は集積回路に外付けされてい
る。
【０００４】このような構成の発振回路１では、インバ
ータＩＶ、帰還抵抗Ｒｆ及びダンピング抵抗Ｒｄからな
る増幅回路が、セラミック振動子ＣＲ１へセラミック振
動子ＣＲ１固有の共振周波数の電圧を与え、これによっ
てセラミック振動子ＣＲ１に生じる共振起電圧を持続発
振させるようになっている。発振回路１が発振する為の
条件は、発振させたい周波数（共振周波数）において、
クロック入力端子Ｘinとクロック出力端子Ｘout との間
の閉ループ利得が０（ｄＢ）以上となることである。ダ
ンピング抵抗Ｒｄは、この閉ループ利得を下げるように
作用する。
ータＩＶ、帰還抵抗Ｒｆ及びダンピング抵抗Ｒｄからな
る増幅回路が、セラミック振動子ＣＲ１へセラミック振
動子ＣＲ１固有の共振周波数の電圧を与え、これによっ
てセラミック振動子ＣＲ１に生じる共振起電圧を持続発
振させるようになっている。発振回路１が発振する為の
条件は、発振させたい周波数（共振周波数）において、
クロック入力端子Ｘinとクロック出力端子Ｘout との間
の閉ループ利得が０（ｄＢ）以上となることである。ダ
ンピング抵抗Ｒｄは、この閉ループ利得を下げるように
作用する。
【０００５】図４は、セラミック振動子を使用した発振
回路の閉ループ利得の周波数特性を示す特性図である。
図において、利得曲線Ｄは、ダンピング抵抗Ｒｄが無い
場合の周波数特性を示し、利得曲線Ｅは、ダンピング抵
抗Ｒｄが有る場合の周波数特性を示す。Ａ部は、セラミ
ック振動子ＣＲ１の本来の共振点を示し、Ｂ部は、スプ
リアスと呼ばれるセラミック振動子特有の偽の共振点で
ある。セラミック振動子は、本来の共振周波数Ａとは別
に、スプリアス（偽の共振周波数）Ｂを持っており、利
得曲線Ｄに示すように、スプリアスＢ部の利得が０（ｄ
Ｂ）（発振する為の条件）を超えることによる不要な発
振を防止する為、ダンピング抵抗Ｒｄが設けられてい
る。
回路の閉ループ利得の周波数特性を示す特性図である。
図において、利得曲線Ｄは、ダンピング抵抗Ｒｄが無い
場合の周波数特性を示し、利得曲線Ｅは、ダンピング抵
抗Ｒｄが有る場合の周波数特性を示す。Ａ部は、セラミ
ック振動子ＣＲ１の本来の共振点を示し、Ｂ部は、スプ
リアスと呼ばれるセラミック振動子特有の偽の共振点で
ある。セラミック振動子は、本来の共振周波数Ａとは別
に、スプリアス（偽の共振周波数）Ｂを持っており、利
得曲線Ｄに示すように、スプリアスＢ部の利得が０（ｄ
Ｂ）（発振する為の条件）を超えることによる不要な発
振を防止する為、ダンピング抵抗Ｒｄが設けられてい
る。
【０００６】
【発明が解決しようとする課題】ところが、発振回路１
の閉ループ利得は、セラミック振動子ＣＲ１の周波数特
性及び負荷容量Ｃ１，Ｃ２等の回路定数により変動し、
その閉ループ利得に対して、ダンピング抵抗Ｒｄによる
利得の下げ幅が過小な場合、Ｂ部が発振条件を満たして
不要な発振が起き、ダンピング抵抗Ｒｄによる利得の下
げ幅が過大な場合、Ａ部が発振条件を満たさなくなり、
本来の共振周波数で発振できなくなる。
の閉ループ利得は、セラミック振動子ＣＲ１の周波数特
性及び負荷容量Ｃ１，Ｃ２等の回路定数により変動し、
その閉ループ利得に対して、ダンピング抵抗Ｒｄによる
利得の下げ幅が過小な場合、Ｂ部が発振条件を満たして
不要な発振が起き、ダンピング抵抗Ｒｄによる利得の下
げ幅が過大な場合、Ａ部が発振条件を満たさなくなり、
本来の共振周波数で発振できなくなる。
【０００７】ところで、従来のマイクロコンピュータで
は、上述のように、ダンピング抵抗Ｒｄは内蔵され、ダ
ンピング抵抗Ｒｄの値は固定されており、集積回路の製
造時に調節するのは容易でなく、また、集積回路の製造
後に調節することはできなかった（共振周波数は、外付
けされる負荷容量により調節可能）。その為、使用でき
る振動子の周波数特性は、上述の問題により制限されて
いた。また、別の問題として、振動子に水晶振動子を使
用する場合、閉ループ利得が小さい為、ダンピング抵抗
Ｒｄが有るとき、却って、安定に発振しないこともあ
る。
は、上述のように、ダンピング抵抗Ｒｄは内蔵され、ダ
ンピング抵抗Ｒｄの値は固定されており、集積回路の製
造時に調節するのは容易でなく、また、集積回路の製造
後に調節することはできなかった（共振周波数は、外付
けされる負荷容量により調節可能）。その為、使用でき
る振動子の周波数特性は、上述の問題により制限されて
いた。また、別の問題として、振動子に水晶振動子を使
用する場合、閉ループ利得が小さい為、ダンピング抵抗
Ｒｄが有るとき、却って、安定に発振しないこともあ
る。
【０００８】本発明は、上述のような事情に鑑みてなさ
れたものであり、使用する振動子の周波数特性に応じ
て、使用時に最適のダンピング抵抗を設定することがで
き、使用する振動子の周波数特性に係わらず、安定した
発振が可能な発振回路及びマイクロコンピュータを提供
することを目的とする。
れたものであり、使用する振動子の周波数特性に応じ
て、使用時に最適のダンピング抵抗を設定することがで
き、使用する振動子の周波数特性に係わらず、安定した
発振が可能な発振回路及びマイクロコンピュータを提供
することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、利得を調節す
るダンピング抵抗回路を備えた振動子を有する発振回路
において、前記ダンピング抵抗回路は、並列接続された
複数のトランスミッションゲートと、該トランスミッシ
ョンゲートを選択的にオン／オフ制御する制御回路とを
備え、前記トランスミッションゲートのオン抵抗の合成
抵抗を、利得を調節するダンピング抵抗となしてあるこ
とを特徴とする。
るダンピング抵抗回路を備えた振動子を有する発振回路
において、前記ダンピング抵抗回路は、並列接続された
複数のトランスミッションゲートと、該トランスミッシ
ョンゲートを選択的にオン／オフ制御する制御回路とを
備え、前記トランスミッションゲートのオン抵抗の合成
抵抗を、利得を調節するダンピング抵抗となしてあるこ
とを特徴とする。
【００１０】また、制御回路を制御レジスタで構成し、
その各ビットをトランスミッションゲートのそれぞれに
対応させ、トランスミッションゲートの一方のゲートに
接続すると共に、インバータを介して他方のゲートに接
続することを特徴とする。
その各ビットをトランスミッションゲートのそれぞれに
対応させ、トランスミッションゲートの一方のゲートに
接続すると共に、インバータを介して他方のゲートに接
続することを特徴とする。
【００１１】さらに、請求項２記載の発振回路を含むマ
イクロコンピュータにおいて、ＣＰＵが、制御レジスタ
の読出し書込みを実行することにより、ダンピング抵抗
回路を制御すべくなしてあることを特徴とする。
イクロコンピュータにおいて、ＣＰＵが、制御レジスタ
の読出し書込みを実行することにより、ダンピング抵抗
回路を制御すべくなしてあることを特徴とする。
【００１２】また、第２の発明は、利得を調節するダン
ピング抵抗回路を備えた振動子を有する発振回路におい
て、前記ダンピング抵抗回路は、並列接続すべく配列さ
れた複数の抵抗素子を備え、該複数の抵抗素子の内の１
つ以上が選択的配線により接続されていることを特徴と
する。
ピング抵抗回路を備えた振動子を有する発振回路におい
て、前記ダンピング抵抗回路は、並列接続すべく配列さ
れた複数の抵抗素子を備え、該複数の抵抗素子の内の１
つ以上が選択的配線により接続されていることを特徴と
する。
【００１３】
【作用】本発明の発振回路では、並列接続された複数の
トランスミッションゲートを、制御回路が選択的にオン
／オフし、トランスミッションゲートのオン抵抗の合成
抵抗をダンピング抵抗とする。
トランスミッションゲートを、制御回路が選択的にオン
／オフし、トランスミッションゲートのオン抵抗の合成
抵抗をダンピング抵抗とする。
【００１４】また、制御レジスタの各ビットが、記憶保
持する値により、各ビットにそれぞれ接続されたトラン
スミッションゲートの各ゲートをオン又はオフし、トラ
ンスミッションゲートのオン抵抗の合成抵抗をダンピン
グ抵抗とする。
持する値により、各ビットにそれぞれ接続されたトラン
スミッションゲートの各ゲートをオン又はオフし、トラ
ンスミッションゲートのオン抵抗の合成抵抗をダンピン
グ抵抗とする。
【００１５】さらに、発振回路を含むマイクロコンピュ
ータのＣＰＵが、制御レジスタの各ビットの読出し書込
みを実行する。制御レジスタの各ビットは、書込まれた
値により、各ビットにそれぞれ接続されたトランスミッ
ションゲートの各ゲートをオン又はオフし、トランスミ
ッションゲートのオン抵抗の合成抵抗をダンピング抵抗
とする。
ータのＣＰＵが、制御レジスタの各ビットの読出し書込
みを実行する。制御レジスタの各ビットは、書込まれた
値により、各ビットにそれぞれ接続されたトランスミッ
ションゲートの各ゲートをオン又はオフし、トランスミ
ッションゲートのオン抵抗の合成抵抗をダンピング抵抗
とする。
【００１６】また、第２の発明の発振回路では、製造時
に、並列接続すべく配列された複数の抵抗素子の内の１
つ以上が、集積回路上の各素子の配線を形成する為のマ
スクを変更するマスタスライス法によるオプション配線
により、選択的に接続され、この合成抵抗がダンピング
抵抗となる。
に、並列接続すべく配列された複数の抵抗素子の内の１
つ以上が、集積回路上の各素子の配線を形成する為のマ
スクを変更するマスタスライス法によるオプション配線
により、選択的に接続され、この合成抵抗がダンピング
抵抗となる。
【００１７】
【実施例】以下に、本発明をその実施例を示す図面に基
づき説明する。 実施例１．図１は、本発明の一実施例である発振回路を
用いたマイクロコンピュータの構成を示すブロック図で
ある。図において、発振回路１ａは、セラミック振動子
ＣＲ１の両端が、それぞれ他端が接地された負荷容量Ｃ
１，Ｃ２に接続され、セラミック振動子ＣＲ１と負荷容
量Ｃ１との接続点はクロック入力端子Ｘinに、セラミッ
ク振動子ＣＲ１と負荷容量Ｃ２との接続点はクロック出
力端子Ｘout にそれぞれ接続されている。クロック入力
端子ＸinにはインバータＩＶの入力端子が接続され、イ
ンバータＩＶの出力端子は、並列接続された複数のトラ
ンスミッションゲートＴＲ１〜ＴＲｎを介してクロック
出力端子Ｘout に接続されている。
づき説明する。 実施例１．図１は、本発明の一実施例である発振回路を
用いたマイクロコンピュータの構成を示すブロック図で
ある。図において、発振回路１ａは、セラミック振動子
ＣＲ１の両端が、それぞれ他端が接地された負荷容量Ｃ
１，Ｃ２に接続され、セラミック振動子ＣＲ１と負荷容
量Ｃ１との接続点はクロック入力端子Ｘinに、セラミッ
ク振動子ＣＲ１と負荷容量Ｃ２との接続点はクロック出
力端子Ｘout にそれぞれ接続されている。クロック入力
端子ＸinにはインバータＩＶの入力端子が接続され、イ
ンバータＩＶの出力端子は、並列接続された複数のトラ
ンスミッションゲートＴＲ１〜ＴＲｎを介してクロック
出力端子Ｘout に接続されている。
【００１８】各トランスミッションゲートＴＲ１〜ＴＲ
ｎの一方のゲートは、制御レジスタ５の各ビットＲ１Ｅ
Ｎ〜ＲｎＥＮにそれぞれ直接接続され、他方のゲート
は、制御レジスタ５の各ビットＲ１ＥＮ〜ＲｎＥＮにそ
れぞれインバータＩＶ１〜ＩＶｎを介して接続されてい
る。これにより、各トランスミッションゲートＴＲ１〜
ＴＲｎの一方のゲート及び他方のゲートは、制御レジス
タ５の各ビットＲ１ＥＮ〜ＲｎＥＮの値により、同時に
オン又はオフされる。インバータＩＶの入力端子と出力
端子との間には、出力から入力へ負帰還を与える帰還抵
抗Ｒｆが接続され、インバータＩＶと帰還抵抗Ｒｆとで
反転増幅回路２を構成しており、セラミック振動子ＣＲ
１は反転増幅回路２へ正帰還を与えるようになってい
る。各トランスミッションゲートＴＲ１〜ＴＲｎのオン
抵抗（数ｋΩ程度）の合成抵抗が、反転増幅回路２の利
得を調節する為のダンピング抵抗として作用する。
ｎの一方のゲートは、制御レジスタ５の各ビットＲ１Ｅ
Ｎ〜ＲｎＥＮにそれぞれ直接接続され、他方のゲート
は、制御レジスタ５の各ビットＲ１ＥＮ〜ＲｎＥＮにそ
れぞれインバータＩＶ１〜ＩＶｎを介して接続されてい
る。これにより、各トランスミッションゲートＴＲ１〜
ＴＲｎの一方のゲート及び他方のゲートは、制御レジス
タ５の各ビットＲ１ＥＮ〜ＲｎＥＮの値により、同時に
オン又はオフされる。インバータＩＶの入力端子と出力
端子との間には、出力から入力へ負帰還を与える帰還抵
抗Ｒｆが接続され、インバータＩＶと帰還抵抗Ｒｆとで
反転増幅回路２を構成しており、セラミック振動子ＣＲ
１は反転増幅回路２へ正帰還を与えるようになってい
る。各トランスミッションゲートＴＲ１〜ＴＲｎのオン
抵抗（数ｋΩ程度）の合成抵抗が、反転増幅回路２の利
得を調節する為のダンピング抵抗として作用する。
【００１９】クロック出力端子Ｘout から出力された発
振電圧は、分周回路６において、マイクロコンピュータ
１１のクロック周波数に分周され、ＣＰＵ７へ与えられ
る。ＣＰＵ７は、クロックの周期に合わせてコントロー
ル回路８に制御され、データバスＤＢを介して、Ｉ／０
ポート９、メモリ１０及び制御レジスタ５とデータの授
受を行い、演算処理を行う。上述の各部分の内、セラミ
ック振動子ＣＲ１及び負荷容量Ｃ１，Ｃ２は、集積回路
に外付けされており、その他の部分は、集積回路内に組
み込まれている。
振電圧は、分周回路６において、マイクロコンピュータ
１１のクロック周波数に分周され、ＣＰＵ７へ与えられ
る。ＣＰＵ７は、クロックの周期に合わせてコントロー
ル回路８に制御され、データバスＤＢを介して、Ｉ／０
ポート９、メモリ１０及び制御レジスタ５とデータの授
受を行い、演算処理を行う。上述の各部分の内、セラミ
ック振動子ＣＲ１及び負荷容量Ｃ１，Ｃ２は、集積回路
に外付けされており、その他の部分は、集積回路内に組
み込まれている。
【００２０】このような構成の発振回路１ａ及びマイク
ロコンピュータ１１の動作を以下に説明する。インバー
タＩＶ及び帰還抵抗Ｒｆからなる反転増幅回路２が、セ
ラミック振動子ＣＲ１へセラミック振動子ＣＲ１固有の
共振周波数の電圧を与え、これによってセラミック振動
子ＣＲ１に生じる共振起電圧を持続発振させる。発振回
路１が発振する為の条件は、発振させたい周波数（共振
周波数）において、図４に示すように、クロック入力端
子Ｘinとクロック出力端子Ｘout との間の閉ループ利得
が０（ｄＢ）以上となることである。トランスミッショ
ンゲートＴＲ１〜ＴＲｎは、選択的にオンされ、そのオ
ンされた個数により、オン抵抗の合成抵抗が調節され
る。この調節された合成抵抗は、ダンピング抵抗となっ
て、上述の閉ループ利得を調節する。
ロコンピュータ１１の動作を以下に説明する。インバー
タＩＶ及び帰還抵抗Ｒｆからなる反転増幅回路２が、セ
ラミック振動子ＣＲ１へセラミック振動子ＣＲ１固有の
共振周波数の電圧を与え、これによってセラミック振動
子ＣＲ１に生じる共振起電圧を持続発振させる。発振回
路１が発振する為の条件は、発振させたい周波数（共振
周波数）において、図４に示すように、クロック入力端
子Ｘinとクロック出力端子Ｘout との間の閉ループ利得
が０（ｄＢ）以上となることである。トランスミッショ
ンゲートＴＲ１〜ＴＲｎは、選択的にオンされ、そのオ
ンされた個数により、オン抵抗の合成抵抗が調節され
る。この調節された合成抵抗は、ダンピング抵抗となっ
て、上述の閉ループ利得を調節する。
【００２１】トランスミッションゲートＴＲ１〜ＴＲｎ
は、それぞれに対応する制御レジスタ５のビットＲ１Ｅ
Ｎ〜ＲｎＥＮ毎の記憶値によりオン又はオフされ、制御
レジスタ５のビットＲ１ＥＮ〜ＲｎＥＮ毎の記憶値は、
ＣＰＵ７からデータバスＤＢを介して設定される。従っ
て、トランスミッションゲートＴＲ１〜ＴＲｎのオン抵
抗の合成抵抗は、ＣＰＵ７からプログラムによりｎ段階
に制御される。これによって、上述の閉ループ利得を、
図４の利得曲線Ｅに示すように、発振回路１ａが、Ａ部
の共振周波数で発振し、Ｂ部のスプリアス（偽の共振周
波数）で発振しないように調節することができる。
は、それぞれに対応する制御レジスタ５のビットＲ１Ｅ
Ｎ〜ＲｎＥＮ毎の記憶値によりオン又はオフされ、制御
レジスタ５のビットＲ１ＥＮ〜ＲｎＥＮ毎の記憶値は、
ＣＰＵ７からデータバスＤＢを介して設定される。従っ
て、トランスミッションゲートＴＲ１〜ＴＲｎのオン抵
抗の合成抵抗は、ＣＰＵ７からプログラムによりｎ段階
に制御される。これによって、上述の閉ループ利得を、
図４の利得曲線Ｅに示すように、発振回路１ａが、Ａ部
の共振周波数で発振し、Ｂ部のスプリアス（偽の共振周
波数）で発振しないように調節することができる。
【００２２】実施例２．図２は、第２の発明の一実施例
である発振回路を用いたマイクロコンピュータの構成を
示すブロック図である。図において、発振回路１ｂは、
セラミック振動子ＣＲ１の両端が、それぞれ他端が接地
された負荷容量Ｃ１，Ｃ２に接続され、セラミック振動
子ＣＲ１と負荷容量Ｃ１との接続点はクロック入力端子
Ｘinに、セラミック振動子ＣＲ１と負荷容量Ｃ２との接
続点はクロック出力端子Ｘout にそれぞれ接続されてい
る。クロック入力端子ＸinにはインバータＩＶの入力端
子が接続され、インバータＩＶの出力端子は、並列接続
されるべく配列された複数の抵抗Ｒｄ１〜Ｒｄｎを介し
てクロック出力端子Ｘout に接続されている。
である発振回路を用いたマイクロコンピュータの構成を
示すブロック図である。図において、発振回路１ｂは、
セラミック振動子ＣＲ１の両端が、それぞれ他端が接地
された負荷容量Ｃ１，Ｃ２に接続され、セラミック振動
子ＣＲ１と負荷容量Ｃ１との接続点はクロック入力端子
Ｘinに、セラミック振動子ＣＲ１と負荷容量Ｃ２との接
続点はクロック出力端子Ｘout にそれぞれ接続されてい
る。クロック入力端子ＸinにはインバータＩＶの入力端
子が接続され、インバータＩＶの出力端子は、並列接続
されるべく配列された複数の抵抗Ｒｄ１〜Ｒｄｎを介し
てクロック出力端子Ｘout に接続されている。
【００２３】抵抗Ｒｄ１〜Ｒｄｎは、発振回路１ｂを含
む集積回路の製造時において、集積回路上の各素子の配
線を形成する為のマスクを変更するマスタスライス法に
よるオプション配線により、インバータＩＶの出力端子
との間に配線ＡＬ１〜ＡＬｎが選択的に接続されること
で、インバータＩＶの出力端子とクロック出力端子Ｘou
t との間に選択的に並列接続される。インバータＩＶの
入力端子と出力端子との間には、出力から入力へ負帰還
を与える帰還抵抗Ｒｆが接続され、インバータＩＶと帰
還抵抗Ｒｆとで反転増幅回路２を構成しており、セラミ
ック振動子ＣＲ１は反転増幅回路２へ正帰還を与えるよ
うになっている。抵抗Ｒｄ１〜Ｒｄｎの内、上述の選択
的に並列接続された抵抗の合成抵抗が、反転増幅回路２
の利得を調節する為のダンピング抵抗として作用する。
む集積回路の製造時において、集積回路上の各素子の配
線を形成する為のマスクを変更するマスタスライス法に
よるオプション配線により、インバータＩＶの出力端子
との間に配線ＡＬ１〜ＡＬｎが選択的に接続されること
で、インバータＩＶの出力端子とクロック出力端子Ｘou
t との間に選択的に並列接続される。インバータＩＶの
入力端子と出力端子との間には、出力から入力へ負帰還
を与える帰還抵抗Ｒｆが接続され、インバータＩＶと帰
還抵抗Ｒｆとで反転増幅回路２を構成しており、セラミ
ック振動子ＣＲ１は反転増幅回路２へ正帰還を与えるよ
うになっている。抵抗Ｒｄ１〜Ｒｄｎの内、上述の選択
的に並列接続された抵抗の合成抵抗が、反転増幅回路２
の利得を調節する為のダンピング抵抗として作用する。
【００２４】クロック出力端子Ｘout から出力された発
振電圧は、分周回路６において、マイクロコンピュータ
１２のクロック周波数に分周され、ＣＰＵ７へ与えられ
る。ＣＰＵ７は、クロックの周期に合わせてコントロー
ル回路８に制御され、データバスＤＢを介して、Ｉ／０
ポート９及びメモリ１０とデータの授受を行い、演算処
理を行う。上述の各部分の内、セラミック振動子ＣＲ１
及び負荷容量Ｃ１，Ｃ２は、集積回路に外付けされてお
り、その他の部分は、集積回路内に組み込まれている。
振電圧は、分周回路６において、マイクロコンピュータ
１２のクロック周波数に分周され、ＣＰＵ７へ与えられ
る。ＣＰＵ７は、クロックの周期に合わせてコントロー
ル回路８に制御され、データバスＤＢを介して、Ｉ／０
ポート９及びメモリ１０とデータの授受を行い、演算処
理を行う。上述の各部分の内、セラミック振動子ＣＲ１
及び負荷容量Ｃ１，Ｃ２は、集積回路に外付けされてお
り、その他の部分は、集積回路内に組み込まれている。
【００２５】このような構成の発振回路１ａ及びマイク
ロコンピュータ１２の動作を以下に説明する。インバー
タＩＶ及び帰還抵抗Ｒｆからなる反転増幅回路２が、セ
ラミック振動子ＣＲ１へセラミック振動子ＣＲ１固有の
共振周波数の電圧を与え、これによってセラミック振動
子ＣＲ１に生じる共振起電圧を持続発振させる。
ロコンピュータ１２の動作を以下に説明する。インバー
タＩＶ及び帰還抵抗Ｒｆからなる反転増幅回路２が、セ
ラミック振動子ＣＲ１へセラミック振動子ＣＲ１固有の
共振周波数の電圧を与え、これによってセラミック振動
子ＣＲ１に生じる共振起電圧を持続発振させる。
【００２６】発振回路１が発振する為の条件は、発振さ
せたい周波数（共振周波数）において、図４に示すよう
に、クロック入力端子Ｘinとクロック出力端子Ｘout と
の間の閉ループ利得が０（ｄＢ）以上となることであ
る。抵抗Ｒｄ１〜Ｒｄｎは、発振回路１ｂを含む集積回
路の製造時において、使用するセラミック振動子ＣＲ１
又は水晶振動子の周波数特性に応じて、インバータＩＶ
の出力端子とクロック出力端子Ｘout との間に選択的に
並列接続され、その合成抵抗が調節されている。この調
節された合成抵抗は、上述の閉ループ利得を調節するダ
ンピング抵抗であり、図４の利得曲線Ｅに示すように、
上述の閉ループ利得を、発振回路１ａが、Ａ部の共振周
波数で発振し、Ｂ部のスプリアス（偽の共振周波数）で
発振しないように調節している。
せたい周波数（共振周波数）において、図４に示すよう
に、クロック入力端子Ｘinとクロック出力端子Ｘout と
の間の閉ループ利得が０（ｄＢ）以上となることであ
る。抵抗Ｒｄ１〜Ｒｄｎは、発振回路１ｂを含む集積回
路の製造時において、使用するセラミック振動子ＣＲ１
又は水晶振動子の周波数特性に応じて、インバータＩＶ
の出力端子とクロック出力端子Ｘout との間に選択的に
並列接続され、その合成抵抗が調節されている。この調
節された合成抵抗は、上述の閉ループ利得を調節するダ
ンピング抵抗であり、図４の利得曲線Ｅに示すように、
上述の閉ループ利得を、発振回路１ａが、Ａ部の共振周
波数で発振し、Ｂ部のスプリアス（偽の共振周波数）で
発振しないように調節している。
【００２７】
【発明の効果】第１の発明に係る発振回路によれば、使
用する振動子の周波数特性に応じて、使用時に最適のダ
ンピング抵抗を設定することができ、使用する振動子の
周波数特性に係わらず、安定した発振が可能な発振回路
を実現することができる。
用する振動子の周波数特性に応じて、使用時に最適のダ
ンピング抵抗を設定することができ、使用する振動子の
周波数特性に係わらず、安定した発振が可能な発振回路
を実現することができる。
【００２８】さらに、使用する振動子の周波数特性に応
じて、使用時に最適のダンピング抵抗を設定することが
でき、使用する振動子の周波数特性に係わらず、安定し
た発振が可能な発振回路を含むマイクロコンピュータを
実現することができる。
じて、使用時に最適のダンピング抵抗を設定することが
でき、使用する振動子の周波数特性に係わらず、安定し
た発振が可能な発振回路を含むマイクロコンピュータを
実現することができる。
【００２９】第２の発明に係る発振回路によれば、使用
する振動子の周波数特性に応じて、製造時に最適のダン
ピング抵抗を設定することができ、使用する振動子の周
波数特性に係わらず、安定した発振が可能な発振回路を
実現できる。
する振動子の周波数特性に応じて、製造時に最適のダン
ピング抵抗を設定することができ、使用する振動子の周
波数特性に係わらず、安定した発振が可能な発振回路を
実現できる。
【００３０】さらに、使用する振動子の周波数特性に応
じて、製造時に最適のダンピング抵抗を設定することが
でき、使用する振動子の周波数特性に係わらず、安定し
た発振が可能な発振回路を含むマイクロコンピュータを
実現することができる。
じて、製造時に最適のダンピング抵抗を設定することが
でき、使用する振動子の周波数特性に係わらず、安定し
た発振が可能な発振回路を含むマイクロコンピュータを
実現することができる。
【図１】 本発明の一実施例である発振回路を用いたマ
イクロコンピュータの構成を示すブロック図である。
イクロコンピュータの構成を示すブロック図である。
【図２】 第２の発明の一実施例である発振回路を用い
たマイクロコンピュータの構成を示すブロック図であ
る。
たマイクロコンピュータの構成を示すブロック図であ
る。
【図３】 従来の発振回路の構成例を示すブロック図で
ある。
ある。
【図４】 発振回路の閉ループ利得の周波数特性を示す
特性図である。
特性図である。
１ａ，１ｂ 発振回路、２ 反転増幅回路、５ 制御レ
ジスタ、７ ＣＰＵ、１１，１２ マイクロンピュー
タ、ＡＬ１〜ＡＬｎ 配線、ＣＲ１ セラミック振動
子、ＤＢ データバス、ＩＶ，ＩＶ１〜ＩＶｎ インバ
ータ、Ｒ１ＥＮ〜ＲｎＥＮ ビット、ＴＲ１〜ＴＲｎ
トランスミッションゲート。
ジスタ、７ ＣＰＵ、１１，１２ マイクロンピュー
タ、ＡＬ１〜ＡＬｎ 配線、ＣＲ１ セラミック振動
子、ＤＢ データバス、ＩＶ，ＩＶ１〜ＩＶｎ インバ
ータ、Ｒ１ＥＮ〜ＲｎＥＮ ビット、ＴＲ１〜ＴＲｎ
トランスミッションゲート。
Claims (5)
- 【請求項１】 振動子と、該振動子固有の共振周波数の
電圧を与え、その共振を増幅する増幅回路と、該増幅回
路の利得を調節するダンピング抵抗回路とを備えた発振
回路において、 前記ダンピング抵抗回路は、並列接続された複数のトラ
ンスミッションゲートと、該トランスミッションゲート
を選択的にオン／オフ制御する制御回路とを備え、前記
トランスミッションゲートのオン抵抗の合成抵抗を、前
記増幅回路の利得を調節するダンピング抵抗となしてあ
ることを特徴とする発振回路。 - 【請求項２】 制御回路は、制御レジスタであり、その
各ビットが、トランスミッションゲートのそれぞれに対
応し、トランスミッションゲートの一方のゲートに接続
されていると共に、インバータを介して他方のゲートに
接続されていることを特徴とする請求項１記載の発振回
路。 - 【請求項３】 請求項２記載の発振回路を含み、ＣＰＵ
が、制御レジスタの読出し書込みを実行することによ
り、ダンピング抵抗回路を制御すべくなしてあることを
特徴とするマイクロコンピュータ。 - 【請求項４】 振動子と、該振動子固有の共振周波数の
電圧を与え、その共振を増幅する増幅回路と、該増幅回
路の利得を調節するダンピング抵抗回路とを備えた発振
回路において、 ダンピング抵抗回路は、並列接続すべく配列された複数
の抵抗素子を備え、該複数の抵抗素子の内の１つ以上が
選択的配線により接続されていることを特徴とする発振
回路。 - 【請求項５】 請求項４記載の発振回路を含むことを特
徴とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19706494A JPH0865049A (ja) | 1994-08-22 | 1994-08-22 | 発振回路及びマイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19706494A JPH0865049A (ja) | 1994-08-22 | 1994-08-22 | 発振回路及びマイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0865049A true JPH0865049A (ja) | 1996-03-08 |
Family
ID=16368122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19706494A Pending JPH0865049A (ja) | 1994-08-22 | 1994-08-22 | 発振回路及びマイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0865049A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6930559B2 (en) | 2002-06-18 | 2005-08-16 | Yamaha Corporation | Oscillation state discrimination circuit and oscillation control circuit adapted to oscillation circuit |
-
1994
- 1994-08-22 JP JP19706494A patent/JPH0865049A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6930559B2 (en) | 2002-06-18 | 2005-08-16 | Yamaha Corporation | Oscillation state discrimination circuit and oscillation control circuit adapted to oscillation circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7109810B2 (en) | Oscillator with tunable capacitor | |
| JPH0865049A (ja) | 発振回路及びマイクロコンピュータ | |
| KR100717493B1 (ko) | 개선된 열특성을 가지는 저주파 쿼츠 발진기 장치 | |
| JPH1117533A (ja) | 半導体集積回路 | |
| JP3960037B2 (ja) | 温度補償型水晶発振器 | |
| JPH06140838A (ja) | 水晶発振器 | |
| JP4155447B2 (ja) | 発振回路 | |
| JP3911722B2 (ja) | アナログ／デジタル入出力スイッチ回路 | |
| US20230188093A1 (en) | Oscillator frequency accuracy and amplitude control | |
| JPH06232703A (ja) | 発振装置 | |
| US3539944A (en) | Direct coupled two transistors crystal oscillator | |
| JPS6143274Y2 (ja) | ||
| JP2000183650A (ja) | 圧電発振器 | |
| JP2002290153A (ja) | 二周波切替型高周波発振器 | |
| JPH05289771A (ja) | ワンチップマイクロコンピュータ及びその発振周波数の調整方法 | |
| JP2002009548A (ja) | 圧電発振器 | |
| JPS6382108A (ja) | 発振回路用半導体集積回路 | |
| JPH06260836A (ja) | 発振装置 | |
| JP2951131B2 (ja) | 発振回路 | |
| JPH066594Y2 (ja) | オ−バ−ト−ン水晶発振回路 | |
| JPH02214311A (ja) | マイクロコンピユータの発振回路 | |
| JPH10242758A (ja) | 半導体集積回路 | |
| JPH09294066A (ja) | 出力バッファ回路 | |
| JPH05145048A (ja) | ゲートアレイ | |
| JP2881237B2 (ja) | 発振回路 |