JPH10242758A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 基板実装面積が増大してしまったり、一度、
内部のゲインの調整を行ってしまうと再度ゲインの調整
を行うことができない等の問題点がある。 【解決手段】 互いに異なる抵抗値を具備し、各々がイ
ンバータ１０及びフィードバック抵抗２０からなる発振
回路と接続された複数の制限抵抗５０−２〜５０−ｎ
と、複数の制限抵抗５０−２〜５０−ｎと各々直列に接
続され、外部に設けられた制御端子６０−１〜６０−ｎ
から入力される信号に基づいて制限抵抗５０−２〜５０
−ｎの導通状態を制御する複数のスイッチ７０−１〜７
０−ｎとを設け、制御端子６０−１〜６０−ｎから入力
される信号に基づいてスイッチ７０−１〜７０−ｎを動
作させ、それにより、複数の制限抵抗５０−２〜５０−
ｎの導通状態を制御し、内部のゲインを決めるための制
限抵抗値を調整する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロック信号を発
生させる発振回路を内部に有する半導体集積回路に関す
る。

【０００２】

【従来の技術】近年、半導体集積回路（以下、ＬＳＩを
称する）においては、高速な動作が要求されているた
め、クロックを用いた同期回路での設計が必須となって
いる。そのため、ＬＳＩ内部にクロックを供給する必要
があるが、従来、ＬＳＩ内部に供給されるクロックの生
成においては、ＬＳＩ外部に設けられた発振回路におい
て行われていた。

【０００３】最近では、ＬＳＩ内部に、フィードバック
抵抗とインバータ素子とから構成される発振回路が設け
られ、この発振回路においてクロックが生成されるもの
が増えてきている。

【０００４】図４は、従来の、発振回路を内部に有する
半導体集積回路の一構成例を示す回路図である。

【０００５】本従来例は図４に示すように、発振回路を
構成するインバータ１０及びフィードバック抵抗２０
と、インバータ１０から出力されたクロック信号を増幅
してＬＳＩ内部に供給するバッファ３０とから構成され
ており、この内部発振回路を用いた場合、基板の実装面
積が縮小されるとともに、安定したクロックが容易にＬ
ＳＩ内部に供給される。

【０００６】ここで、内部クロックを安定して発生させ
るために、また、ノイズ発生を防ぐためには、動作周波
数に最適なゲインを有する発振回路が必要である（特
に、発振回路による軸射ノイズが最近大きな問題となっ
ている）。

【０００７】マイコン等の動作周波数が一様であるＬＳ
Ｉにおいては、予めゲインが調整され、その動作周波数
に最適な発振回路が用意されている。ところが、ＡＳＩ
Ｃのような不特定多数の顧客向けの製品においては、そ
れぞれの顧客が様々な周波数で製品を動作させるため、
顧客から要求される周波数を有する発振回路を全て用意
することは困難である。そのため、代表的な周波数に対
応するゲインを有する発振回路のみが準備されている。

【０００８】顧客は、必要な周波数に近い発振回路を選
択してクロックを発生させているが、ゲインの小さな発
振回路を用いると発振が安定せず、また、ゲインの大き
な発振回路を用いるとノイズが発生するため、制限抵抗
１５０を外付けしてゲインの調整を行っている。

【０００９】また、特開昭６１−２５３９１７号公報に
おいては、過電圧を印可すると溶断されるヒューズをＬ
ＳＩ内部に設け、それにより、ＬＳＩ内部においてゲイ
ンを調整する方法が開示されている。

【００１０】

【発明が解決しようとする課題】しかしながら、上述し
たような従来のものにおいては、ＬＳＩ内部において安
定したクロックを発生させるためにＬＳＩ外部に制限抵
抗を設けた場合、基板実装面積が増大してしまうという
問題点がある。

【００１１】また、特開昭６１−２５３９１７号公報に
開示されているものにおいては、一度ヒューズが切断さ
れてしまうと、再度ゲインの調整を行うことができない
ため、ゲインの微調整が行うことができないという問題
点がある。ＡＳＩＣ等のように顧客の要求に依存するＬ
ＳＩにおいては、ＬＳＩが基板に実装された後に行われ
る評価において、ノイズ対策を行うために、再度発振回
路のゲインの微調整を行う場合がある。

【００１２】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、基板に実装
された後においても、基板の実装面積を増大させること
なく内部のゲインを調整することができる半導体集積回
路を提供することを目的とする。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に本発明は、クロック信号を発生させる発振回路を内部
に有する半導体集積回路において、互いに異なる抵抗値
を具備し、各々が前記発振回路と接続された複数の制限
抵抗と、該複数の制限抵抗と各々直列に接続され、外部
に設けられた制御端子から入力される信号に基づいて前
記制限抵抗の導通状態を制御する複数のスイッチとを有
し、前記制限抵抗の導通状態によって、内部のゲインが
調整されることを特徴とする。

【００１４】また、クロック信号を発生させる発振回路
を内部に有する半導体集積回路において、互いに異なる
抵抗値を具備し、各々が前記発振回路と接続された複数
の制限抵抗と、該複数の制限抵抗と各々直列に接続さ
れ、前記制限抵抗の導通状態を制御する複数のスイッチ
と、外部に設けられた制御端子から入力される信号に基
づいて前記スイッチの動作を制御するデコーダとを有
し、前記制限抵抗の導通状態によって、内部のゲインが
調整されることを特徴とする。

【００１５】また、クロック信号を発生させる発振回路
を内部に有する半導体集積回路において、互いに異なる
抵抗値を具備し、各々が前記発振回路と接続された複数
の制限抵抗と、該複数の制限抵抗と各々直列に接続さ
れ、前記制限抵抗の導通状態を制御する複数のスイッチ
と、外部に設けられた制御端子から入力される信号に基
づいて前記スイッチの動作を制御するシフトレジスタと
を有し、前記制限抵抗の導通状態によって、内部のゲイ
ンが調整されることを特徴とする。

【００１６】また、前記スイッチは、バイポーラトラン
ジスタであることを特徴とする。

【００１７】また、前記スイッチは、ＭＯＳトランジス
タであることを特徴とする。

【００１８】（作用）上記のように構成された本発明に
おいては、外部に設けられた制御端子から入力される信
号に基づいてスイッチが動作し、それにより、内部に設
けられた複数の制限抵抗の導通状態が制御され、内部の
ゲインを決めるための制限抵抗値が調整される。

【００１９】このように、外部から信号を入力するだけ
で容易に内部のゲインが調整されるので、ＬＳＩを基板
に実装した後においても、基板の実装面積を増大させる
ことなく内部のゲインを調整することができる。

【００２０】また、導通状態にする制限抵抗の組み合わ
せを任意に設定することができるので、内部のゲインの
微妙な調整を行うことができる。

【００２１】

【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。

【００２２】（第１の実施の形態）図１は、本発明の半
導体集積回路の第１の実施の形態を示す回路図である。

【００２３】本形態は図１に示すように、発振回路を構
成するインバータ１０及びフィードバック抵抗２０と、
インバータ１０から出力されたクロック信号を増幅して
ＬＳＩ内部に供給するバッファ３０と、互いに異なる抵
抗値ｒ２〜ｒｎを有し、ＬＳＩ内部において安定したク
ロックを発生させるためにＬＳＩ内部に設けられた複数
の制限抵抗５０−２〜５０−ｎと、制限抵抗５０−２〜
５０−ｎと各々直列に接続され、外部に設けられた制御
端子６０−１〜６０−ｎから入力される信号に基づいて
制限抵抗５０−２〜５０−ｎの導通状態を制御する複数
のスイッチ７０−１〜７０−ｎとから構成されている。

【００２４】以下に、上記のように構成された半導体集
積回路の動作について説明する。

【００２５】まず、ＬＳＩ内部のゲインを調整しない場
合について説明する。

【００２６】制御端子６０−１に信号“１”を、その他
の制御端子６０−２〜６０−ｎに信号“０”をそれぞれ
入力する。

【００２７】すると、スイッチ７０−１がＯＮ状態、他
のスイッチ７０−２〜７０−ｎがＯＦＦ状態となり、そ
れにより、インバータ１０の出力端子からＬＳＩ外部に
設けられている振動子４０までの配線上の制限抵抗値が
ほとんど“０”となる。

【００２８】上記の場合で、ゲインが大きいと判断した
場合、ゲインを落とす必要がある。その際には、制御端
子６０−１に信号“０”を入力し、それにより、スイッ
チ７０−１をＯＦＦ状態にする。その状態のまま、制御
端子６０−２〜６０−ｎに任意の信号をそれぞれ入力
し、それにより、スイッチ７０−２〜７０−ｎを制御
し、必要な制限抵抗値を設定する。

【００２９】例えば、制御端子６０−２に信号“１”
を、その他の制御端子６０−１，６０−３〜６０−ｎに
信号“０”をそれぞれ入力し、スイッチ７０−２のみを
ＯＮ状態にすると、制限抵抗５０−２だけが導通状態と
なり、インバータ１０の出力端子から振動子４０までの
制限抵抗値はｒ２となる。

【００３０】また、制御端子６０−２，６０−３に信号
“１”を、その他の制御端子６０−１，６０−４〜６０
−ｎに信号“０”をそれぞれ入力し、スイッチ７０−
２，７０−３のみをＯＮ状態にすると、制限抵抗５０−
２，５０−３だけが導通状態となり、インバータ１０の
出力端子から振動子４０までの制限抵抗値Ｒｄは以下の
ようになる。

【００３１】Ｒｄ＝ｒ２・ｒ３／（ｒ２＋ｒ３） 以上説明したように本形態においては、外部から信号を
入力するだけで、容易に制限抵抗値を変えることができ
る。また、導通状態にする制限抵抗の組み合わせを任意
に設定することができるため、ゲインの微妙な調整を行
うことができる。

【００３２】（第２の実施の形態）図２は、本発明の半
導体集積回路の第２の実施の形態を示す回路図である。

【００３３】本形態は図２に示すように、発振回路を構
成するインバータ１０及びフィードバック抵抗２０と、
インバータ１０から出力されたクロック信号を増幅して
ＬＳＩ内部に供給するバッファ３０と、互いに異なる抵
抗値ｒ２〜ｒｎを有し、ＬＳＩ内部において安定したク
ロックを発生させるためにＬＳＩ内部に設けられた複数
の制限抵抗５０−２〜５０−ｎと、制限抵抗５０−２〜
５０−ｎのそれぞれと直列に接続され、制限抵抗５０−
２〜５０−ｎの導通状態を制御するスイッチ７０−１〜
７０−ｎと、外部に設けられた制御端子８５から入力さ
れる信号に基づいてスイッチ７０−１〜７０−ｎの動作
を制御するデコーダ８０とから構成されている。

【００３４】上記のように構成された半導体集積回路に
おいては、ｎビットの信号を得るために、第１の実施の
形態においてｎ本の制御端子が必要であったのに対し
て、ｌｏｇ₂ｎ本の制御端子を設けるだけでよい。

【００３５】これにより、外部に設けられる制御端子の
数を減らすことができ、回路規模を縮小させることがで
きる。

【００３６】（第３の実施の形態）図３は、本発明の半
導体集積回路の第３の実施の形態を示す回路図である。

【００３７】図３に示すように本形態においては、第２
の実施の形態におけるデコーダの代わりにｎビットシフ
トレジスタ９０が設けられており、ｎビットシフトレジ
スタ９０には、外部に設けられた制御端子９５ａから、
スイッチ７０−１〜７０−ｎの動作を制御するためのデ
ータ信号が入力され、制御端子９５ｂから、制御端子９
５ａから入力されるデータ信号を内部のレジスタに書き
込むためのクロック信号が入力される。なお、データ信
号の内部への書き込みが終了した場合は、クロック信号
を“０”に固定しておく。

【００３８】上記のように構成された半導体集積回路に
おいては、ｎビットの信号を得るために、第１の実施の
形態においてｎ本の制御端子が必要であったのに対し
て、２本の制御端子を設けるだけでよい。

【００３９】これにより、外部に設けられる制御端子の
数を減らすことができ、回路規模を縮小させることがで
きる。

【００４０】なお、上述した第１〜第３の実施の形態に
おいて示したスイッチ７０−１〜７０−ｎにおいては、
バイポーラトランジスタやＭＯＳトランジスタ等のよう
に外部からの制御信号により動作するものが考えられ
る。

【００４１】

【発明の効果】以上説明したように本発明においては、
互いに異なる抵抗値を具備し、各々が発振回路と接続さ
れた複数の制限抵抗と、複数の制限抵抗と各々直列に接
続され、外部に設けられた制御端子から入力される信号
に基づいて制限抵抗の導通状態を制御する複数のスイッ
チとを設け、制御端子から入力される信号に基づいてス
イッチが動作し、それにより、複数の制限抵抗の導通状
態が制御され、内部のゲインを決めるための制限抵抗値
が調整される構成としたため、外部から信号を入力する
だけで何度でも容易に内部のゲインを調整することがで
き、ＬＳＩを基板に実装した後においても、基板の実装
面積を増大させることなく内部のゲインを調整すること
ができる。

【００４２】また、導通状態にする制限抵抗の組み合わ
せを任意に設定することができるため、内部のゲインの
微妙な調整を行うことができる。

【００４３】また、スイッチの動作を制御するためのデ
コーダまたはシフトレジスタを設けた場合は、外部に設
けられる制御端子の数を減らすことができ、回路規模を
縮小させることができる。

【図面の簡単な説明】

【図１】本発明の半導体集積回路の第１の実施の形態を
示す回路図である。

【図２】本発明の半導体集積回路の第２の実施の形態を
示す回路図である。

【図３】本発明の半導体集積回路の第３の実施の形態を
示す回路図である。

【図４】従来の、発振回路を内部に有する半導体集積回
路の一構成例を示す回路図である。

【符号の説明】

１０ インバータ ２０ フィードバック抵抗 ３０ バッファ ４０ 振動子 ５０−２〜５０−ｎ 制限抵抗 ６０−１〜６０−ｎ，８５，９５ａ，９５ｂ 制御端
子 ７０−１〜７０−ｎ スイッチ ８０ デコーダ ９０ ｎビットシフトレジスタ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 クロック信号を発生させる発振回路を内
   部に有する半導体集積回路において、 互いに異なる抵抗値を具備し、各々が前記発振回路と接
   続された複数の制限抵抗と、 該複数の制限抵抗と各々直列に接続され、外部に設けら
   れた制御端子から入力される信号に基づいて前記制限抵
   抗の導通状態を制御する複数のスイッチとを有し、 前記制限抵抗の導通状態によって、内部のゲインが調整
   されることを特徴とする半導体集積回路。
2. 【請求項２】 クロック信号を発生させる発振回路を内
   部に有する半導体集積回路において、 互いに異なる抵抗値を具備し、各々が前記発振回路と接
   続された複数の制限抵抗と、 該複数の制限抵抗と各々直列に接続され、前記制限抵抗
   の導通状態を制御する複数のスイッチと、 外部に設けられた制御端子から入力される信号に基づい
   て前記スイッチの動作を制御するデコーダとを有し、 前記制限抵抗の導通状態によって、内部のゲインが調整
   されることを特徴とする半導体集積回路。
3. 【請求項３】 クロック信号を発生させる発振回路を内
   部に有する半導体集積回路において、 互いに異なる抵抗値を具備し、各々が前記発振回路と接
   続された複数の制限抵抗と、 該複数の制限抵抗と各々直列に接続され、前記制限抵抗
   の導通状態を制御する複数のスイッチと、 外部に設けられた制御端子から入力される信号に基づい
   て前記スイッチの動作を制御するシフトレジスタとを有
   し、 前記制限抵抗の導通状態によって、内部のゲインが調整
   されることを特徴とする半導体集積回路。
4. 【請求項４】 請求項１乃至３のいずれか１項に記載の
   半導体集積回路において、 前記スイッチは、バイポーラトランジスタであることを
   特徴とする半導体集積回路。
5. 【請求項５】 請求項１乃至３のいずれか１項に記載の
   半導体集積回路において、 前記スイッチは、ＭＯＳトランジスタであることを特徴
   とする半導体集積回路。