JP4416396B2 - 分周回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、入力クロックを分周して、分周出力を得る分周回路、特に高周波の入力クロックを分周するものに関する。
【０００２】
【従来の技術】
図３に従来のＥＣＬ（Emitter Coupled Logic）で構成される分周回路の構成を示す。この回路の等価回路を図４に示す。このように、この分周回路は、クロック入力端Ｃに入力クロックを受け入れ、Ｑバー出力をＤ入力端に帰還するフリップフロップである。従って、図５に示すように、入力クロックの立ち上がりの度に状態が反転し、入力クロックの１／２の周波数の出力が得られる。
【０００３】
ここで、図３の分周回路について、説明する。まず、定電流源ＣＣ０に流れる定電流Ｉ０がエミッタがグランドに接続され、コレクタベース間が短絡されたＮＰＮトランジスタＴｒ０１に流れる。このトランジスタＴｒ０１には、エミッタがグランドに接続された４つのＮＰＮトランジスタＴｒ０２、Ｔｒ０３、Ｔｒ０４、Ｔｒ０５のベースが供給接続されており、これら４つのトランジスタＴｒ０２〜Ｔｒ０５はがトランジスタＴｒ０１とカレントミラーを構成するため、すべて同一の（またはこれに比例する）電流を流す。
【０００４】
トランジスタＴｒ０２のコレクタには、差動アンプを構成する一対のＮＰＮトランジスタＴｒ１１、Ｔｒ１２のエミッタが共通接続されており、トランジスタＴｒ０３のコレクタには、もう一つの差動アンプを構成する一対のＮＰＮトランジスタＴｒ１３、Ｔｒ１４のエミッタが共通接続されている。そして、トランジスタＴｒ１１、Ｔｒ１４のベースには、反転クロック信号ＣＫバーが入力され、トランジスタＴｒ１２、Ｔｒ１３のベースには、クロック信号ＣＫが入力されている。従って、トランジスタＴｒ１１およびＴｒ１４、またはトランジスタＴｒ１２およびＴｒ１３のいずれか一方の組がクロックによってオンされる。
【０００５】
トランジスタＴｒ１１のコレクタには、差動アンプを構成する一対のＮＰＮトランジスタＴｒ２１、Ｔｒ２２のエミッタが共通接続されており、トランジスタＴｒ１２のコレクタには、もう一つの差動アンプを構成する一対のＮＰＮトランジスタＴｒ２３、Ｔｒ２４のエミッタが共通接続されている。さらに、トランジスタＴｒ１３のコレクタには、差動アンプを構成する一対のＮＰＮトランジスタＴｒ２５、Ｔｒ２６のエミッタが共通接続されており、トランジスタＴｒ１４のコレクタには、もう一つの差動アンプを構成する一対のＮＰＮトランジスタＴｒ２７、Ｔｒ２８のエミッタが共通接続されている。
【０００６】
また、トランジスタＴｒ２３、Ｔｒ２４、Ｔｒ２７、Ｔｒ２８のコレクタは、抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４を介し電源ＶＣＣに接続されている。
【０００７】
そして、トランジスタＴｒ２１のコレクタは抵抗Ｒ１とトランジスタＴｒ２３のコレクタに接続され、トランジスタＴｒ２２のコレクタは抵抗Ｒ２とトランジスタＴｒ２４のコレクタに接続されており、抵抗Ｒ１とトランジスタＴｒ２３のコレクタの接続点にはトランジスタＴｒ２４、Ｔｒ２６のベースも接続され、抵抗Ｒ２とトランジスタＴｒ２４のコレクタの接続点には、トランジスタＴｒ２３およびトランジスタ２５のベースも接続されている。
【０００８】
さらに、トランジスタＴｒ２５のコレクタは、抵抗Ｒ３とトランジスタＴｒ２７のコレクタに接続され、トランジスタＴｒ２６のコレクタは抵抗Ｒ４とトランジスタＴｒ２８のコレクタに接続されており、抵抗Ｒ３とトランジスタＴｒ２７のコレクタの接続点にはトランジスタＴｒ２８、Ｔｒ４２のベースも接続され、抵抗Ｒ４とトランジスタＴｒ２８のコレクタの接続点には、トランジスタＴｒ２７およびトランジスタＴｒ４１のベースも接続されている。
【０００９】
そして、トランジスタＴｒ４１のコレクタは電源ＶＣＣに接続され、エミッタはトランジスタＴｒ０４のコレクタに接続されるとともに、Ｑ出力端に接続されている。また、トランジスタＴｒ４２のコレクタは電源ＶＣＣに接続され、エミッタはトランジスタＴｒ０５のコレクタに接続されるとともに、Ｑバー出力端に接続されている。
【００１０】
また、トランジスタＴｒ４２のベースに接続されている抵抗Ｒ３とトランジスタＴｒ２７のコレクタの接続点は、トランジスタＴｒ２１のベースに接続され、トランジスタＴｒ４１のベースに接続されている抵抗Ｒ４とトランジスタＴｒ２８のコレクタの接続点は、トランジスタＴｒ２２のベースに接続されている。
【００１１】
この回路において、トランジスタＴｒ１１〜Ｔｒ１４のベースが、フリップフロップのクロック入力端Ｃに該当し、トランジスタＴｒ２１、Ｔｒ２２のベースがＤ入力端に該当する。
【００１２】
図４における入力クロックＣＫの最初の立ち上がる前の状態では、出力ＱがＬであり、Ｔｒ４１はオフ、Ｔｒ４２がオン、トランジスタＴｒ２１がオン、トランジスタＴｒ２２はオフとなっており、トランジスタＴｒ２４、Ｔｒ２６のベースがＬ、トランジスタＴｒ２３、Ｔｒ２５のベースはＨとなっている。
【００１３】
ここで、入力クロックＣＫが立ち上がると、トランジスタＴｒ１２、Ｔｒ１３がオンし、Ｔｒ１１、Ｔｒ１４がオフする。そして、前のベース電位の状態からトランジスタＴｒ２３がオンしＴｒ２４はオフとなる。これによって、トランジスタＴｒ２５がオン、トランジスタＴｒ２６がオフとなり、トランジスタＴｒ４１がオン、トランジスタＴｒ４２がオフとなって、出力ＱがＨ、出力ＱバーがＬになる。
【００１４】
次に、入力クロックＣＫがＬになると、トランジスタＴｒ１１、Ｔｒ１４がオンになり、トランジスタＴｒ１２、トランジスタＴｒ１３がオフする。前の状態からトランジスタＴｒ２７がオン、トランジスタＴｒ２８がオフとなり、出力端の状態は維持される。なお、トランジスタＴｒ２１がオフし、トランジスタＴｒ２２がオンするため、トランジスタＴｒ２３、Ｔｒ２５のベースがＬ、トランジスタＴｒ２４、Ｔｒ２６のベースがＨになる。
【００１５】
次に、入力クロックが立ち上がると、前の状態からトランジスタＴｒ２３、Ｔｒ２５はオフし、トランジスタＴｒ２４、Ｔｒ２６がオンする。これによって、出力の状態が反転する。
【００１６】
さらに、入力クロックＣＫがＬになると、前の状態からトランジスタＴｒ２８がオン、トランジスタＴｒ２７がオフとなり、出力端の状態は維持される。なお、トランジスタＴｒ２２がオフし、トランジスタＴｒ２１がオンするため、トランジスタＴｒ２４、Ｔｒ２６のベースがＬ、トランジスタＴｒ２３、Ｔｒ２５のベースがＨになる。
【００１７】
このようにして、入力クロックＣＫが１／２分周された出力信号が出力端Ｑ、Ｑバーに得られる。そして、この回路におけるロジック動作レベルは、電流Ｉ０と抵抗Ｒ（Ｒ＝Ｒ１＝Ｒ２＝Ｒ３＝Ｒ４）の積Ｉ０＊Ｒで表される振幅で決定される。
【００１８】
このような分周回路は、ＰＬＬ回路などにおいて利用され、通常半導体集積回路によって構成されている。そこで、このような分周回路の最大動作周波数は、抵抗Ｒ１の抵抗値（抵抗Ｒ１の寄生容量に関係）と、トランジスタＴｒ２３のｆmax特性（Ｉ０電流値）、抵抗Ｒ１の接続されるトランジスタＴｒ２４、Ｔｒ２１などに付加される寄生容量値によって決定される。
【００１９】
【発明が解決しようとする課題】
ここで、上記従来回路では、入力クロックの周波数が、ＧＨｚ帯になると、ＣＫ信号がａ点に漏れることにより、トランジスタＴｒ２３、Ｔｒ２４のベースエミッタ間電位を振動させ、抵抗Ｒ１、Ｒ２の振幅波形に影響を与える。そして、その結果、最大動作周波数が低くなってしまうという問題点があった。
【００２０】
【課題を解決するための手段】
本発明は、一対の差動トランジスタを有し、互いに逆極性である相補的な入力信号を受け入れいずれか一方の差動トランジスタがオンし他方がオフする第１差動アンプと、一対の差動トランジスタを有し、前記第１差動アンプの一対の差動トランジスタに流れる電流に応じて相補的な一対の電圧信号を発生するとともに、発生した一対の電圧信号によって差動トランジスタのいずれか一方がオンし他方がオフする第２差動アンプと、一対の差動トランジスタを有し、前記一対の電圧信号によって、差動トランジスタのいずれか一方がオンし他方がオフする第３差動アンプと、一対の差動トランジスタを有し、前記第３差動アンプの一対の差動トランジスタに流れる電流に応じて相補的な一対の電圧信号を発生するとともに、発生した一対の電圧信号によって差動トランジスタのいずれか一方がオンし他方がオフする第４差動アンプと、一対の差動トランジスタを有し、前記第１および第２差動アンプの電流を制御する差動アンプであって、入力クロックに応じて前記第１および第２差動アンプのいずれか一方に電流を供給する第５差動アンプと、一対の差動トランジスタを有し、前記第３および第４差動アンプの電流を制御する差動アンプであって、入力クロックに応じて前記第１差動アンプと第４差動アンプとが同一動作となり、前記第２差動アンプと第３差動アンプが同一動作となるように第３および第４差動アンプへの電流を制御する第６差動アンプと、を有し、第４差動アンプで発生した一対の電圧信号を出力信号とすると共に、この出力信号を前記第１差動アンプの入力信号に帰還することで、入力クロックを分周した出力信号を得る分周回路であって、前記第５および第６差動アンプの各差動トランジスタと、第１〜第４差動アンプの各差動トランジスタとの間にクロック信号の漏れを減衰する高周波フィルタ手段を挿入することを特徴とする。
【００２１】
このように、本発明では、フィルタ手段を有しているため、このフィルタ手段の上流側の差動アンプの下側電位がクロック信号の漏れ信号によって揺さぶられることを効果的に防止することができ、差動アンプの差動トランジスタにおけるベースエミッタ間電圧Ｖｂｅの変動を抑制して差動トランジスタの上流側電位の変動を抑えることができる。従って、出力波形に対する影響を減少することができ、分周回路の最大動作周波数を高くすることができる。
【００２２】
また、前記フィルタ手段は、容量および抵抗であることが好適である。
【００２３】
また、前記容量は、半導体拡散抵抗により発生する寄生容量であることが好適である。
【００２４】
また、前記フィルタ手段は、常時オンのＦＥＴであることが好適である。
【００２５】
また、前記ＦＥＴは、ＮチャンネルＦＥＴであることが好適である。
【００２６】
【発明の実施の形態】
以下、本発明の実施形態について、図面に基づいて説明する。
【００２７】
図１は、本実施形態に係る分周回路の構成を示す図である。この回路の基本的構成は、図３に示した従来例と同様であり、同一の部分については説明を省略する。
【００２８】
この実施形態においては、トランジスタＴｒ１１、Ｔｒ１２、Ｔｒ１３、Ｔｒ１４とその上の差動トランジスタＴｒ２１〜Ｔｒ２８との間に、フィルタ用の抵抗Ｒ５〜Ｒ８を配置している。但し、この抵抗Ｒ５〜Ｒ８は、通常動作には問題とならないような抵抗値のものであり、上述したような通常動作はそのまま行われる。
【００２９】
また、この抵抗Ｒ５〜Ｒ８は、半導体基板上に不純物を拡散して形成する拡散抵抗として形成される。従って、基板に形成されたグランドとの間には、寄生容量が必ず付加される。そこで、入力クロック信号がトランジスタＴｒ２４などから漏れ出たとしても、この漏れ信号は、抵抗Ｒ６などと寄生抵抗とで形成される高周波フィルタ回路によって、グランド側に除去される。
【００３０】
これによって、フィルタの上流側の差動トランジスタＴｒ２３、Ｔｒ２４のエミッタ電位が漏れ信号によって揺さぶられることを効果的に防止することができ、ベースエミッタ間電圧Ｖｂｅの変動を抑制してトランジスタＴｒ２３、Ｔｒ２４のコレクタ側電位の変動を抑えることができる。従って、抵抗Ｒ１、Ｒ２の下流側の電圧変動を抑制して、分周回路の動作を安定化させ、最大動作周波数を高くすることができる。
【００３１】
図２には、他の実施形態に係る分周回路の構成を示してある。この回路では、抵抗Ｒ５〜Ｒ８に代えて、ゲートが電源ＶＣＣに接続されたＮチャンネル電界効果トランジスタＦＥＴ１〜ＦＥＴ４が設けられている。この電界効果トランジスタＦＥＴ１〜ＦＥＴ４は、所定のオン抵抗を有しており、かつ寄生抵抗が必然的に付加される。そこで、このＦＥＴ１〜ＦＥＴ４によって、ここに高周波フィルタ回路が構成され、上述の抵抗Ｒ５〜Ｒ８と同様の効果を得ることができる。特に、この電界効果トランジスタＦＥＴ１〜ＦＥＴ４を配置する構成では、抵抗Ｒ５〜Ｒ８に比べ、そのオン抵抗が比較的小さくして十分なフィルタ効果を得ることができる。そこで、全体としての特性を向上することができる。
【００３２】
なお、ＦＥＴ１〜ＦＥＴ４のオン抵抗は、５．５ＧＨｚで１．６ｋΩ程度、７．５ＧＨｚで１．１ｋΩ程度である。また、上述の抵抗Ｒ５〜Ｒ８についても、高周波に対する抵抗を同程度とすることが好適であるが、この場合通常の信号に対する抵抗もＦＥＴに比べ大きくなってしまう。
【００３３】
【発明の効果】
以上説明したように、本発明によれば、フィルタ手段を有しているため、このフィルタ手段の上流側の差動アンプの下側電位がクロック信号の漏れ信号によって揺さぶられることを効果的に防止することができ、差動アンプの差動トランジスタにおけるベースエミッタ間電圧Ｖｂｅの変動を抑制して差動トランジスタの上流側側電位の変動を抑えることができる。従って、出力は計に対する影響を減少することができ、分周回路の最大動作周波数を高くすることができる。
【図面の簡単な説明】
【図１】 実施形態の構成を示す図である。
【図２】 他の実施形態の構成を示す図である。
【図３】 従来例の構成を示す図である。
【図４】 従来例の等価回路を示す図である。
【図５】 入力クロックと出力の関係を示す波形図である。
【符号の説明】
Ｔｒ０１〜Ｔｒ０５，Ｔｒ１１〜１４，Ｔｒ２１〜２８，Ｔｒ４１，Ｔｒ４２トランジスタ、Ｒ１〜Ｒ８ 抵抗。
【発明の属する技術分野】
本発明は、入力クロックを分周して、分周出力を得る分周回路、特に高周波の入力クロックを分周するものに関する。
【０００２】
【従来の技術】
図３に従来のＥＣＬ（Emitter Coupled Logic）で構成される分周回路の構成を示す。この回路の等価回路を図４に示す。このように、この分周回路は、クロック入力端Ｃに入力クロックを受け入れ、Ｑバー出力をＤ入力端に帰還するフリップフロップである。従って、図５に示すように、入力クロックの立ち上がりの度に状態が反転し、入力クロックの１／２の周波数の出力が得られる。
【０００３】
ここで、図３の分周回路について、説明する。まず、定電流源ＣＣ０に流れる定電流Ｉ０がエミッタがグランドに接続され、コレクタベース間が短絡されたＮＰＮトランジスタＴｒ０１に流れる。このトランジスタＴｒ０１には、エミッタがグランドに接続された４つのＮＰＮトランジスタＴｒ０２、Ｔｒ０３、Ｔｒ０４、Ｔｒ０５のベースが供給接続されており、これら４つのトランジスタＴｒ０２〜Ｔｒ０５はがトランジスタＴｒ０１とカレントミラーを構成するため、すべて同一の（またはこれに比例する）電流を流す。
【０００４】
トランジスタＴｒ０２のコレクタには、差動アンプを構成する一対のＮＰＮトランジスタＴｒ１１、Ｔｒ１２のエミッタが共通接続されており、トランジスタＴｒ０３のコレクタには、もう一つの差動アンプを構成する一対のＮＰＮトランジスタＴｒ１３、Ｔｒ１４のエミッタが共通接続されている。そして、トランジスタＴｒ１１、Ｔｒ１４のベースには、反転クロック信号ＣＫバーが入力され、トランジスタＴｒ１２、Ｔｒ１３のベースには、クロック信号ＣＫが入力されている。従って、トランジスタＴｒ１１およびＴｒ１４、またはトランジスタＴｒ１２およびＴｒ１３のいずれか一方の組がクロックによってオンされる。
【０００５】
トランジスタＴｒ１１のコレクタには、差動アンプを構成する一対のＮＰＮトランジスタＴｒ２１、Ｔｒ２２のエミッタが共通接続されており、トランジスタＴｒ１２のコレクタには、もう一つの差動アンプを構成する一対のＮＰＮトランジスタＴｒ２３、Ｔｒ２４のエミッタが共通接続されている。さらに、トランジスタＴｒ１３のコレクタには、差動アンプを構成する一対のＮＰＮトランジスタＴｒ２５、Ｔｒ２６のエミッタが共通接続されており、トランジスタＴｒ１４のコレクタには、もう一つの差動アンプを構成する一対のＮＰＮトランジスタＴｒ２７、Ｔｒ２８のエミッタが共通接続されている。
【０００６】
また、トランジスタＴｒ２３、Ｔｒ２４、Ｔｒ２７、Ｔｒ２８のコレクタは、抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４を介し電源ＶＣＣに接続されている。
【０００７】
そして、トランジスタＴｒ２１のコレクタは抵抗Ｒ１とトランジスタＴｒ２３のコレクタに接続され、トランジスタＴｒ２２のコレクタは抵抗Ｒ２とトランジスタＴｒ２４のコレクタに接続されており、抵抗Ｒ１とトランジスタＴｒ２３のコレクタの接続点にはトランジスタＴｒ２４、Ｔｒ２６のベースも接続され、抵抗Ｒ２とトランジスタＴｒ２４のコレクタの接続点には、トランジスタＴｒ２３およびトランジスタ２５のベースも接続されている。
【０００８】
さらに、トランジスタＴｒ２５のコレクタは、抵抗Ｒ３とトランジスタＴｒ２７のコレクタに接続され、トランジスタＴｒ２６のコレクタは抵抗Ｒ４とトランジスタＴｒ２８のコレクタに接続されており、抵抗Ｒ３とトランジスタＴｒ２７のコレクタの接続点にはトランジスタＴｒ２８、Ｔｒ４２のベースも接続され、抵抗Ｒ４とトランジスタＴｒ２８のコレクタの接続点には、トランジスタＴｒ２７およびトランジスタＴｒ４１のベースも接続されている。
【０００９】
そして、トランジスタＴｒ４１のコレクタは電源ＶＣＣに接続され、エミッタはトランジスタＴｒ０４のコレクタに接続されるとともに、Ｑ出力端に接続されている。また、トランジスタＴｒ４２のコレクタは電源ＶＣＣに接続され、エミッタはトランジスタＴｒ０５のコレクタに接続されるとともに、Ｑバー出力端に接続されている。
【００１０】
また、トランジスタＴｒ４２のベースに接続されている抵抗Ｒ３とトランジスタＴｒ２７のコレクタの接続点は、トランジスタＴｒ２１のベースに接続され、トランジスタＴｒ４１のベースに接続されている抵抗Ｒ４とトランジスタＴｒ２８のコレクタの接続点は、トランジスタＴｒ２２のベースに接続されている。
【００１１】
この回路において、トランジスタＴｒ１１〜Ｔｒ１４のベースが、フリップフロップのクロック入力端Ｃに該当し、トランジスタＴｒ２１、Ｔｒ２２のベースがＤ入力端に該当する。
【００１２】
図４における入力クロックＣＫの最初の立ち上がる前の状態では、出力ＱがＬであり、Ｔｒ４１はオフ、Ｔｒ４２がオン、トランジスタＴｒ２１がオン、トランジスタＴｒ２２はオフとなっており、トランジスタＴｒ２４、Ｔｒ２６のベースがＬ、トランジスタＴｒ２３、Ｔｒ２５のベースはＨとなっている。
【００１３】
ここで、入力クロックＣＫが立ち上がると、トランジスタＴｒ１２、Ｔｒ１３がオンし、Ｔｒ１１、Ｔｒ１４がオフする。そして、前のベース電位の状態からトランジスタＴｒ２３がオンしＴｒ２４はオフとなる。これによって、トランジスタＴｒ２５がオン、トランジスタＴｒ２６がオフとなり、トランジスタＴｒ４１がオン、トランジスタＴｒ４２がオフとなって、出力ＱがＨ、出力ＱバーがＬになる。
【００１４】
次に、入力クロックＣＫがＬになると、トランジスタＴｒ１１、Ｔｒ１４がオンになり、トランジスタＴｒ１２、トランジスタＴｒ１３がオフする。前の状態からトランジスタＴｒ２７がオン、トランジスタＴｒ２８がオフとなり、出力端の状態は維持される。なお、トランジスタＴｒ２１がオフし、トランジスタＴｒ２２がオンするため、トランジスタＴｒ２３、Ｔｒ２５のベースがＬ、トランジスタＴｒ２４、Ｔｒ２６のベースがＨになる。
【００１５】
次に、入力クロックが立ち上がると、前の状態からトランジスタＴｒ２３、Ｔｒ２５はオフし、トランジスタＴｒ２４、Ｔｒ２６がオンする。これによって、出力の状態が反転する。
【００１６】
さらに、入力クロックＣＫがＬになると、前の状態からトランジスタＴｒ２８がオン、トランジスタＴｒ２７がオフとなり、出力端の状態は維持される。なお、トランジスタＴｒ２２がオフし、トランジスタＴｒ２１がオンするため、トランジスタＴｒ２４、Ｔｒ２６のベースがＬ、トランジスタＴｒ２３、Ｔｒ２５のベースがＨになる。
【００１７】
このようにして、入力クロックＣＫが１／２分周された出力信号が出力端Ｑ、Ｑバーに得られる。そして、この回路におけるロジック動作レベルは、電流Ｉ０と抵抗Ｒ（Ｒ＝Ｒ１＝Ｒ２＝Ｒ３＝Ｒ４）の積Ｉ０＊Ｒで表される振幅で決定される。
【００１８】
このような分周回路は、ＰＬＬ回路などにおいて利用され、通常半導体集積回路によって構成されている。そこで、このような分周回路の最大動作周波数は、抵抗Ｒ１の抵抗値（抵抗Ｒ１の寄生容量に関係）と、トランジスタＴｒ２３のｆmax特性（Ｉ０電流値）、抵抗Ｒ１の接続されるトランジスタＴｒ２４、Ｔｒ２１などに付加される寄生容量値によって決定される。
【００１９】
【発明が解決しようとする課題】
ここで、上記従来回路では、入力クロックの周波数が、ＧＨｚ帯になると、ＣＫ信号がａ点に漏れることにより、トランジスタＴｒ２３、Ｔｒ２４のベースエミッタ間電位を振動させ、抵抗Ｒ１、Ｒ２の振幅波形に影響を与える。そして、その結果、最大動作周波数が低くなってしまうという問題点があった。
【００２０】
【課題を解決するための手段】
本発明は、一対の差動トランジスタを有し、互いに逆極性である相補的な入力信号を受け入れいずれか一方の差動トランジスタがオンし他方がオフする第１差動アンプと、一対の差動トランジスタを有し、前記第１差動アンプの一対の差動トランジスタに流れる電流に応じて相補的な一対の電圧信号を発生するとともに、発生した一対の電圧信号によって差動トランジスタのいずれか一方がオンし他方がオフする第２差動アンプと、一対の差動トランジスタを有し、前記一対の電圧信号によって、差動トランジスタのいずれか一方がオンし他方がオフする第３差動アンプと、一対の差動トランジスタを有し、前記第３差動アンプの一対の差動トランジスタに流れる電流に応じて相補的な一対の電圧信号を発生するとともに、発生した一対の電圧信号によって差動トランジスタのいずれか一方がオンし他方がオフする第４差動アンプと、一対の差動トランジスタを有し、前記第１および第２差動アンプの電流を制御する差動アンプであって、入力クロックに応じて前記第１および第２差動アンプのいずれか一方に電流を供給する第５差動アンプと、一対の差動トランジスタを有し、前記第３および第４差動アンプの電流を制御する差動アンプであって、入力クロックに応じて前記第１差動アンプと第４差動アンプとが同一動作となり、前記第２差動アンプと第３差動アンプが同一動作となるように第３および第４差動アンプへの電流を制御する第６差動アンプと、を有し、第４差動アンプで発生した一対の電圧信号を出力信号とすると共に、この出力信号を前記第１差動アンプの入力信号に帰還することで、入力クロックを分周した出力信号を得る分周回路であって、前記第５および第６差動アンプの各差動トランジスタと、第１〜第４差動アンプの各差動トランジスタとの間にクロック信号の漏れを減衰する高周波フィルタ手段を挿入することを特徴とする。
【００２１】
このように、本発明では、フィルタ手段を有しているため、このフィルタ手段の上流側の差動アンプの下側電位がクロック信号の漏れ信号によって揺さぶられることを効果的に防止することができ、差動アンプの差動トランジスタにおけるベースエミッタ間電圧Ｖｂｅの変動を抑制して差動トランジスタの上流側電位の変動を抑えることができる。従って、出力波形に対する影響を減少することができ、分周回路の最大動作周波数を高くすることができる。
【００２２】
また、前記フィルタ手段は、容量および抵抗であることが好適である。
【００２３】
また、前記容量は、半導体拡散抵抗により発生する寄生容量であることが好適である。
【００２４】
また、前記フィルタ手段は、常時オンのＦＥＴであることが好適である。
【００２５】
また、前記ＦＥＴは、ＮチャンネルＦＥＴであることが好適である。
【００２６】
【発明の実施の形態】
以下、本発明の実施形態について、図面に基づいて説明する。
【００２７】
図１は、本実施形態に係る分周回路の構成を示す図である。この回路の基本的構成は、図３に示した従来例と同様であり、同一の部分については説明を省略する。
【００２８】
この実施形態においては、トランジスタＴｒ１１、Ｔｒ１２、Ｔｒ１３、Ｔｒ１４とその上の差動トランジスタＴｒ２１〜Ｔｒ２８との間に、フィルタ用の抵抗Ｒ５〜Ｒ８を配置している。但し、この抵抗Ｒ５〜Ｒ８は、通常動作には問題とならないような抵抗値のものであり、上述したような通常動作はそのまま行われる。
【００２９】
また、この抵抗Ｒ５〜Ｒ８は、半導体基板上に不純物を拡散して形成する拡散抵抗として形成される。従って、基板に形成されたグランドとの間には、寄生容量が必ず付加される。そこで、入力クロック信号がトランジスタＴｒ２４などから漏れ出たとしても、この漏れ信号は、抵抗Ｒ６などと寄生抵抗とで形成される高周波フィルタ回路によって、グランド側に除去される。
【００３０】
これによって、フィルタの上流側の差動トランジスタＴｒ２３、Ｔｒ２４のエミッタ電位が漏れ信号によって揺さぶられることを効果的に防止することができ、ベースエミッタ間電圧Ｖｂｅの変動を抑制してトランジスタＴｒ２３、Ｔｒ２４のコレクタ側電位の変動を抑えることができる。従って、抵抗Ｒ１、Ｒ２の下流側の電圧変動を抑制して、分周回路の動作を安定化させ、最大動作周波数を高くすることができる。
【００３１】
図２には、他の実施形態に係る分周回路の構成を示してある。この回路では、抵抗Ｒ５〜Ｒ８に代えて、ゲートが電源ＶＣＣに接続されたＮチャンネル電界効果トランジスタＦＥＴ１〜ＦＥＴ４が設けられている。この電界効果トランジスタＦＥＴ１〜ＦＥＴ４は、所定のオン抵抗を有しており、かつ寄生抵抗が必然的に付加される。そこで、このＦＥＴ１〜ＦＥＴ４によって、ここに高周波フィルタ回路が構成され、上述の抵抗Ｒ５〜Ｒ８と同様の効果を得ることができる。特に、この電界効果トランジスタＦＥＴ１〜ＦＥＴ４を配置する構成では、抵抗Ｒ５〜Ｒ８に比べ、そのオン抵抗が比較的小さくして十分なフィルタ効果を得ることができる。そこで、全体としての特性を向上することができる。
【００３２】
なお、ＦＥＴ１〜ＦＥＴ４のオン抵抗は、５．５ＧＨｚで１．６ｋΩ程度、７．５ＧＨｚで１．１ｋΩ程度である。また、上述の抵抗Ｒ５〜Ｒ８についても、高周波に対する抵抗を同程度とすることが好適であるが、この場合通常の信号に対する抵抗もＦＥＴに比べ大きくなってしまう。
【００３３】
【発明の効果】
以上説明したように、本発明によれば、フィルタ手段を有しているため、このフィルタ手段の上流側の差動アンプの下側電位がクロック信号の漏れ信号によって揺さぶられることを効果的に防止することができ、差動アンプの差動トランジスタにおけるベースエミッタ間電圧Ｖｂｅの変動を抑制して差動トランジスタの上流側側電位の変動を抑えることができる。従って、出力は計に対する影響を減少することができ、分周回路の最大動作周波数を高くすることができる。
【図面の簡単な説明】
【図１】 実施形態の構成を示す図である。
【図２】 他の実施形態の構成を示す図である。
【図３】 従来例の構成を示す図である。
【図４】 従来例の等価回路を示す図である。
【図５】 入力クロックと出力の関係を示す波形図である。
【符号の説明】
Ｔｒ０１〜Ｔｒ０５，Ｔｒ１１〜１４，Ｔｒ２１〜２８，Ｔｒ４１，Ｔｒ４２トランジスタ、Ｒ１〜Ｒ８ 抵抗。
Claims (5)
- 一対の差動トランジスタを有し、互いに逆極性である相補的な入力信号を受け入れいずれか一方の差動トランジスタがオンし他方がオフする第１差動アンプと、
一対の差動トランジスタを有し、前記第１差動アンプの一対の差動トランジスタに流れる電流に応じて相補的な一対の電圧信号を発生するとともに、発生した一対の電圧信号によって差動トランジスタのいずれか一方がオンし他方がオフする第２差動アンプと、
一対の差動トランジスタを有し、前記一対の電圧信号によって、差動トランジスタのいずれか一方がオンし他方がオフする第３差動アンプと、
一対の差動トランジスタを有し、前記第３差動アンプの一対の差動トランジスタに流れる電流に応じて相補的な一対の電圧信号を発生するとともに、発生した一対の電圧信号によって差動トランジスタのいずれか一方がオンし他方がオフする第４差動アンプと、
一対の差動トランジスタを有し、前記第１および第２差動アンプの電流を制御する差動アンプであって、入力クロックに応じて前記第１および第２差動アンプのいずれか一方に電流を供給する第５差動アンプと、
一対の差動トランジスタを有し、前記第３および第４差動アンプの電流を制御する差動アンプであって、入力クロックに応じて前記第１差動アンプと第４差動アンプとが同一動作となり、前記第２差動アンプと第３差動アンプが同一動作となるように第３および第４差動アンプへの電流を制御する第６差動アンプと、
を有し、
第４差動アンプで発生した一対の電圧信号を出力信号とすると共に、この出力信号を前記第１差動アンプの入力信号に帰還することで、入力クロックを分周した出力信号を得る分周回路であって、
前記第５および第６差動アンプの各差動トランジスタと、第１〜第４差動アンプの各差動トランジスタとの間にクロック信号の漏れを減衰する高周波フィルタ手段を挿入することを特徴とする分周回路。 - 請求項１に記載の回路において、
前記フィルタ手段は、容量および抵抗であることを特徴とする分周回路。 - 請求項２に記載の回路において、
前記容量は、半導体拡散抵抗により発生する寄生容量であることを特徴とする分周回路。 - 請求項１に記載の回路において、
前記フィルタ手段は、常時オンのＦＥＴであることを特徴とする分周回路。 - 請求項４に記載の回路において、
前記ＦＥＴは、ＮチャンネルＦＥＴであることを特徴とする分周回路。
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