JPH11186885A

JPH11186885A - クロック信号制御回路

Info

Publication number: JPH11186885A
Application number: JP9364078A
Authority: JP
Inventors: Mitsuhiro Watanabe; 光洋渡邊
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-12-17
Filing date: 1997-12-17
Publication date: 1999-07-09
Anticipated expiration: 2017-12-17
Also published as: US6731708B1; JP3612417B2

Abstract

(57)【要約】【課題】携帯端末のような電子機器で電源立ち上げ時
の不安定な動作クロック信号によるシステムの誤動作を
防止すること。【解決手段】発振器が安定して発振していることを検
出する回路であるパルス・レート検出回路１０２を設
け、この検出回路の出力を元に回路にクロック信号を供
給するか、それとも供給しないかを決定する回路である
クロック供給選択回路１０３を用いることで、パルス・
レート検出回路１０２によりクロックの供給が許可され
たときのみにクロック動作回路１０４に対しクロック信
号が供給される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロック信号によ
る動作の制御に関し、特に、例えば携帯端末のような電
子機器で電源立ち上げ時の不安定な動作クロック信号に
よるシステムの誤動作を防止することができるクロック
信号発生回路に関する。

【０００２】

【従来の技術】従来では、デスクトップのパーソナルコ
ンピューターなどのようにＡＣ電源で動作する情報機器
では、アプリケーションなどで必要とされるデータは、
ハードディスクなどの格納装置に保存されていた。この
ため、たとえその情報機器への電源の供給が止められた
としてもデータの消失は起きなかった。しかしながら、
電池等で駆動される携帯情報機器では、消費電力の大き
いハードディスクなどを使用することはできない。

【０００３】そのため、代わりに、EEPROMやフラッシュ
メモリ（Flash Memory）などの不揮発性のメモリデバ
イスがデータ保持用のデバイスとして使用されている。
データが保存された後電力の供給を止めて、装置の電源
を切断する方法が取られた装置も存在している。

【０００４】しかしながら、これらの不揮発性メモリデ
バイスは一般的にメモリの容量に比較し高価である。従
って、一般的には揮発性のメモリであるDRAMのようなセ
ルフリフレッシュタイプのデバイスが一般的に使用され
ている。この種のデバイスを使用する機器では、電力が
供給されたまま、クロック信号が停止され、装置の信号
の変化が止められる。これにより、電源ＯＦＦの状態を
作り出すという方法が採用されている。

【０００５】また、メモリの内容の保持が必要では無い
ような装置でも、装置の各回路の信号の状態を保持した
まま、装置の電源を落としたいというような状況が生じ
る場合がある。このため、そのようなときに、装置に供
給されるクロック信号が停止され、装置の動作を停止
し、装置の電源ＯＦＦ状態を作り出す方法が取られてい
る。

【０００６】いずれにしても、電源ＯＦＦの状態を作り
出すために、発振源である発振器への電力供給が停止さ
れて、クロック信号が停止される。

【０００７】ところが、クロック信号を停止すると、再
び動作を開始するときにクロック信号が不安定になり、
場合によっては誤動作を生じ、装置の動作に破綻を来す
場合がある。そこで、装置のクロック信号による誤動作
を避け、装置を安定して再起動することが必要になる。

【０００８】特開昭６２−８６４１９号公報と特開平４
−２５９５８号公報（第１、第２の従来例）にはクロッ
ク信号に同期して動作する中央演算処理装置を使用する
システムが述べられている。このシステムでは、電源立
ち上げ後遅延バッファにより動作の開始を遅延させて、
クロック信号が安定してからシステムの動作が開始され
る。これにより、電源立ち上げ時のシステムの誤動作を
避けている。

【０００９】特開平６−１０１４５２号公報（第３の従
来例）では、電源投入時の不安定なクロック信号による
誤動作を避けるために、発振器の発振が、クロック信号
が安定するまでカウントされる。このカウンタが所定値
になるまでシステムを停止状態にしておくことで電源投
入時の不安定なクロック信号による誤動作を避けてい
る。

【００１０】また、特開平８−３１６８３２号公報（第
４の従来例）では、半導体の集積回路に供給されるクロ
ック信号生成を行うＰＬＬ回路のロック状態の検出のた
めにキャパシタではなくＤフリップ・フロップを用いる
という方法を採用している。

【００１１】特開平３−１６５６１７号公報（第５の従
来例）では、電源投入時などの発振器が不安定な状態で
の動作クロック信号を確保するために初期段階のときの
み、ＣＲ発振器で擬似的にクロック信号が発生されると
いう方法を採用している。

【００１２】特開平３−１６５６１９号公報（第６の従
来例）では、電源投入時などの初期状態においてクロッ
ク信号の不安定な動作によるシステムの誤動作を解決す
るために、真のシステムクロック信号である水晶発振器
の発振が開始されるまでは、水晶発振器と比較し発振開
始のタイミングの早いＣＲ発振器などの出力を使用して
回路を動作させ、水晶発振器が発振をはじめたらそれを
検出して、システムに供給するクロック信号を水晶発振
器の出力に切り替えるという方法を使用している。

【００１３】特開平９−１３４５９３号公報（第７の従
来例）では、複数のフリップ・フロップが配列され、複
数のクロックパルスが入力されたとき、初期化信号を出
力する方法が採用されている。

【００１４】

【発明が解決しようとする課題】第１と第２の従来例で
は、システム動作を開始するタイミングをクロック信号
の数カウント分カウンタにより遅延させるという方法を
採用している。従って、クロック信号は遅延量を数える
カウンタにも供給されるため、電源立ち上げ時やクロッ
ク信号停止状態から再び動作を開始する時にはタイミン
グを取るべきカウンタも動作状態の不安定なクロック信
号に影響され、誤動作を生じてしまう可能性がある。

【００１５】また、第３の従来例では、第１と第２の従
来例と同様に、カウンタを使用してシステムに入力され
るリセット信号を生成し、このリセット信号で回路の動
作を一定期間遅らせている。こうして電源投入時などの
発振器が不安定な期間回路を停止させておくことで誤動
作を避けている。しかしながら、この方式も遅延を作り
出すカウンタに発振器のクロック信号を使用しているた
めに、電源投入時などのクロック信号の不安定な期間で
はこのカウンタが誤動作を起こす可能性がある。

【００１６】第４の従来例では、ＰＬＬのロックを検出
するのに基準周波数回路が使用されている。ＰＬＬの周
波数のロックに必要な基準周波数回路は、クロック信号
を供給するための発振器が発振を開始する前に発振が安
定している必要がある。このため、基準周波数回路は常
に発振したままにしておくか、クロック信号を供給する
発振器が発振するよりも前に発振を開始させ、クロック
信号を供給する発振器が発振を開始し出すときには、既
に安定して発振を行っている必要がある。また、位相比
較をして、周波数のロックを確認すると位相比較回路や
VCOなどの回路が必要になるため全体的に回路が複雑化
してしまうという問題がある。

【００１７】第５、第６の従来例では、初期動作時には
実際に使用される発振器よりも早いタイミングで安定し
た発振を行う発振器を使用し、実際に使用する発振器が
安定したとき、その発振器に切り替えて回路を動作させ
ている。このため、たとえ発振開始のタイミングが水晶
発振器よりも短くても、電源投入時は発振器は不安定で
ある。結局、この回路だけでは電源投入時の回路の誤動
作が生じてしまうという問題が残る。

【００１８】本発明は上記問題を解決するためになされ
たものである。従って、本発明の目的は、システムが再
起動されるとき、システムが確実に安定して動作させら
れるクロック信号発生回路を提供することにある。

【００１９】本発明の他の目的は、システムの再起動時
の安定性に加えて、回路構成が簡略化され、高集積化に
適したクロック信号発生回路を提供することにある。

【００２０】本発明の更に他の目的は、簡単な回路構成
により、電源投入時のクロック信号の不安定な動作によ
る回路の誤動作を避けることにある。

【００２１】

【課題を解決するための手段】本発明のクロック信号制
御装置は、クロック信号を発生する発振器と、前記発振
器からの前記クロック信号の周波数またはディューティ
を検出し、検出結果に基づいて制御信号を出力するパル
ス検出回路と、及び前記パルス検出回路からの前記制御
信号に応答して、前記発振回路からの前記クロック信号
から供給クロック信号を生成するクロック信号供給選択
回路とを具備する。

【００２２】前記パルス検出回路は、前記クロック信号
の前記ディューティに対応する出力電圧を出力するパル
ス電圧変換器と、及び前記パルス電圧変換器からの前記
出力電圧が予め決められたレベルより高いとき前記制御
信号を出力する電圧検出器とを具備する。このとき、前
記電圧検出器は、ヒステリシス特性を有することが望ま
しい。

【００２３】前記パルス電圧変換器は、前記発振器から
の前記クロック信号に応答してキャパシタを充電するポ
ンプ回路と、及び前記キャパシタの電圧に対応するアナ
ログ電圧を出力する平均化回路とを具備している。また
は、前記パルス電圧変換器は、前記発振器からの前記ク
ロック信号に応答してアナログ電圧を出力する平均化回
路を具備していてもよい。

【００２４】前記パルス検出回路は、前記クロック信号
の周波数に対応する出力電圧を出力する周波数カウンタ
と、及び前記周波数カウンタからの前記出力電圧が予め
決められたレベルより高いとき前記制御信号を出力する
周波数変動検出器とを具備する。

【００２５】この場合、前記周波数カウンタは、前記ク
ロック信号のパルスに応答してパルスを生成するワンシ
ョット・マルチバイブレーターと、及び前記ワンショッ
ト・マルチバイブレーターにより生成されるパルス数に
対応する出力電圧を発生する平均化回路とを具備する。

【００２６】前記周波数変動検出器は、前記周波数カウ
ンタからの前記出力電圧を微分するための微分回路と、
前記微分回路からの出力をゲート素子レベルに変換する
ための変換器と、前記周波数カウンタからの前記出力電
圧が予め決められたレベルより高いとき前記制御信号を
出力する電圧検出器とを具備する。この場合、前記電圧
検出器は、ヒステリシス特性を有することが望ましい。

【００２７】前記クロック信号供給選択回路は、前記パ
ルス検出回路からの前記制御信号と前記発振器からのク
ロック信号との論理和を計算し、その計算結果を前記供
給クロック信号として出力するＡＮＤゲート回路を具備
する。

【００２８】前記クロック信号供給選択回路は、前記パ
ルス検出回路からの前記制御信号から前記発振器からの
クロック信号に同期する同期制御信号を生成する同期回
路を更に具備し、前記ＡＮＤゲート回路は前記パルス検
出回路からの前記制御信号に代えて、前記同期制御信号
と前記発振器からの前記クロック信号との論理和を計算
し、その計算結果を前記供給クロック信号として出力す
る記同期クロック信号として出力することがのぞまし
い。

【００２９】前記同期回路は、リセット信号によりリセ
ットされて動作可能となり、前記クロック信号供給選択
回路は、前記リセット信号に応答して動作可能となり、
前記発振器からの前記クロック信号を遅延させて供給リ
セット信号として出力するリセット回路を更に具備す
る。これにより、ＣＰＵ等のクロック動作回路が供給リ
セット信号に応答してリセットされる。

【００３０】前記発振器は、電気的な発振を行う発振回
路と、及び前記発振回路の前記発振の周波数を逓倍する
周波数逓倍回路とを具備していてもよい。

【００３１】上記のいずれかのクロック信号制御回路は
携帯電話内に設けられることができる。

【００３２】電子回路装置が、上記のいずれかのクロッ
ク信号制御回路を複数具備し、前記発振器は、電気的な
発振を行う発振回路と、及び前記発振回路の前記発振の
周波数を逓倍する周波数逓倍回路とを具備してもよい。
このとき、前記複数のクロック信号制御回路のうちの
少なくとも１つは、前記発振器からの前記クロック信号
を分周し、分周されたクロック信号を前記パルス検出回
路に出力する分周回路を更に具備してもよい。

【００３３】

【発明の実施の形態】以下に添付図面を参照して、携帯
電話等の電子回路装置に適用して好適な本発明のクロッ
ク信号制御装置を詳細に説明する。

【００３４】最初に、本発明の第１の実施形態によるク
ロック信号制御装置を説明する。図１は、本発明の第１
の実施形態によるクロック信号制御装置の構成を示す。
図１を参照すると、第１の実施形態のクロック信号制御
装置は、発振器１０１、パルス・レート検出回路（パル
ス検出回路）１０２、クロック信号供給選択回路１０
３、クロック信号動作回路１０４からなる。

【００３５】クロック信号動作回路１０４は、クロック
信号に応答して動作を確定する回路のことであり、ＣＰ
Ｕ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉ
ｔ）などのようにクロック信号の供給を受けて動作する
ユニットを指す。

【００３６】発振器１０１は、一定周期で発振を行う回
路からなり、水晶発振子、ＣＲ発振器、ＳＡＷ（Ｓｕｒ
ｆａｃｅＡｃｏｕｓｔｉｃＷａｖｅ、弾性表面波）
発振子などから構成される。しかしながら、電気的な発
振を行う回路であればどのような回路でもよい。

【００３７】パルス・レート検出回路１０２は、上記発
振器の発振のローレベルの時間幅とハイレベルの時間幅
の比、すなわちディューティを検出する。

【００３８】クロック信号供給選択回路１０３は、パル
ス・レート検出回路１０２の出力結果に基づいてクロッ
ク信号動作回路１０４に対し発振器１０１の出力である
クロック信号を供給するかどうかを決定する。

【００３９】パルス・レート検出回路１０２は、図２に
示されるように、レート−電圧変換器１０２１と電圧検
出器１０２２からなる。レート−電圧変換器１０２１
は、発振器１０１の出力であるクロック信号のハイレベ
ルとローレベルの割合を検出する回路である。レート−
電圧変換器１０２１は、ハイレベルの割合が多い程出力
電圧が高くなる。電圧検出器１０２２はレート−電圧変
換器の出力電圧が予め決められたレベルより高いときに
有効であることを示す制御信号を出力する。

【００４０】多少のレベル変動に堪えられるように、電
圧検出器１０２２にはヒステリシス特性を持つコンパレ
ーターが使用されることが望ましい。レート−電圧変換
器１０２１は、発振器１０１の出力の平均値を取るのだ
が、この電圧は常に変動しているので、通常の、ヒステ
リヒス特性を持たないコンパレーターがレート−電圧変
換器１０２１として使用されると、電圧の検出値付近に
おいて誤動作を起こす可能性がある。

【００４１】次に、図１のブロック図と図３のタイミン
グチャートを参照して、本発明の第１の実施形態による
クロック信号制御装置の動作を説明する。図３におい
て、（ａ）は発振器出力を示し、（ｂ）はレート−電圧
変換器の出力を示し、（ｃ）はパルス・レート検出信号
を示し、（ｄ）はクロック供給選択回路内の内部信号Ａ
を示し、（ｅ）はクロック供給選択回路内の内部信号Ｂ
を示し、（ｆ）は供給クロック信号を示し、（ｇ）はク
ロック動作回路の状態を示す。

【００４２】発振器１０１は、外部電源が供給される
と、図３（ａ）に示されるように、発振を始める。この
部分の電源の供給の制御は、どのような形式が用いられ
てもよい。例えば、手動のスイッチで電源が制御されて
もよいし、あるいはクロック信号制御装置が電池などで
駆動されているときは、電池残量検出器が電池の残量に
合わせて電源を制御してもよい。

【００４３】パルス・レート検出回路１０２は、図３
（ｂ）に示されるように、発振器１０１の発振周波数に
応じて、その出力を変化させていく。パルス・レート検
出回路１０２は、発振器１０１の発振周波数が高ければ
その出力値が高くなり、周波数が低くなれば出力値が低
くなる。電源投入直後は発振器１０１の出力は安定して
おらず、発振器１０１は周波数の低い状態で発振を行
う。その後、動作が安定してくると発振器１０１に固有
の周波数で発振を始める。パルス・レート検出回路１０
２内部のレート−電圧変換器１０２１は、電源投入直後
は発振器１０１の周波数が低いため、低い出力値を示
す。やがて発振器１０１の周波数が高くなるに従い徐々
に高い出力値を示す。

【００４４】パルス・レート検出回路１０２内の電圧検
出器１０２２は、図３（ｃ）に示されるように、レート
−電圧変換器１０２１の出力が予め決められたレベルを
超えると発振器１０１が安定して発振していることを示
す制御信号を出力する。クロック信号供給選択回路１０
３は、図３（ｄ），（ｅ）、（ｆ）に示されるように、
制御信号に応答して、クロック信号動作回路１０４に対
しクロック信号供給を開始する。

【００４５】クロック信号動作回路１０４は、クロック
信号供給選択回路１０３からクロック信号が供給される
と、図３（ｇ）に示されるように、動作休止状態から動
作状態へ状態を移行する。

【００４６】クロック信号供給選択回路１０３は、パル
スレート検出回路１０２の出力信号をただ単に選択のた
めの制御信号として使うだけではなく、制御信号に応答
して発振器１０１の出力と同期して、クロック信号動作
回路１０４にクロック信号を供給する。

【００４７】次に、図４、図５、図６、図７を参照し
て、本発明のクロック信号制御装置の構成を詳細に説明
する。

【００４８】図４は、本発明の第１の実施形態によるパ
ルス・レート検出回路１０２の一部であるレート−電圧
変換器１０２１の回路の例を示す。レート−電圧変換
器１０２１は、ポンプ回路と、平均化回路と、反転回路
からなる。

【００４９】ポンプ回路は、キャパシタＣ１１０２１
１、ダイオードＤ１１０２１２、Ｄ２１０２１３か
ら構成される。平均化回路は、抵抗Ｒ１１０２１４、
キャパシタＣ２１０２１５、オペアンプＡ１１０２
１６から構成される。反転回路は、抵抗Ｒ２１０２１
７、Ｒ３１０２１８、オペアンプＡ２１０２１９か
ら構成される。

【００５０】ダイオードＤ２１０２１３とダイオード
Ｄ１１０２１２が直列に接続され。ダイオードＤ２
１０２１３のアノードはオペアンプＡ１１０２１６の
反転入力に接続されている。ダイオードＤ２１０２１
３とダイオードＤ１１０２１２の接続ノードにはキャ
パシタＣ１１０２１１の一端が接続されている。キャ
パシタＣ１１０２１１の他端には電圧Ｖｉが供給され
る。オペアンプＡ１１０２１６の非反転入力は接地され
ている。オペアンプＡ１１０２１６の反転入力と出力
の間には抵抗Ｒ１１０２１４とキャパシタＣ２１０
２１５の並列回路が接続されている。オペアンプＡ１
１０２１６の出力は、抵抗Ｒ２１０２１７を介してオ
ペアンプＡ２１０２１９の反転入力に接続されてい
る。オペアンプＡ２１０２１９の反転入力と出力の間
には抵抗Ｒ３１０２１８が接続されている。オペアン
プＡ２１０２１９の非反転入力は接地されている。

【００５１】ポンプ回路は、キャパシタＣ２１０２１
５に電荷を蓄積するための回路であり、キャパシタＣ１
に波高値Ｖｉの電圧がかかるとＶｉ＊Ｃ１分の電荷がキ
ャパシタＣ２に流れ込む。抵抗Ｒ１１０２１４により
キャパシタＣ２１０２１５の電荷を放電することで一
定時間内のパルスの個数がアナログの電圧値に変換され
る。

【００５２】この回路の時定数は抵抗Ｒ１１０２１４
とキャパシタＣ２１０２１５によって決まり、発振器
の固有周波数に合わせて設定される。本発明では、周期
の１／２の時間の間に９０％まで電圧が落ちる程度の時
定数τが設定される。ＣＲによる積分の電圧変化で特に
放電時の電圧は次の式によって表される。Ｖｏ＝Ｖ＊ｅｘｐ（−ｔ／τ）ここで、Ｖは放電直前の平均値電圧で、τはＣ２＊Ｒ１
で表される値、ｅｘｐは自然対数変換である。例えば、
発振器の周波数が１ＭＨｚの時は、 τ＝Ｃ２＊Ｒ１＝−１／（２＊１０６＊Ｌｎ（９０／１
００））

【００５３】＝４．７＊１０−６になるように抵抗Ｒ１とキャパシタＣ１の値を設定す
る。抵抗Ｒ１については数百ＫΩ以上の値が望ましいの
で、それに合わせてキャパシタＣ１の値を決定する。ま
たここで示されるＬｎとはｅｘｐの逆変換である。

【００５４】また、反転出力回路はオペアンプＡ１１
０２１６の反転された出力を正出力に戻すための回路で
ある。

【００５５】図５はレート−電圧変換器１０２１の他の
例の構成を示す。この場合、図４に示されるポンプ回路
は使用されていない。単なる平均化回路のみで構成され
ている。

【００５６】図５を参照して、抵抗Ｒ１１１０２１１
１の一端はオペアンプＡ１１１０２１１４の反転入力
に接続されている。オペアンプＡ１１１０２１１４の
非反転入力は接地されている。抵抗Ｒ１１１０２１１
１の他端には電圧Ｖｉが供給される。オペアンプＡ１１
１０２１１４の反転入力と出力の間には抵抗Ｒ１２
１０２１２４とキャパシタＣ１１１０２１１３の並列
回路が接続されている。オペアンプＡ１１１０２１１
４の出力は、抵抗Ｒ１３１０２１１５を介してオペア
ンプＡ１２１０２１１７の反転入力に接続されてい
る。オペアンプＡ１２１０２１１７の反転入力と出力
の間には抵抗Ｒ１４１０２１１６が接続されている。
オペアンプＡ１２１０２１１７の非反転入力は接地さ
れている。

【００５７】この回路ではパルスの幅が一定でないパル
スについては正確に周波数を測ることは出来ないが、本
発明では正確な周波数を測る必要性はなく、特に必要と
なるのは発振器の固有周波数に達して安定して発振して
いるかどうかである。従って、固有周波数で安定して発
振しているときは発振器のパルス幅が一定であるという
前提の下に成り立っている。

【００５８】この図４に示されるレート−電圧変換器１
０２１により変換された電圧が予め決められた電圧以上
になったことが電圧検出器１０２２内部のコンパレータ
ーにより検出されると、クロック信号が安定したことを
示す制御信号を有効にする。

【００５９】図６は、このような動作を行う電圧検出器
１０２２の構成を示す。図６を参照して、電圧検出器１
０２２は、直流電源Ｖｒ１０２２１、抵抗１０２２
２、オペアンプ１０２２４からなる比較回路を有する。
しかしながら、この比較回路だけだと次に接続されるべ
き論理回路の電圧とそぐわない可能性がある。そこで、
Ｐ−ｃｈＭＯＳＦＥＴ１０２２５とＮ−ｃｈＭＯ
ＳＦＥＴ１０２２６からなる電圧変換回路により論理
回路で使用される電圧に変換する。

【００６０】オペアンプ１０１２２４の反転入力には
電圧Ｖｉが供給される。抵抗Ｒ１１１０２１１１の一端
はオペアンプＡ１１１０２１１４の反転入力に接続さ
れている。オペアンプＡ１１１０２１１４の非反転入
力は接地されている。抵抗Ｒ１１１０２１１１の他端
には電圧Ｖｉが供給される。オペアンプ１０２２４の非
反転入力と出力の間には抵抗１０２２３が接続されてい
る。また、オペアンプ１０２２４の非反転入力は、可変
抵抗１０２２２に接続され、可変抵抗１０２２２と直流
電源Ｖｒ１０２２１との並列回路はグランドに接続され
ている。Ｐ−ｃｈＭＯＳＦＥＴ１０２２５とＮ−ｃ
ｈＭＯＳＦＥＴ１０２２６が電源Ｖｄｄとグランド
の間に直列に接続されている。オペアンプ１０２２４の
出力は、Ｐ−ｃｈＭＯＳＦＥＴ１０２２５とＮ−ｃ
ｈＭＯＳＦＥＴ１０２２６のゲートに接続されてい
る。Ｐ−ｃｈＭＯＳＦＥＴ１０２２５とＮ−ｃｈＭ
ＯＳＦＥＴ１０２２６の中間ノードから出力Ｖｏが得
られる。

【００６１】図６の抵抗１０２２３で示されるフィード
バック回路はコンパレータ回路にヒステリシスを持たせ
るための抵抗である。この場合、レート−電圧変換器１
０２１の出力電圧Ｖｉがローレベルからハイレベルに向
かうときのコンパレータ回路の検出電圧とハイレベルか
らローレベルに向かうときのコンパレータ回路の検出電
圧は異なっており、前者の方が低い電圧に設定されてい
る。

【００６２】その様子を図７に示す。ここで、電圧Ｖｒ
はレート−電圧変換器１０２１の出力電圧Ｖｉの最大値
以上に設定されていて、可変抵抗器１０２２２によりコ
ンパレーター回路の感度が調整される。感度について
は、発振器が安定して発振している状態の時のレート−
電圧変換器１０２１の出力電圧Ｖｉの最低電圧以下の電
圧でコンパレーター回路がオンになるように調節が行わ
れている。

【００６３】図８はクロック信号供給選択回路１０３の
回路の一例の構成を示す。図８を参照して、Ｄ−フリッ
プフロップ１０３２のＤ入力にはパルス・レート検出回
路１０２の出力が供給されている。Ｄ−フリップフロッ
プ１０３２のＱ出力がＤ−フリップフロップ１０３３の
Ｄ入力に接続されている。発振器１０１からのクロック
信号が直接Ｄ−フリップフロップ１０３２のクロック端
子に、またインバーター１０３１を介してＤ−フリップ
フロップ１０３３のクロック端子に供給されている。Ｄ
−フリップフロップ１０３２と１０３３のリセット端子
にはリセット信号れせＴが供給されている。Ｄ−フリッ
プフロップ１０３３の出力と発振器１０１からのクロッ
ク信号はＡＮＤゲート１０３４に供給される。ＡＮＤゲ
ート１０３４の出力が同期クロック信号としてクロック
動作回路１０４に供給される。

【００６４】クロック信号供給選択回路１０３はパルス
・レート検出回路１０２の出力が有効のときは、クロッ
ク信号動作回路１０４に対しクロック信号を供給し、有
効でないときはクロック信号の供給を停止する。

【００６５】図８において、Ｄ−フリップフロップ１０
３２は発振器１０１からのクロック信号をクロック信号
とし、そのクロック信号の立ち上がりでＤ端子に入力さ
れるパルス・レート検出器１０２からの制御信号を保持
し、発振器１０１からのクロック信号に同期した信号に
変換し、Ｑ端子から同期した信号を出力する。Ｄ−フリ
ップフロップ１０３３は発振器１０１からのクロック信
号の反転信号をクロック信号とし、つまり発振器出力の
立ち下がりでＤ−フリップフロップ１０３２の出力を保
持する。

【００６６】これらの回路により、発振器１０１からの
クロック信号と非同期であったパルス・レート検出回路
１０２の出力が発振器１０１からのクロック信号と同期
した信号に変換される。その上で、Ｄ−フリップフロッ
プ１０３３と発振器１０１からのクロック信号とのＡＮ
Ｄ（論理和）を取ることで、パルス・レート検出信号が
有効になった後にクロック信号がクロック信号動作回路
１０４に供給される。

【００６７】また、両方のＤ−フリップフロップ１０３
２と１０３３のＲＥＳＥＴ端子は電源投入直後はＤ−フ
リップフロップ１０３２と１０３３の出力が不安定にな
り、Ｑ出力がハイレベルになるかローレベルになるかわ
からない。このためＲＥＳＥＴ入力がローレベルに設定
されて、Ｑ出力をリセットする。この時のＱ出力の値は
ローレベルである。またこのＤ−フリップフロップはダ
イレクト・リセットタイプであり、クロック信号が供給
されているか、いないかに関わらずリセット端子を有効
にすることで初期状態に設定されることができる。

【００６８】次に図９は、上記の回路を使用して本発明
の第１の実施形態によるクロック信号制御装置の全体を
構成した場合の回路例を示す。

【００６９】この回路では、発振器１０１は、キャパシ
タ１０１１１と１０１１２、水晶振動子１０１１３、抵
抗１０１１４、ＮＯＴ（反転）回路１０１１５、１０
１１６からなる。パルス・レート検出回路１０２は、発
振器１０１の出力からのクロック信号のパルス・レート
を電圧に変換するための回路で、キャパシタ１０２１
１、ダイオード１０２１２と１０２１３、抵抗１０２１
４、キャパシタ１０２１５、オペアンプ１０２１６から
構成されるパルス・レート−電圧変換器１０２１、及び
基準電圧１０２２１、可変抵抗器１０２２２、オペアン
プ１０２２４からなるヒステリシス・コンパレータ、及
びＰ−ｃｈＭＯＳＦＥＴ１０２２５、Ｎ−ｃｈＭＯＳＦ
ＥＴ１０２２６からなる電圧変換回路からなる。クロッ
ク信号供給選択回路１０３は、発振器１０１のクロック
信号とパルス・レート検出回路１０２の出力から、クロ
ック信号動作回路１０４に対し、発振器１０１のクロッ
ク信号を供給するかどうかを決定するための回路であ
り、インバーター回路１０３１、Ｄ−フリップフロップ
１０３２と１０３３、ＡＮＤ回路１０３４からなる。ク
ロック信号動作回路１０４は、このクロック信号供給選
択回路１０３の出力を回路を動作させるためのクロック
信号として使用するＣＰＵ１０４１、シリアル通信１０
４２などのクロック信号を要求する回路からなる。リセ
ット信号ＲＥＳＥＴはＤ−フリップフロップ１０３２と
１０３３とともに、ＣＰＵ１０４１とシリアル通信１０
４２に供給されている。

【００７０】次に、図９の構成例の各回路の動作を図３
を参照して説明する。

【００７１】まず、電源が切断されている状態のときは
各回路とも停止状態にある。次に電源が投入され、各回
路に電力が供給されるとまず最初にＲＥＳＥＴ信号を有
効にしてクロック信号供給選択回路１０３、及びクロッ
ク信号動作回路１０４を初期状態に設定する。

【００７２】リセットを終了するタイミングについて
は、クロック信号動作回路１０４の各回路がクロック信
号を入力しなくてもリセットをかけることが出来るタイ
プのダイレクト・リセットタイプのものであれば、クロ
ック信号供給選択回路１０３からのクロック信号が供給
される前にリセットを解除してもよい。あるいは、クロ
ック信号が供給された後にリセットを解除してもよい。
しかしながら、クロック信号動作回路１０４の中にリセ
ットをかけるときにクロック信号を必要とするタイプの
同期リセットタイプのフリップフロップが含まれている
ときは、クロック信号供給選択回路１０３からのクロッ
ク信号が供給された後にリセットを解除する様な機構が
必要になる。その場合の回路構成を図１０に示す。

【００７３】図１０を参照して、クロック動作回路用リ
セット回路１０５は、Ｄ−フリップフロップ１０５１の
Ｄ入力は、Ｄ−フリップフロップ１０３３のＱ出力に接
続されている。Ｄ−フリップフロップ１０５２のＤ入力
はＤ−フリップフロップ１０５１のＱ出力に接続されて
いる。Ｄ−フリップフロップ１０５１と１０５２のクロ
ック端子には発振器１０１からのクロック信号が供給さ
れている。また、Ｄ−フリップフロップ１０５１と１０
５２のリセット端子にはリセット信号ＲＥＳＥＴが供給
されている。Ｄ−フリップフロップ１０５２のＱ出力は
ＣＰＵ１０４１とシリアル通信１０４２に供給されてい
る。

【００７４】図３（ａ）に示されるように、電源の投入
と同時に発振器１０１が動作を開始する。発振器１０１
のクロック信号は、電源投入直後の初期状態において、
周波数とディューティがばらついて不安定な状態にあ
る。そのうちに発振が安定していき、クロック信号のハ
イレベルの時間幅とローレベルの時間幅がほぼ１：１位
で発振を始める。

【００７５】一方パルス・レート検出回路１０２のレー
ト−電圧変換器１０２１は発振器１０１からのクロック
信号の平均化を開始する。発振器１０１が安定していな
いときはパルスの幅や個数が少ないので、図３（ｂ）に
示されるように、レート−電圧変換器１０２１の出力は
低い電圧を示す。発振器１０１が安定して発振するよう
になると、クロック信号のディューティ（Ｄｕｔｙ）が
５０％に達する。このため、レート−電圧変換器１０２
１の出力電圧が徐々に上がってくる。

【００７６】次に、電圧検出器１０２２は、レート−電
圧変換器１０２１の出力が基準電圧１０２２１と可変抵
抗器１０２２２で設定された電圧を超えるとローレベル
を出力し、発振器１０１の発振が安定したことを示す。
図３（ｃ）に示されるように、電圧変換回路１０２１は
電圧検出器１０２２の出力がローレベルのときに、Ｐ−
ｃｈＭＯＳＦＥＴ１０２２５がオンになりクロック信
号供給選択回路１０３に対し電源電圧Ｖｄｄのレベルを
出力する。逆に設定された電圧に達していないときは電
圧検出器１０２２の出力はハイレベルを示す。図３
（ｃ）に示されるように、この時はＮ−ｃｈＭＯＳＦ
ＥＴ１０２２６がオンになり、クロック信号供給選択回
路１０３には、ＧＮＤのレベルが出力される。

【００７７】また、この回路で示されるコンパレータに
よる電圧検出器１０２２は、図７に示されるヒステリシ
スを持っており、レート−電圧変換器１０２１の変動を
Ｖｒ＝ＶＨ−ＶＬの分だけ吸収して変化点で誤動作が起
こらないようにする。

【００７８】クロック信号供給選択回路１０３は、パル
ス・レート検出回路１０２の出力がハイレベルになる
と、ＡＮＤ回路１０３４で発振器１０１からのクロック
信号とパルス・レート検出回路１０２とのＡＮＤを取っ
た出力をクロック信号動作回路１０４に出力する。

【００７９】この時、パルス・レート検出回路１０２の
出力は発振器１０１からのクロック信号と必ずしも同期
していない。そこで、供給されるクロック信号によるＣ
ＰＵ１０４１等の誤動作を避けるために、クロック信号
を用いて、パルス・レート検出回路１０２の出力はＤ−
フリップフロップ１０３２と１０３３でクロック信号と
同期させられる。これにより、幅の短いクロック信号が
供給されることが防止される。

【００８０】図３（ｄ）に示されるクロック信号供給選
択回路の内部信号ＡはＤ−フリップフロップ１０３２の
出力を示し、図３（ｅ）示されるクロック信号供給選択
回路の内部信号ＢはＤ−フリップフロップ１０３３の出
力を示す。その結果と発振器１０１の出力とでＡＮＤを
取ることで、図３（ｆ）に示される供給クロック信号５
０６が得られる。

【００８１】クロック信号動作回路１０４のＣＰＵ１０
４１、シリアル通信１０４２などのクロック信号を必要
とする回路は、図３（ｆ）に示される供給クロック信号
を使用して動作する。

【００８２】図１０示されるクロック信号動作回路用リ
セット回路１０５については、クロック信号供給選択回
路１０３のＤ−フリップフロップ１０３３の出力を更に
遅らせることでクロック信号動作回路１０４にクロック
信号が供給された後までリセット信号を伸ばすことが出
来る。ここでは、１クロック信号分しかクロック信号が
遅らされていないが、クロック信号動作回路の種類によ
って更に遅らされる必要のある時は更にＤ−フリップフ
ロップを追加するか、カウンターなどを用いたタイマー
回路を使用してリセット期間を長くする必要がある。

【００８３】図１１は、クロック信号動作回路用リセッ
ト回路１０５の信号を含んだタイミングを示す。図１１
において、（ａ）は発振器出力を示し、（ｂ）はパルス
・レート変換器の出力を示し、（ｃ）はパルス・レート
検出信号を示し、（ｄ）はクロック供給選択回路内の内
部信号Ａを示し、（ｅ）はクロック供給選択回路内の内
部信号Ｂを示し、（ｆ）は供給クロック信号を示し、
（ｇ）はクロック動作回路のリセット出力Ａを示し、
（ｈ）はクロック動作回路のリセット出力Ｂを示し、
（ｉ）はクロック動作回路の状態を示す。図１０のＤ−
フリップフロップ１０５１により遅らされた信号が図１
１（ｇ）に示されるクロック信号動作回路リセット出力
Ａであり、Ｄ−フリップフロップ１０５２により遅らさ
れた信号が図１１（ｈ）に示されるクロック信号動作回
路リセット出力Ｂとなる。この２つのＤ−フリップフロ
ップより供給クロック信号５０６が供給されてから１ク
ロック信号分リセット期間を得ることが出来る。クロッ
ク信号動作回路１０４は、供給クロック信号５０６の最
初の１クロック信号、及び２クロック信号目の立ち上が
り信号で回路のリセットを行う事が出来る。

【００８４】次に、本発明の第２の実施形態によるクロ
ック信号制御装置について説明する。

【００８５】図１は、実際に装置を構成したときに回路
として構成される形態について示している。それぞれ発
振器１１０１、発振器２１１１、発振器ｎ１２１
を含むユニットから構成される回路の動作は図３を参照
して説明した。

【００８６】しかしながら、実際の回路ではある装置が
構成されたときに一つのクロック信号動作回路のみとい
うことは少なく、数種類のクロック信号動作回路から構
成されることがほとんどである。その場合のブロックの
構成例の一つが図１２に示されている。

【００８７】図１２を参照すると、第２の実施形態のク
ロック信号制御装置は、ｎ個のユニットからなる。各ユ
ニットは、図１に示されるクロック信号制御装置と同様
に構成されている。すなわち、第１のユニットは、発振
器１２０１、パルス・レート検出回路１２０２、ク
ロック信号供給選択回路１２０３、クロック信号動作
回路１２０４からなる。第２のユニットは、発振器２
２１１、パルス・レート検出回路２２１２、クロッ
ク信号供給選択回路２２１３、クロック信号動作回路
２２１４からなる。第ｎのユニットは、発振器ｎ２
２１、パルス・レート検出回路ｎ２２２、クロック信
号供給選択回路ｎ２２３、クロック信号動作回路ｎ
２２４からなる。

【００８８】このように、第２の実施形態のクロック信
号制御装置は、各ユニット毎にクロック信号動作回路を
有している。また、必要とされる発振周波数毎に発振器
を有している。

【００８９】クロック信号動作回路２０４、２１４、２
２４は、クロック信号に応答して動作を確定する回路の
ことであり、ＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓ
ｉｎｇＵｎｉｔ）などのようにクロック信号を供給し
てもらうことで動作するようなユニットのことを指す。

【００９０】発振器２０１、２１１、２２１は、一定周
期で発振を行う回路から構成されたユニットであり、水
晶発振子、ＣＲ発振器、ＳＡＷ（ＳｕｒｆａｃｅＡｃ
ｏｕｓｔｉｃＷａｖｅ、弾性表面波）発振子などから
構成される。しかしながら、電気的な発振を行う回路で
あればどのような回路でもよい。

【００９１】パルス・レート検出回路２０２、２１２、
２２２は上記発振器の発振のローレベルの時間幅とハイ
レベルの時間幅の比を検出する。

【００９２】クロック信号供給選択回路２０３、２１
３、２２３は、パルス・レート検出回路２０２、２１
２、２２２の出力結果に基づいてクロック信号動作回路
２０４、２１４、２２４に対し発振器２０１、２１１、
２２１の出力であるクロック信号を供給するかどうかを
決定する。

【００９３】発振器１２０１はクロック信号動作回路
１２０４にクロック信号を供給し、発振器２２１１
はクロック信号動作回路２２１４にクロック信号を供
給する。

【００９４】この場合、発振器１２０１、発振器２
２１１、発振器ｎ２２１はそれぞれ独立して動作す
る。システム全体としてクロック信号動作回路１２０
４が動作すべき場合に発振器１２０１が動作させられ
る。このとき、パルス・レート検出回路１２０２は内
部のレート−電圧変換器１０２１により発振器１２０
１の発振周波数に合致する出力を出力する。

【００９５】更に電圧検出部１０２２のコンパレータに
より出力レベルがある一定のレベルに達したら、発振器
１２０１のクロック信号がクロック信号動作回路１
２０４に供給可能であることを示す、有効信号をクロッ
ク信号供給選択回路１２０３に対し出力する。クロッ
ク信号供給選択回路１２０３は、クロック信号動作回
路１２０４に供給するクロック信号を発振器１１０
１のクロック信号に同期を取った後、クロック信号動作
回路１１０４に対して供給する。

【００９６】同様な動作が発振器２２１１、パルス・
レート検出回路２２１２、クロック信号供給選択回路
１２１３、クロック信号動作回路２２１４で構成さ
れるユニットや、発振器ｎ１２１、パルス・レート検
出回路ｎ１２２、クロック信号供給選択回路ｎ１２
３、クロック信号動作回路ｎ１２４で構成されるユニ
ットについても行われる。

【００９７】次に本発明の第３の実施形態によるクロッ
ク信号制御回路を説明する。

【００９８】図１３は、本発明の第３の実施形態による
クロック信号制御回路の構成を示す。図１３における構
成例は、複数の種類のクロック信号動作回路に対して一
つの発振器３０１を使用して回路を動作させる場合の回
路構成例である。ここでいうクロック信号動作回路はク
ロック信号動作回路１３０９、クロック信号動作回路
２３１０、クロック信号動作回路ｎ３１１から構成
される。

【００９９】この実施形態では、発振器の周波数はクロ
ック信号動作回路で使用される周波数よりも低い値であ
る。このため、クロック信号は、クロック信号逓倍器で
一度高い周波数にあげられてから分周器で分周されて、
各ユニットに供給される。もちろん最初から発振周波数
の高い発振器を使用してこのクロック信号を分周して、
各クロック信号動作回路に供給してもよい。しかしなが
ら、発振器に使用している発振子による発振回路は周波
数が高いと一般的に消費電力が大きくなってしまうの
で、ＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）な
どの逓倍回路を使用してクロック信号の周波数を高く
し、逓倍後のクロック信号を分周して使用することが多
い。また、分周器を用いずにクロック信号動作回路ごと
に逓倍器を用いてもよい。

【０１００】ここでは一般的に用いられるクロック信号
動作回路のそれぞれのクロック信号の最小公倍数の値に
なる周波数に発振器のクロック信号を逓倍し、それ以外
の周波数についてはクロック信号を分周して作り出すと
いう方法で説明する。

【０１０１】発振器３０１は、水晶発振子やＳＡＷ発振
子などの発振子を用いた発振器でもクロック信号モジュ
ールでも良い。クロック信号逓倍器３０３は発振器３０
１からのクロック信号からその周波数より高い周波数を
作り出す回路で構成されている。パルス・レート検出回
路３０２は図１のパルス・レート検出回路１０２と同じ
回路である。またこの回路については、周波数カウンタ
と周波数変動率検出の組み合わせによる構成にすること
も出来る。クロック信号供給選択回路1 ３０６はパル
ス・レート検出回路３０２の出力が有効になったとき、
クロック信号逓倍器３０３のクロック信号出力をクロッ
ク信号動作回路１３０９に供給し、この回路を動作可
能状態にする。同様にクロック信号供給選択回路２３
０７はパルス・レート検出回路３０２の出力が有効にな
ったら分周器１３０４のクロック信号出力をクロック
信号動作回路１３１０に供給し、この回路を動作可能
状態にする。クロック信号供給選択回路２３０８も同
様にパルス・レート検出回路３０２の出力が有効になっ
たら分周器ｎ３０５のクロック信号出力をクロック信
号動作回路１３１１に供給し、この回路を動作可能状
態にする。

【０１０２】次に、本発明の第４の実施形態によるクロ
ック信号制御回路を説明する。

【０１０３】図１４は、本発明の第４の実施形態による
クロック信号制御回路の構成を示す。図１４を参照し
て、第４の実施形態によるクロック信号制御回路は、発
振器４０１、周波数カウンタ４０２、周波数変動率検出
器４０３、クロック信号供給選択回路４０４、クロック
信号動作回路４０５からなる。

【０１０４】発振器４０１は第１乃至第３の実施の形態
と同じように水晶発振器、ＳＡＷ発振器などから構成さ
れる。

【０１０５】周波数カウンタ４０２はワンショット・マ
ルチバイブレータ４０２１と平均化回路４０２２からな
る。ワンショット・マルチバイブレータ４０２２は標準
ロジックＩＣである４５３８Ｂなどを使用してもよい
し、オペアンプやトランジスタなどを用いてワンショッ
ト・マルチバイブレータの回路を構成してもよい。

【０１０６】平均化回路４０２２は、図４や図５に示さ
れる回路で構成される。

【０１０７】周波数変動率検出器４０３は、微分回路４
０３１、電圧変換回路４０３２、電圧検出器４０３３、
ＡＮＤ回路４０３４から構成される。微分回路４０３１
は図１５に示されるような微分回路を用いて構成され
る。この時、完全な微分回路を用いると高周波ノイズに
反応してしまうので、高周波のノイズには反応しない形
の微分回路が用いられる。

【０１０８】すなわち、電圧Ｖｉが抵抗７０１とキャパ
シタ７０２の直列回路を介してオペアンプ７０４の反転
入力に供給される。オペアンプ７０４の非反転入力は接
地されている。オペアンプ７０４の出力Ｖｏは抵抗７０
３を介して反転入力にフィードバックされている。

【０１０９】更に、微分回路４０３１は周波数の変化が
ないときは安定した状態を示す信号が出力されてしまう
ので、発振器４０１が発振していない状態でも発振器４
０１が安定して発振しているときと同じ出力結果を返し
てしまう。その影響を避けるために図２の電圧検出器１
０２２と同じ回路を用いた電圧検出器４０３３を使用し
て周波数カウンタ４０２の出力がある一定の周波数に達
していないときは周波数変動検出器４０３の出力を有効
にしないようにする。つまり微分回路４０３１の入力信
号に変化がなく、かつ電圧検出器がある一定の電圧以上
にある事を示す信号が有効になっているときに周波数変
動検出器４０３は、発振器が安定して発振していること
を示す信号を出力する。

【０１１０】この信号は微分回路４０３１の出力結果と
電圧検出器４０３３の出力結果をＡＮＤ回路４０３４を
用い論理和を取って実現する。

【０１１１】また、微分回路４０３１の出力はそのまま
使用するとロジック回路であるＡＮＤ回路４０３４の電
圧レベルに合わないので、図６に示されるＰ−ｃｈＭ
ＯＳＦＥＴ１０２２５とＮ−ｃｈＭＯＳＦＥＴ１０２
２６からなる電圧変換回路４０３２は電圧変換を行う。

【０１１２】このように、図１のパルス・レート検出回
路１０２が、図１４に示されるように、周波数カウンタ
４０２と周波数変動率検出器４０３から構成される回路
に置き換えることで同じような効果を得る回路を得られ
る。

【０１１３】

【発明の効果】以上のように、本発明のクロック信号制
御装置では、発振器が安定して発振していることを検出
する回路を設け、この検出回路の出力を元に回路にクロ
ック信号を供給するか、それとも供給しないかを決定
し、クロック信号の供給が許可されたときのみに回路に
対しクロック信号が供給される。

【０１１４】このようにすることで、発振器が安定して
発振しているかどうかを検出する回路を設けることによ
り、電源投入直後などの安定していない発振器の出力に
よるシステムの誤動作を避けることが出来る。

【０１１５】また、発振器が安定して発振しているかど
うかを調べるために、周波数カウンタを用い、周波数の
変動率を検出し、この変動率がある一定の範囲内に入っ
ているときに、クロック信号の供給を許可することで安
定したクロック信号を供給し、不安定なクロック信号に
よる誤動作を避けている。

【０１１６】他に、発振器が安定して発振しているかど
うかを調べるために、発振器のクロック信号のパルス・
レートを調べ、このパルスのディューティが50%近辺に
収まっているときに、回路に対してクロック信号の供給
を許可するようにして、クロック信号が安定したらシス
テムに対しクロック信号を供給するようにする。

【０１１７】これらの手段により本発明では、電源投入
時やクロック信号停止後クロック信号供給再開時に生じ
る不安定なクロック信号によるシステムの誤動作を避け
ることが出来る。

【０１１８】また、発振器が安定して発振しているかど
うかを調べるために、周波数カウンタを用い、周波数の
変動率を検出し、この変動率がある一定の範囲内に入っ
ているときに、クロック信号の供給を許可することで安
定したクロック信号を供給し、不安定なクロック信号に
よる誤動作を避ける。

【０１１９】このように発振器のクロック信号のディュ
ーティを基にクロック信号供給の許可・不許可を決定す
ることで、回路の安定動作がクロック信号のパルス・レ
ートに依存するような回路において電源投入直後などの
安定していない発振器の出力によるシステムの誤動作を
避けることが出来る。

【０１２０】また、電池で駆動する携帯端末などで、装
置の電源オンからすぐにシステムを立ち上げる様な装置
で、発振器の動作を止め、クロック信号動作回路へのク
ロック信号供給を止めることで装置の消費電力を落とす
回路において、安定したクロック信号のみを供給するこ
とで、装置の電源オン時にリセットを実行せずに直ちに
立ち上がるシステムを構築出来る。

【０１２１】これは、装置の電源の供給を切断しないで
クロック信号の供給を止めることにより、装置の電源オ
フ状態を作り出せるので、レジスタなどの保持結果を消
去してしまうこと無しに、再立ち上げが可能になるため
である。

【図面の簡単な説明】

【図１】本発明の第１の実施形態によるクロック信号制
御装置の構成を示すブロック図である。

【図２】第１の実施形態におけるパルス・レート検出回
路の構成を示すブロック図である。

【図３】本発明の第１の実施形態によるクロック信号制
御装置の動作を示すタイミングチャートである。

【図４】第１の実施形態におけるレート−電圧変換器の
具体的な構成を示すブロック図である。

【図５】第１の実施形態におけるレート−電圧変換器の
他の具体的な構成を示すブロック図である。

【図６】第１の実施形態における電圧検出器の具体的な
構成を示すブロック図である。

【図７】第１の実施形態におけるレート−電圧変換器の
ヒステリシス特性を示す図である。

【図８】第１の実施形態におけるクロック信号供給選択
回路の具体的な構成を示す回路図である。

【図９】本発明の第１の実施形態によるクロック信号制
御装置の具体的な全体構成を示す回路図である。

【図１０】本発明の第１の実施形態によるクロック信号
制御装置の他の具体的な全体構成を示す回路図である。

【図１１】本発明の第１の実施形態によるクロック信号
制御装置の他の具体的な全体構成の動作を示すタイミン
グチャートである。

【図１２】本発明の第２の実施形態によるクロック信号
制御装置の構成を示すブロック図である。

【図１３】本発明の第３の実施形態によるクロック信号
制御装置の構成を示すブロック図である。

【図１４】本発明の第４の実施形態によるクロック信号
制御装置の構成を示すブロック図である。

【図１５】本発明の第４の実施形態によるクロック信号
制御装置で使用される、高周波ノイズの対策を考慮した
微分回路を示す回路図である。

【符号の説明】

１０１：発振器１０２：パルス・レート検出回路１０３：クロック（信号）供給選択回路１０４：クロック（信号）動作回路１０２１：レート−電圧変換器１０２２：電圧検出器１０２１１：キャパシタＣ１１０２１２：ダイオードＤ１１０２１３：ダイオードＤ２１０２１４：抵抗Ｒ１１０２１５：キャパシタＣ２１０２１６：オペアンプ（オペレーションアムプリファ
イア）Ａ１１０２１７：抵抗Ｒ２１０２１８：抵抗Ｒ３１０２１９：オペアンプ（オペレーションアムプリファ
イア）Ａ２１０２１１１：抵抗Ｒ１１１０２１１２：抵抗Ｒ１２１０２１１３：キャパシタ（Ｃｏｎｄｅｎｓｅｒ）Ｃ１
１１０２１１４：オペアンプ（オペレーションアムプリフ
ァイアｒ）Ａ１１１０２１１５：抵抗Ｒ１３１０２１１６：抵抗Ｒ１４１０２１１７：オペアンプ（オペレーションアムプリフ
ァイア）Ａ１２１０２２１：基準電圧Ｖｒ１０２２２：抵抗１０２２３：オペアンプ（オペレーションアムプリファ
イア）１０２２４：抵抗１０２２５：Ｐ−ｃｈＭＯＳＦＥＴ１０２２６：Ｎ−ｃｈＭＯＳＦＥＴ１０３１：インバーター回路１０３２：Ｄ−フリップフロップ１０３３：Ｄ−フリップフロップ１０３４：ＡＮＤ回路１０４１：ＣＰＵ１０４２：シリアル通信回路１０５：クロック（信号）動作回路用リセット回路１０５１：Ｄ−フリップフロップ１０５２：Ｄ−フリップフロップ２０１：発振器１２０２：パルス・レート検出回路１２０３：クロック（信号）供給選択回路１２０４：クロック（信号）動作回路１２１１：発振器２２１２：パルス・レート検出回路２２１３：クロック（信号）供給選択回路２２１４：クロック（信号）動作回路２２２１：発振器３２２２：パルス・レート検出回路ｎ２２３：クロック（信号）供給選択回路ｎ２２４：クロック（信号）動作回路ｎ３０１：発振器３０２：パルス・レート検出回路３０３：クロック信号逓倍帰３０４：分周器１３０５：分周器ｎ３０６：クロック（信号）供給選択回路１３０７：クロック（信号）供給選択回路２３０８：クロック（信号）供給選択回路ｎ３０９：クロック（信号）動作回路１３１０：クロック（信号）動作回路２３１１：クロック（信号）動作回路ｎ４０１：発振器４０２：周波数カウンタ４０３：周波数変動率検出器４０４：クロック（信号）供給選択回路４０５：クロック（信号）動作回路７０１：抵抗Ｒ１７０２：キャパシタＣ１７０３：抵抗Ｒ２７０４：オペアンプ（オペレーションアムプリファイ
ア）Ａ１

Claims

【特許請求の範囲】

【請求項１】クロック信号を発生する発振器と、前記発振器からの前記クロック信号の周波数またはディ
ューティを検出し、検出結果に基づいて制御信号を出力
するパルス検出回路と、及び前記パルス検出回路からの
前記制御信号に応答して、前記発振回路からの前記クロ
ック信号から供給クロック信号を生成するクロック信号
供給選択回路とを具備するクロック信号制御装置。
【請求項２】前記パルス検出回路は、前記クロック信号の前記ディューティに対応する出力電
圧を出力するパルス電圧変換器と、及び前記パルス電圧
変換器からの前記出力電圧が予め決められたレベルより
高いとき前記制御信号を出力する電圧検出器とを具備す
る請求項１に記載のクロック信号制御装置。
【請求項３】前記電圧検出器は、ヒステリシス特性を有
することを特徴とする請求項２に記載のクロック信号制
御回路。
【請求項４】前記パルス電圧変換器は、前記発振器からの前記クロック信号に応答してキャパシ
タを充電するポンプ回路と、及び前記キャパシタの電圧
に対応するアナログ電圧を出力する平均化回路とを具備
することを特徴とする請求項２または３に記載クロック
信号制御回路。
【請求項５】前記パルス電圧変換器は、前記発振器から
の前記クロック信号に応答してアナログ電圧を出力する
平均化回路を具備することを特徴とする請求項２または
３に記載クロック信号制御回路。
【請求項６】前記パルス検出回路は、前記クロック信号の周波数に対応する出力電圧を出力す
る周波数カウンタと、及び前記周波数カウンタからの前
記出力電圧が予め決められたレベルより高いとき前記制
御信号を出力する周波数変動検出器とを具備する請求項
１に記載のクロック信号制御装置。
【請求項７】前記周波数カウンタは、前記クロック信号のパルスに応答してパルスを生成する
ワンショット・マルチバイブレーターと、及び前記ワン
ショット・マルチバイブレーターにより生成されるパル
ス数に対応する出力電圧を発生する平均化回路とを具備
する請求項６に記載のクロック信号制御装置。
【請求項８】前記周波数変動検出器は、前記周波数カウンタからの前記出力電圧を微分するため
の微分回路と、前記微分回路からの出力をゲート素子レベルに変換する
ための変換器と、前記周波数カウンタからの前記出力電圧が予め決められ
たレベルより高いとき前記制御信号を出力する電圧検出
器とを具備する請求項６に記載のクロック信号制御装
置。
【請求項９】前記電圧検出器は、ヒステリシス特性を有
することを特徴とする請求項８に記載のクロック信号制
御回路。
【請求項１０】前記クロック信号供給選択回路は、前記
パルス検出回路からの前記制御信号と前記発振器からの
クロック信号との論理和を計算し、その計算結果を前記
供給クロック信号として出力するＡＮＤゲート回路を具
備することを特徴とする請求項１乃至９のいずれかに記
載のクロック信号制御回路。
【請求項１１】前記クロック信号供給選択回路は、前記パルス検出回路からの前記制御信号から前記発振器
からのクロック信号に同期する同期制御信号を生成する
同期回路を更に具備し、前記ＡＮＤゲート回路は前記パルス検出回路からの前記
制御信号に代えて、前記同期制御信号と前記発振器から
の前記クロック信号との論理和を計算し、その計算結果
を前記供給クロック信号として出力する記同期クロック
信号として出力することを特徴とする請求項１０に記載
のクロック信号制御回路。
【請求項１２】前記同期回路は、リセット信号によりリ
セットされて動作可能となることを特徴とする請求項１
１に記載のクロック信号制御回路。
【請求項１３】前記クロック信号供給選択回路は、前記
リセット信号に応答して動作可能となり、前記発振器か
らの前記クロック信号を遅延させて供給リセット信号と
して出力するリセット回路を更に具備する請求項１２に
記載のクロック信号制御回路。
【請求項１４】前記発振器は、電気的な発振を行う発振回路と、及び前記発振回路の前
記発振の周波数を逓倍する周波数逓倍回路とを具備する
請求項１乃至１３のいずれかに記載のクロック信号制御
回路。
【請求項１５】請求項１乃至１４のいずれかに記載のク
ロック信号制御回路を具備する携帯電話。
【請求項１６】請求項１乃至１３のいずれかに記載のク
ロック信号制御回路を複数具備する装置。
【請求項１７】前記発振器は、電気的な発振を行う発振回路と、及び前記発振回路の前
記発振の周波数を逓倍する周波数逓倍回路とを具備する
請求項１６に記載の装置。
【請求項１８】前記複数のクロック信号制御回路のうち
の少なくとも１つは、前記発振器からの前記クロック信
号を分周し、分周されたクロック信号を前記パルス検出
回路に出力する分周回路を更に具備する請求項１６また
は１７に記載の装置。