JPH09319456A - 発振停止検出装置 - Google Patents
発振停止検出装置Info
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
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- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/076—Error or fault detection not based on redundancy by exceeding limits by exceeding a count or rate limit, e.g. word- or bit count limit
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Abstract
(57)【要約】
【課題】 様々な原因に起因して生ずるクロック信号の
停止を確実に検出することが困難である課題があった。 【解決手段】 電圧検出回路１０は、クロック信号発生
部２１０の出力がハイレベル、ローレベルまたは中間レ
ベルに収束したことを検出してそれらのレベルを示す電
圧検出信号１１０を出力する。クロック信号発生部２１
０の出力が各レベルに収束したことを電圧検出信号１１
０が示すと、発振停止検出回路３０は、クロック信号３
０１が停止したことを示す検出信号１３０を出力するも
のである。
停止を確実に検出することが困難である課題があった。 【解決手段】 電圧検出回路１０は、クロック信号発生
部２１０の出力がハイレベル、ローレベルまたは中間レ
ベルに収束したことを検出してそれらのレベルを示す電
圧検出信号１１０を出力する。クロック信号発生部２１
０の出力が各レベルに収束したことを電圧検出信号１１
０が示すと、発振停止検出回路３０は、クロック信号３
０１が停止したことを示す検出信号１３０を出力するも
のである。
Description
【０００１】
【発明の属する技術分野】この発明は、マイクロコンピ
ュータ等のクロック信号を用いる半導体装置において、
クロック信号源が正常に発振していないことを検出する
発振停止検出装置に関するものである。
ュータ等のクロック信号を用いる半導体装置において、
クロック信号源が正常に発振していないことを検出する
発振停止検出装置に関するものである。
【０００２】
【従来の技術】図１３は例えば特開平４−１７１５１６
号公報に示された従来の発振停止検出装置の構成を示す
回路図である。この発振停止検出装置は、マイクロコン
ピュータに適用される。図において、２１０は入力端子
２１２および出力端子２１４に接続された振動子２１９
とともに動作してクロック信号３０１を発生する反転回
路２１６および抵抗Ｒｆを有するクロック信号発生部、
２２０はクロック信号３０１が停止したときにローレベ
ルの検出信号３０２を出力する発振停止検出部、２３０
はクロック信号３０１およびハイアクティブのリセット
信号３０３を入力するＣＰＵ部、２４０はリセット信号
入力端子２４２に接続された抵抗とコンデンサとによる
電圧にもとづいてリセット信号３０５を発生するリセッ
ト信号発生部、２５０はリセット信号３０５と検出信号
３０２とからＣＰＵ部２３０に与えられるリセット信号
３０３を生成するとともに、発振停止検出部２２０に初
期化信号３０７を与えるリセット信号制御部である。
号公報に示された従来の発振停止検出装置の構成を示す
回路図である。この発振停止検出装置は、マイクロコン
ピュータに適用される。図において、２１０は入力端子
２１２および出力端子２１４に接続された振動子２１９
とともに動作してクロック信号３０１を発生する反転回
路２１６および抵抗Ｒｆを有するクロック信号発生部、
２２０はクロック信号３０１が停止したときにローレベ
ルの検出信号３０２を出力する発振停止検出部、２３０
はクロック信号３０１およびハイアクティブのリセット
信号３０３を入力するＣＰＵ部、２４０はリセット信号
入力端子２４２に接続された抵抗とコンデンサとによる
電圧にもとづいてリセット信号３０５を発生するリセッ
ト信号発生部、２５０はリセット信号３０５と検出信号
３０２とからＣＰＵ部２３０に与えられるリセット信号
３０３を生成するとともに、発振停止検出部２２０に初
期化信号３０７を与えるリセット信号制御部である。
【０００３】次に動作について図１４のタイミング図を
参照して説明する。マイクロコンピュータ回路に電源が
投入されると、リセット信号発生部２４０は、所定期間
ローレベルとなるリセット信号３０５を発生する（図１
４（ａ），（ｃ）参照）。リセット信号制御部２５０に
おいて、リセット信号３０５は、反転論理積回路（ＮＡ
ＮＤ回路）を通過して所定期間ハイレベルとなるリセッ
ト信号３０３としてＣＰＵ部２３０に出力される。一
方、クロック信号発生部２１０は、クロック信号３０１
を発生してＣＰＵ部２３０に与える。所定期間が経過す
ると、リセット信号３０５はハイレベルになるので、Ｃ
ＰＵ部２３０に与えられるリセット信号３０３はローレ
ベルになってＣＰＵ部２３０は動作を開始する。
参照して説明する。マイクロコンピュータ回路に電源が
投入されると、リセット信号発生部２４０は、所定期間
ローレベルとなるリセット信号３０５を発生する（図１
４（ａ），（ｃ）参照）。リセット信号制御部２５０に
おいて、リセット信号３０５は、反転論理積回路（ＮＡ
ＮＤ回路）を通過して所定期間ハイレベルとなるリセッ
ト信号３０３としてＣＰＵ部２３０に出力される。一
方、クロック信号発生部２１０は、クロック信号３０１
を発生してＣＰＵ部２３０に与える。所定期間が経過す
ると、リセット信号３０５はハイレベルになるので、Ｃ
ＰＵ部２３０に与えられるリセット信号３０３はローレ
ベルになってＣＰＵ部２３０は動作を開始する。
【０００４】電源電圧レベルＶｄｄが低下してクロック
信号３０１が継続してローレベルを示すと（図１４
（ａ），（ｂ）参照）、発振停止検出部２２０において
Ｎチャネルトランジスタが継続して導通状態になるの
で、シュミットトリガ反転回路の入力レベルがローレベ
ルに変化する。すると、発振停止検出部２２０における
Ｄフリップフロップのクロック端子の入力レベルがハイ
レベルに変化し、検出信号３０２がローレベルになる
（図１４（ｄ）参照）。検出信号３０２は、リセット信
号制御部２５０におけるＮＡＮＤ回路を通過するので、
ＣＰＵ部２３０にはハイレベルのリセット信号３０３が
与えられる（図１４（ｆ）参照）。よって、ＣＰＵ部２
３０はリセット状態になる。
信号３０１が継続してローレベルを示すと（図１４
（ａ），（ｂ）参照）、発振停止検出部２２０において
Ｎチャネルトランジスタが継続して導通状態になるの
で、シュミットトリガ反転回路の入力レベルがローレベ
ルに変化する。すると、発振停止検出部２２０における
Ｄフリップフロップのクロック端子の入力レベルがハイ
レベルに変化し、検出信号３０２がローレベルになる
（図１４（ｄ）参照）。検出信号３０２は、リセット信
号制御部２５０におけるＮＡＮＤ回路を通過するので、
ＣＰＵ部２３０にはハイレベルのリセット信号３０３が
与えられる（図１４（ｆ）参照）。よって、ＣＰＵ部２
３０はリセット状態になる。
【０００５】電源電圧レベルＶｄｄが復旧してクロック
信号３０１の出力が再開されると、リセット信号制御部
２５０におけるＤフリップフロップのＱ出力端子にハイ
レベルが現れる。すなわち、初期化信号３０７がアクテ
ィブになって（図１４（ｅ）参照）、発振停止検出部２
２０におけるＤフリップフロップがリセットされる。従
って、検出信号３０２がハイレベルに戻る（図１４
（ｄ）参照）。この結果、リセット信号３０３がローレ
ベルに戻るので、ＣＰＵ部２３０は動作できる状態に戻
る。このように、発振停止検出部２２０がクロック信号
３０１の停止を検出すると、有意なリセット信号３０３
がＣＰＵ部２３０に与えられ、ＣＰＵ部２３０はリセッ
トされる。
信号３０１の出力が再開されると、リセット信号制御部
２５０におけるＤフリップフロップのＱ出力端子にハイ
レベルが現れる。すなわち、初期化信号３０７がアクテ
ィブになって（図１４（ｅ）参照）、発振停止検出部２
２０におけるＤフリップフロップがリセットされる。従
って、検出信号３０２がハイレベルに戻る（図１４
（ｄ）参照）。この結果、リセット信号３０３がローレ
ベルに戻るので、ＣＰＵ部２３０は動作できる状態に戻
る。このように、発振停止検出部２２０がクロック信号
３０１の停止を検出すると、有意なリセット信号３０３
がＣＰＵ部２３０に与えられ、ＣＰＵ部２３０はリセッ
トされる。
【０００６】マイクロコンピュータの誤動作対策とし
て、ソフトウェアにフェールセーフ処理を盛り込むこと
による対策、マイクロコンピュータが内蔵するウォッチ
ドッグタイマを使用することによる対策、マイクロコン
ピュータの外部に設けられる周辺回路（図示せず）によ
る対策などがある。一般に、誤動作対策用の周辺回路等
は、マイクロコンピュータのリセット時の状態を想定し
て構成されている。すなわち、リセット時の状態が継続
すると、周辺回路は、マイクロコンピュータに異常が生
じたことを認識する。従って、図１３に示された構成に
よれば、クロック信号３０１が停止するとＣＰＵ部２３
０がリセット状態になるので、周辺回路は、マイクロコ
ンピュータに異常が生じたことを認識できる。
て、ソフトウェアにフェールセーフ処理を盛り込むこと
による対策、マイクロコンピュータが内蔵するウォッチ
ドッグタイマを使用することによる対策、マイクロコン
ピュータの外部に設けられる周辺回路（図示せず）によ
る対策などがある。一般に、誤動作対策用の周辺回路等
は、マイクロコンピュータのリセット時の状態を想定し
て構成されている。すなわち、リセット時の状態が継続
すると、周辺回路は、マイクロコンピュータに異常が生
じたことを認識する。従って、図１３に示された構成に
よれば、クロック信号３０１が停止するとＣＰＵ部２３
０がリセット状態になるので、周辺回路は、マイクロコ
ンピュータに異常が生じたことを認識できる。
【０００７】しかし、図１３に示された従来の発振停止
検出装置は、電源電圧レベルＶｄｄが低下する等の原因
によってクロック信号３０１がローレベルに固定された
ときにのみクロック信号３０１が停止したことを検出で
きる。現実には、電源電圧レベルＶｄｄの低下のみなら
ず、入力端子２１２および出力端子２１４の切断や短
絡、振動子２１９が入力端子２１２または出力端子２１
４から抜けることなどの種々の原因にもとづいてクロッ
ク信号３０１の停止が生ずる。
検出装置は、電源電圧レベルＶｄｄが低下する等の原因
によってクロック信号３０１がローレベルに固定された
ときにのみクロック信号３０１が停止したことを検出で
きる。現実には、電源電圧レベルＶｄｄの低下のみなら
ず、入力端子２１２および出力端子２１４の切断や短
絡、振動子２１９が入力端子２１２または出力端子２１
４から抜けることなどの種々の原因にもとづいてクロッ
ク信号３０１の停止が生ずる。
【０００８】図１５に示すように、入力端子２１２に発
振器２１８を接続してマイクロコンピュータの外部から
クロック信号３０１を得る場合がある。この場合にも、
入力端子２１２および出力端子２１４の切断や短絡、発
振器２１８の故障などの種々の原因にもとづいてクロッ
ク信号３０１の停止が生ずる。
振器２１８を接続してマイクロコンピュータの外部から
クロック信号３０１を得る場合がある。この場合にも、
入力端子２１２および出力端子２１４の切断や短絡、発
振器２１８の故障などの種々の原因にもとづいてクロッ
ク信号３０１の停止が生ずる。
【０００９】
【発明が解決しようとする課題】従来の発振停止検出装
置は以上のように構成されているので、広範囲にわたる
原因に起因して生ずるクロック信号３０１の停止を確実
に検出することは困難であるという課題があった。
置は以上のように構成されているので、広範囲にわたる
原因に起因して生ずるクロック信号３０１の停止を確実
に検出することは困難であるという課題があった。
【００１０】この発明は上記のような課題を解決するた
めになされたもので、種々の原因によるクロック信号の
停止を確実に検出できる発振停止検出装置を得ることを
目的とする。
めになされたもので、種々の原因によるクロック信号の
停止を確実に検出できる発振停止検出装置を得ることを
目的とする。
【００１１】
【課題を解決するための手段】請求項１記載の発明に係
る発振停止検出装置は、クロック信号発生部の出力がハ
イレベル、ローレベルまたは中間レベルに収束したこと
を検出してそれらのレベルを示す電圧検出信号を出力す
る電圧検出回路と、クロック信号発生部の出力が各レベ
ルに収束したことを電圧検出信号が示すと検出信号を出
力する発振停止検出回路とを備えたものである。
る発振停止検出装置は、クロック信号発生部の出力がハ
イレベル、ローレベルまたは中間レベルに収束したこと
を検出してそれらのレベルを示す電圧検出信号を出力す
る電圧検出回路と、クロック信号発生部の出力が各レベ
ルに収束したことを電圧検出信号が示すと検出信号を出
力する発振停止検出回路とを備えたものである。
【００１２】請求項２記載の発明に係る発振停止検出装
置は、発振停止検出回路の動作を禁止する発振停止検出
制御回路を備えたものである。
置は、発振停止検出回路の動作を禁止する発振停止検出
制御回路を備えたものである。
【００１３】請求項３記載の発明に係る発振停止検出装
置は、発振停止検出制御回路が、外部から半導体装置に
与えられるリセット信号を遅延した信号、強制的にクロ
ック信号を停止するクロック停止モードに応じた信号を
遅延した信号、またはクロック信号停止検出処理を強制
的に禁止する信号が有意になると発振停止検出回路の動
作を禁止する構成になっているものである。
置は、発振停止検出制御回路が、外部から半導体装置に
与えられるリセット信号を遅延した信号、強制的にクロ
ック信号を停止するクロック停止モードに応じた信号を
遅延した信号、またはクロック信号停止検出処理を強制
的に禁止する信号が有意になると発振停止検出回路の動
作を禁止する構成になっているものである。
【００１４】請求項４記載の発明に係る発振停止検出装
置は、発振停止検出回路からの検出信号が有意になると
半導体装置の内部にリセット信号を与える強制リセット
回路を備えたものである。
置は、発振停止検出回路からの検出信号が有意になると
半導体装置の内部にリセット信号を与える強制リセット
回路を備えたものである。
【００１５】請求項５記載の発明に係る発振停止検出装
置は、複数のクロック信号発生部を有する半導体装置に
適用され、各クロック信号発生部からのクロック信号が
停止したことを示す検出信号の状態を格納するレジスタ
を備えたものである。
置は、複数のクロック信号発生部を有する半導体装置に
適用され、各クロック信号発生部からのクロック信号が
停止したことを示す検出信号の状態を格納するレジスタ
を備えたものである。
【００１６】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による発
振停止検出装置の構成を示すブロック図である。このよ
うな発振停止検出装置は、例えば、マイクロコンピュー
タ４０１に内蔵される。図において、１０はクロック信
号３０１が停止したときに電圧検出信号１１０を発生す
る電圧検出回路、３０は電圧検出信号１１０にもとづい
てクロック信号３０１が停止したことを検出し、検出信
号１３０を出力する発振停止検出回路、５０は発振停止
検出回路３０にイネーブル信号１２０を与える発振停止
検出制御回路、２１０は入力端子２１２および出力端子
２１４に接続される振動子とともに動作してクロック信
号３０１を発生する反転回路２１６および抵抗Ｒｆを有
するクロック信号発生部である。
説明する。 実施の形態１．図１はこの発明の実施の形態１による発
振停止検出装置の構成を示すブロック図である。このよ
うな発振停止検出装置は、例えば、マイクロコンピュー
タ４０１に内蔵される。図において、１０はクロック信
号３０１が停止したときに電圧検出信号１１０を発生す
る電圧検出回路、３０は電圧検出信号１１０にもとづい
てクロック信号３０１が停止したことを検出し、検出信
号１３０を出力する発振停止検出回路、５０は発振停止
検出回路３０にイネーブル信号１２０を与える発振停止
検出制御回路、２１０は入力端子２１２および出力端子
２１４に接続される振動子とともに動作してクロック信
号３０１を発生する反転回路２１６および抵抗Ｒｆを有
するクロック信号発生部である。
【００１７】図２は電圧検出回路１０の一構成例を示す
回路図である。図において、１２，１３はクロック信号
３０１を入力する反転回路、１４は反転回路１２，１３
の出力を入力し入出力端子間の開放を示す第１の停止検
出信号１０１を出力する論理回路、１５はクロック信号
３０１を入力してクロック信号３０１のハイレベル固定
を示す第２の停止検出信号１０２を出力する反転回路、
１６はクロック信号３０１を入力してクロック信号３０
１のローレベル固定を示す第３の停止検出信号１０３を
出力する反転回路、１７は反転回路１５，１６および論
理回路１４の出力を入力して電圧検出信号１１０を出力
する論理回路である。
回路図である。図において、１２，１３はクロック信号
３０１を入力する反転回路、１４は反転回路１２，１３
の出力を入力し入出力端子間の開放を示す第１の停止検
出信号１０１を出力する論理回路、１５はクロック信号
３０１を入力してクロック信号３０１のハイレベル固定
を示す第２の停止検出信号１０２を出力する反転回路、
１６はクロック信号３０１を入力してクロック信号３０
１のローレベル固定を示す第３の停止検出信号１０３を
出力する反転回路、１７は反転回路１５，１６および論
理回路１４の出力を入力して電圧検出信号１１０を出力
する論理回路である。
【００１８】２１は反転回路１２，１３および論理回路
１４を含む第１の停止検出回路、２２は反転回路１５を
含む第２の停止検出回路、２３は反転回路１６を含む第
３の停止検出回路である。なお、第１の停止検出信号１
０１と第２の停止検出信号１０２とはローレベルが有意
なレベルであり、第３の停止検出信号１０３はハイレベ
ルが有意なレベルである。
１４を含む第１の停止検出回路、２２は反転回路１５を
含む第２の停止検出回路、２３は反転回路１６を含む第
３の停止検出回路である。なお、第１の停止検出信号１
０１と第２の停止検出信号１０２とはローレベルが有意
なレベルであり、第３の停止検出信号１０３はハイレベ
ルが有意なレベルである。
【００１９】図３は発振停止検出回路３０の一構成例を
示す回路図である。図において、３１はイネーブル信号
１２０をゲート端子に導入しドレイン端子に電源電圧レ
ベルＶｄｄが供給されているＰチャネルトランジスタ、
３２は電圧検出信号１１０をゲート端子に導入しソース
端子が接地レベルＶｓｓ（０Ｖ）に固定されているＮチ
ャネルトランジスタ、３３は一端が接地レベルＶｓｓに
固定されているとともに他端がＰチャネルトランジスタ
３１のソース端子およびＮチャネルトランジスタ３２の
ドレイン端子に接続されているコンデンサ、３４はコン
デンサ３３の他端に現れる電圧信号１１１を反転する反
転回路、３５は反転回路３４の出力を反転して検出信号
１３０を出力する反転回路である。
示す回路図である。図において、３１はイネーブル信号
１２０をゲート端子に導入しドレイン端子に電源電圧レ
ベルＶｄｄが供給されているＰチャネルトランジスタ、
３２は電圧検出信号１１０をゲート端子に導入しソース
端子が接地レベルＶｓｓ（０Ｖ）に固定されているＮチ
ャネルトランジスタ、３３は一端が接地レベルＶｓｓに
固定されているとともに他端がＰチャネルトランジスタ
３１のソース端子およびＮチャネルトランジスタ３２の
ドレイン端子に接続されているコンデンサ、３４はコン
デンサ３３の他端に現れる電圧信号１１１を反転する反
転回路、３５は反転回路３４の出力を反転して検出信号
１３０を出力する反転回路である。
【００２０】次に動作について図４の波形図および図
５，図６のタイミング図を参照して説明する。なお、こ
こでは、波形なまりを考慮してクロック信号３０１は正
弦波で表現されている。
５，図６のタイミング図を参照して説明する。なお、こ
こでは、波形なまりを考慮してクロック信号３０１は正
弦波で表現されている。
【００２１】クロック信号３０１が停止するには、以下
のような原因が考えられる。 （１）クロック信号発生部２１０の入力端子２１２およ
び出力端子２１４が開放した。このとき、クロック信号
発生部２１０において、反転回路２１６の入出力間が抵
抗を介して接続されるので、反転回路２１６の出力レベ
ルは１／２Ｖｄｄに収束する。すなわち、クロック信号
３０１は１／２Ｖｄｄの固定レベルに変化する。 （２）クロック信号発生部２１０の入力端子２１２が接
地に短絡する。または、出力端子２１４が電源に短絡す
る。このとき、クロック信号発生部２１０の反転回路２
１６の出力レベルは電源電圧レベルＶｄｄに収束する。
すなわち、クロック信号３０１はＶｄｄの固定レベルに
変化する。 （３）クロック信号発生部２１０の入力端子２１２が電
源に短絡する。または、出力端子２１４が接地に短絡す
る。このとき、クロック信号発生部２１０の反転回路２
１６の出力レベルは接地レベルＶｓｓに収束する。すな
わち、クロック信号３０１はＶｓｓの固定レベルに変化
する。
のような原因が考えられる。 （１）クロック信号発生部２１０の入力端子２１２およ
び出力端子２１４が開放した。このとき、クロック信号
発生部２１０において、反転回路２１６の入出力間が抵
抗を介して接続されるので、反転回路２１６の出力レベ
ルは１／２Ｖｄｄに収束する。すなわち、クロック信号
３０１は１／２Ｖｄｄの固定レベルに変化する。 （２）クロック信号発生部２１０の入力端子２１２が接
地に短絡する。または、出力端子２１４が電源に短絡す
る。このとき、クロック信号発生部２１０の反転回路２
１６の出力レベルは電源電圧レベルＶｄｄに収束する。
すなわち、クロック信号３０１はＶｄｄの固定レベルに
変化する。 （３）クロック信号発生部２１０の入力端子２１２が電
源に短絡する。または、出力端子２１４が接地に短絡す
る。このとき、クロック信号発生部２１０の反転回路２
１６の出力レベルは接地レベルＶｓｓに収束する。すな
わち、クロック信号３０１はＶｓｓの固定レベルに変化
する。
【００２２】以上のことから、クロック信号３０１が１
／２Ｖｄｄ、ＶｄｄまたはＶｓｓの固定レベルに変化し
たことを検出することによって、クロック信号３０１の
停止を確実に検出できることがわかる。図２に示された
回路は、このような考え方にもとづく検出回路の一構成
例である。図４に示すように、１／２Ｖｄｄ、Ｖｄｄま
たはＶｓｓの検出のために、１／２Ｖｄｄ±ΔＶ１、Ｖ
ｄｄ−ΔＶ２およびＶｓｓ＋ΔＶ３のしきい値を設け
る。ΔＶ１、ΔＶ２およびΔＶ３は素子のばらつき等を
考慮して定められる微小な値である。
／２Ｖｄｄ、ＶｄｄまたはＶｓｓの固定レベルに変化し
たことを検出することによって、クロック信号３０１の
停止を確実に検出できることがわかる。図２に示された
回路は、このような考え方にもとづく検出回路の一構成
例である。図４に示すように、１／２Ｖｄｄ、Ｖｄｄま
たはＶｓｓの検出のために、１／２Ｖｄｄ±ΔＶ１、Ｖ
ｄｄ−ΔＶ２およびＶｓｓ＋ΔＶ３のしきい値を設け
る。ΔＶ１、ΔＶ２およびΔＶ３は素子のばらつき等を
考慮して定められる微小な値である。
【００２３】まず、クロック信号３０１が１／２Ｖｄｄ
の固定レベルに変化したことの検出の仕方について図５
（Ａ）および図６（Ａ）を参照して説明する。反転回路
１２は、しきい値レベルが１／２Ｖｄｄ−ΔＶ１である
ように設計されたものである。反転回路１３は、しきい
値レベルが１／２Ｖｄｄ＋ΔＶ１であるように設計され
たものである。従って、図５（Ａ）（ａ）および図６
（Ａ）（ａ）に示すようにクロック信号３０１が１／２
Ｖｄｄの固定レベルに収束すると、反転回路１２の出力
はローレベルになり、反転回路１３の出力はハイレベル
になる。
の固定レベルに変化したことの検出の仕方について図５
（Ａ）および図６（Ａ）を参照して説明する。反転回路
１２は、しきい値レベルが１／２Ｖｄｄ−ΔＶ１である
ように設計されたものである。反転回路１３は、しきい
値レベルが１／２Ｖｄｄ＋ΔＶ１であるように設計され
たものである。従って、図５（Ａ）（ａ）および図６
（Ａ）（ａ）に示すようにクロック信号３０１が１／２
Ｖｄｄの固定レベルに収束すると、反転回路１２の出力
はローレベルになり、反転回路１３の出力はハイレベル
になる。
【００２４】論理回路１４は、反転回路１２の出力に接
続されている入力がローレベルになり、かつ、反転回路
１３の出力に接続されている入力がハイレベルになる
と、ローレベルを出力するように構成されている。従っ
て、クロック信号３０１が１／２Ｖｄｄの固定レベルに
収束すると、論理回路１４の出力である第１の停止検出
信号１０１はローレベルになる（図５（Ａ）（ｂ），図
６（Ａ）（ｂ）参照）。すなわち、第１の停止検出信号
１０１が有意なレベルになる。
続されている入力がローレベルになり、かつ、反転回路
１３の出力に接続されている入力がハイレベルになる
と、ローレベルを出力するように構成されている。従っ
て、クロック信号３０１が１／２Ｖｄｄの固定レベルに
収束すると、論理回路１４の出力である第１の停止検出
信号１０１はローレベルになる（図５（Ａ）（ｂ），図
６（Ａ）（ｂ）参照）。すなわち、第１の停止検出信号
１０１が有意なレベルになる。
【００２５】反転回路１５は、しきい値レベルがＶｄｄ
−ΔＶ２であるように設計されたものである。また、反
転回路１６は、しきい値レベルがＶｓｓ＋ΔＶ３である
ように設計されたものである。従って、クロック信号３
０１が１／２Ｖｄｄの固定レベルに収束すると、図６
（Ａ）（ｃ）に示すように、反転回路１５の出力である
第２の停止検出信号１０２はハイレベルになる。すなわ
ち、第２の停止検出信号１０２は有意なレベルではな
い。また、図６（Ａ）（ｄ）に示すように、反転回路１
６の出力である第３の停止検出信号１０３はローレベル
になる。すなわち、第３の停止検出信号１０３も有意な
レベルではない。
−ΔＶ２であるように設計されたものである。また、反
転回路１６は、しきい値レベルがＶｓｓ＋ΔＶ３である
ように設計されたものである。従って、クロック信号３
０１が１／２Ｖｄｄの固定レベルに収束すると、図６
（Ａ）（ｃ）に示すように、反転回路１５の出力である
第２の停止検出信号１０２はハイレベルになる。すなわ
ち、第２の停止検出信号１０２は有意なレベルではな
い。また、図６（Ａ）（ｄ）に示すように、反転回路１
６の出力である第３の停止検出信号１０３はローレベル
になる。すなわち、第３の停止検出信号１０３も有意な
レベルではない。
【００２６】論理回路１７は、第１の停止検出信号１０
１および第２の停止検出信号１０２がハイレベルであっ
て第３の停止検出信号１０３がローレベルのときにハイ
レベルになる。第１の停止検出信号１０１および第２の
停止検出信号１０２の有意なレベルはローレベルであっ
て第３の停止検出信号１０３の有意なレベルはハイレベ
ルであるから、いずれか１つの入力信号が有意である場
合に、論理回路１７はローレベルになる。すなわち、電
圧検出信号１１０は、有意なレベルであるローレベルに
なる。
１および第２の停止検出信号１０２がハイレベルであっ
て第３の停止検出信号１０３がローレベルのときにハイ
レベルになる。第１の停止検出信号１０１および第２の
停止検出信号１０２の有意なレベルはローレベルであっ
て第３の停止検出信号１０３の有意なレベルはハイレベ
ルであるから、いずれか１つの入力信号が有意である場
合に、論理回路１７はローレベルになる。すなわち、電
圧検出信号１１０は、有意なレベルであるローレベルに
なる。
【００２７】この場合には、論理回路１４が出力する第
１の停止検出信号１０１にもとづいて、図６（Ａ）
（ｅ）に示すように、電圧検出信号１１０は有意なレベ
ルになる。なお、クロック信号３０１が継続して出力さ
れている場合には、図６（Ａ）（ｅ）の左側に示すよう
に、電圧検出信号１１０は、繰り返して現れるパルス信
号になる。
１の停止検出信号１０１にもとづいて、図６（Ａ）
（ｅ）に示すように、電圧検出信号１１０は有意なレベ
ルになる。なお、クロック信号３０１が継続して出力さ
れている場合には、図６（Ａ）（ｅ）の左側に示すよう
に、電圧検出信号１１０は、繰り返して現れるパルス信
号になる。
【００２８】次に、クロック信号３０１がＶｄｄの固定
レベルに変化したことの検出の仕方について図５（Ｂ）
および図６（Ｂ）を参照して説明する。上述したよう
に、反転回路１５のしきい値レベルはＶｄｄ−ΔＶ２で
あるから、図５（Ｂ）（ａ）および図６（Ｂ）（ａ）に
示すようにクロック信号３０１がＶｄｄの固定レベルに
収束すると、反転回路１５の出力である第２の停止検出
信号１０２はローレベルになる。すなわち、第２の停止
検出信号１０２が有意なレベルになる（図５（Ｂ）
（ｂ），図６（Ｂ）（ｃ）参照）。このとき、論理回路
１４が出力する第１の停止検出信号１０１はハイレベル
であり（図６（Ｂ）（ｂ）参照）、反転回路１６が出力
する第３の停止検出信号１０３はローレベルである（図
６（Ｂ）（ｄ）参照）。従って、この場合には、反転回
路１５が出力する第２の停止検出信号１０２にもとづい
て、論理回路１７は、ローレベルを出力する。すなわ
ち、図６（Ｂ）（ｅ）に示すように、電圧検出信号１１
０は有意なレベルになる。
レベルに変化したことの検出の仕方について図５（Ｂ）
および図６（Ｂ）を参照して説明する。上述したよう
に、反転回路１５のしきい値レベルはＶｄｄ−ΔＶ２で
あるから、図５（Ｂ）（ａ）および図６（Ｂ）（ａ）に
示すようにクロック信号３０１がＶｄｄの固定レベルに
収束すると、反転回路１５の出力である第２の停止検出
信号１０２はローレベルになる。すなわち、第２の停止
検出信号１０２が有意なレベルになる（図５（Ｂ）
（ｂ），図６（Ｂ）（ｃ）参照）。このとき、論理回路
１４が出力する第１の停止検出信号１０１はハイレベル
であり（図６（Ｂ）（ｂ）参照）、反転回路１６が出力
する第３の停止検出信号１０３はローレベルである（図
６（Ｂ）（ｄ）参照）。従って、この場合には、反転回
路１５が出力する第２の停止検出信号１０２にもとづい
て、論理回路１７は、ローレベルを出力する。すなわ
ち、図６（Ｂ）（ｅ）に示すように、電圧検出信号１１
０は有意なレベルになる。
【００２９】次いで、クロック信号３０１がＶｓｓの固
定レベルに変化したことの検出の仕方について図５
（Ｃ）および図６（Ｃ）を参照して説明する。上述した
ように、反転回路１６のしきい値レベルはＶｓｓ＋ΔＶ
３であるから、図５（Ｃ）（ａ）および図６（Ｃ）
（ａ）に示すようにクロック信号３０１がＶｓｓの固定
レベルに収束すると、反転回路１６の出力である第３の
停止検出信号１０３はハイレベルになる。すなわち、第
３の停止検出信号１０３が有意なレベルになる（図５
（Ｃ）（ｂ），図６（Ｃ）（ｄ）参照）。このとき、論
理回路１４が出力する第１の停止検出信号１０１はハイ
レベルであり（図６（Ｃ）（ｂ）参照）、反転回路１５
が出力する第２の停止検出信号１０２はハイレベルであ
る（図６（Ｃ）（ｃ）参照）。従って、この場合には、
反転回路１６が出力する第３の停止検出信号１０３にも
とづいて、論理回路１７は、ローレベルを出力する。す
なわち、図６（Ｃ）（ｅ）に示すように、電圧検出信号
１１０は有意なレベルになる。
定レベルに変化したことの検出の仕方について図５
（Ｃ）および図６（Ｃ）を参照して説明する。上述した
ように、反転回路１６のしきい値レベルはＶｓｓ＋ΔＶ
３であるから、図５（Ｃ）（ａ）および図６（Ｃ）
（ａ）に示すようにクロック信号３０１がＶｓｓの固定
レベルに収束すると、反転回路１６の出力である第３の
停止検出信号１０３はハイレベルになる。すなわち、第
３の停止検出信号１０３が有意なレベルになる（図５
（Ｃ）（ｂ），図６（Ｃ）（ｄ）参照）。このとき、論
理回路１４が出力する第１の停止検出信号１０１はハイ
レベルであり（図６（Ｃ）（ｂ）参照）、反転回路１５
が出力する第２の停止検出信号１０２はハイレベルであ
る（図６（Ｃ）（ｃ）参照）。従って、この場合には、
反転回路１６が出力する第３の停止検出信号１０３にも
とづいて、論理回路１７は、ローレベルを出力する。す
なわち、図６（Ｃ）（ｅ）に示すように、電圧検出信号
１１０は有意なレベルになる。
【００３０】以上のように、クロック信号３０１が１／
２Ｖｄｄ、ＶｄｄまたはＶｓｓの固定レベルに変化した
場合には、第１の停止検出回路２１、第２の停止検出回
路２２または第３の停止検出回路２３が出力する第１の
停止検出信号１０１、第２の停止検出信号１０２または
第３の停止検出信号１０３が有意になる。その結果、論
理回路１７はローレベルを出力するので、電圧検出回路
１０は有意なローレベルの電圧検出信号１１０を出力す
る。
２Ｖｄｄ、ＶｄｄまたはＶｓｓの固定レベルに変化した
場合には、第１の停止検出回路２１、第２の停止検出回
路２２または第３の停止検出回路２３が出力する第１の
停止検出信号１０１、第２の停止検出信号１０２または
第３の停止検出信号１０３が有意になる。その結果、論
理回路１７はローレベルを出力するので、電圧検出回路
１０は有意なローレベルの電圧検出信号１１０を出力す
る。
【００３１】次に、発振停止検出回路３０の動作を図７
のタイミング図を参照して説明する。発振停止検出制御
回路５０は、発振停止検出回路３０の動作を禁止するか
許可するかを制御する。発振停止検出回路３０の動作を
許可する場合には、発振停止検出制御回路５０は、イネ
ーブル信号１２０を有意なレベルであるローレベルにす
る（図７（ｂ）参照）。イネーブル信号１２０がローレ
ベルになると、発振停止検出回路３０においてＰチャネ
ルトランジスタ３１がオンする。従って、コンデンサ３
３が充電されうる状態になる。この状態で、Ｎチャネル
トランジスタ３２がオフするとコンデンサ３３は充電さ
れ、Ｎチャネルトランジスタ３２がオンするとコンデン
サ３３は放電する。
のタイミング図を参照して説明する。発振停止検出制御
回路５０は、発振停止検出回路３０の動作を禁止するか
許可するかを制御する。発振停止検出回路３０の動作を
許可する場合には、発振停止検出制御回路５０は、イネ
ーブル信号１２０を有意なレベルであるローレベルにす
る（図７（ｂ）参照）。イネーブル信号１２０がローレ
ベルになると、発振停止検出回路３０においてＰチャネ
ルトランジスタ３１がオンする。従って、コンデンサ３
３が充電されうる状態になる。この状態で、Ｎチャネル
トランジスタ３２がオフするとコンデンサ３３は充電さ
れ、Ｎチャネルトランジスタ３２がオンするとコンデン
サ３３は放電する。
【００３２】クロック信号３０１が継続して出力されて
いるときには、電圧検出信号１１０は、繰り返して現れ
るパルス信号となる（図７（ａ）参照）。この状態では
Ｎチャネルトランジスタ３２はオン状態とオフ状態を交
互に繰り返すので、コンデンサ３３は、充放電を繰り返
す。従って、コンデンサ３３の電圧を示す電圧信号１１
１のレベルは、電源電圧レベルＶｄｄに達しない（図７
（ｃ）参照）。
いるときには、電圧検出信号１１０は、繰り返して現れ
るパルス信号となる（図７（ａ）参照）。この状態では
Ｎチャネルトランジスタ３２はオン状態とオフ状態を交
互に繰り返すので、コンデンサ３３は、充放電を繰り返
す。従って、コンデンサ３３の電圧を示す電圧信号１１
１のレベルは、電源電圧レベルＶｄｄに達しない（図７
（ｃ）参照）。
【００３３】クロック信号３０１が停止すると、電圧検
出回路１０からの電圧検出信号１１０はローレベルにな
るので、Ｎチャネルトランジスタ３２のオフ状態が継続
する。従って、コンデンサ３３は継続して充電される。
すると、電圧信号１１１のレベルが上昇し、ついには電
源電圧レベルＶｄｄに達する（図７（ｃ）参照）。反転
回路３４は、しきい値レベルが電源電圧レベルＶｄｄよ
りやや小さいＶｔになるように設計されているものであ
る。よって、反転回路３４の出力がローレベルになる。
従って、反転回路３５から、有意なハイレベルの検出信
号１３０が出力される（図７（ｄ）参照）。以上のよう
にして、クロック信号３０１が停止すると、発振停止検
出回路３０から有意な検出信号１３０が出力される。
出回路１０からの電圧検出信号１１０はローレベルにな
るので、Ｎチャネルトランジスタ３２のオフ状態が継続
する。従って、コンデンサ３３は継続して充電される。
すると、電圧信号１１１のレベルが上昇し、ついには電
源電圧レベルＶｄｄに達する（図７（ｃ）参照）。反転
回路３４は、しきい値レベルが電源電圧レベルＶｄｄよ
りやや小さいＶｔになるように設計されているものであ
る。よって、反転回路３４の出力がローレベルになる。
従って、反転回路３５から、有意なハイレベルの検出信
号１３０が出力される（図７（ｄ）参照）。以上のよう
にして、クロック信号３０１が停止すると、発振停止検
出回路３０から有意な検出信号１３０が出力される。
【００３４】実施の形態２．図８はこの発明の実施の形
態２による発振停止検出装置の構成を示すブロック図で
ある。ここでは、マイクロコンピュータ４０２に内蔵さ
れた発振停止検出装置を示す。図において、５１は論理
回路５２を有する発振停止検出制御回路、６０はマイク
ロコンピュータ４０２の制御レジスタ、６２は制御レジ
スタ６０のストップモードビットとマイクロコンピュー
タ４０２のＣＰＵ部（図示せず）からのストップ命令
（ＳＴＯＰ命令）に応じた信号との論理和をとる反転論
理和回路（ＮＯＲ回路）、６３はＮＯＲ回路６２の出力
信号１１５を反転する反転回路、６４は反転回路６３の
出力を反転する反転回路、６５は反転回路６４の出力を
遅延する遅延回路、６６は遅延回路６５の出力を反転す
る反転回路である。
態２による発振停止検出装置の構成を示すブロック図で
ある。ここでは、マイクロコンピュータ４０２に内蔵さ
れた発振停止検出装置を示す。図において、５１は論理
回路５２を有する発振停止検出制御回路、６０はマイク
ロコンピュータ４０２の制御レジスタ、６２は制御レジ
スタ６０のストップモードビットとマイクロコンピュー
タ４０２のＣＰＵ部（図示せず）からのストップ命令
（ＳＴＯＰ命令）に応じた信号との論理和をとる反転論
理和回路（ＮＯＲ回路）、６３はＮＯＲ回路６２の出力
信号１１５を反転する反転回路、６４は反転回路６３の
出力を反転する反転回路、６５は反転回路６４の出力を
遅延する遅延回路、６６は遅延回路６５の出力を反転す
る反転回路である。
【００３５】７０は制御レジスタ６０の検出禁止ビット
とＣＰＵ部からの検出禁止命令（ＤＥ命令）に応じた信
号との論理和をとるＮＯＲ回路である。８０はリセット
信号入力端子２４２からのリセット信号を受けるシュミ
ットトリガ回路、８２はシュミットトリガ回路８０の出
力を遅延する遅延回路、８４は遅延回路８２の出力を反
転する反転回路、８６は反転回路８４の出力を反転する
反転回路である。２１１は入力端子２１２および出力端
子２１４に接続された振動子とともに動作してクロック
信号３０１を発生するＮＡＮＤ回路２１７および抵抗Ｒ
ｆを有するクロック信号発生部である。ＮＡＮＤ回路２
１７の一方の入力には、ＮＯＲ回路６２の出力が接続さ
れている。その他の構成要素は、図１に示された構成要
素と同じものである。
とＣＰＵ部からの検出禁止命令（ＤＥ命令）に応じた信
号との論理和をとるＮＯＲ回路である。８０はリセット
信号入力端子２４２からのリセット信号を受けるシュミ
ットトリガ回路、８２はシュミットトリガ回路８０の出
力を遅延する遅延回路、８４は遅延回路８２の出力を反
転する反転回路、８６は反転回路８４の出力を反転する
反転回路である。２１１は入力端子２１２および出力端
子２１４に接続された振動子とともに動作してクロック
信号３０１を発生するＮＡＮＤ回路２１７および抵抗Ｒ
ｆを有するクロック信号発生部である。ＮＡＮＤ回路２
１７の一方の入力には、ＮＯＲ回路６２の出力が接続さ
れている。その他の構成要素は、図１に示された構成要
素と同じものである。
【００３６】次に動作について説明する。マイクロコン
ピュータ４０２の動作モードの中には、クロック信号３
０１を停止させる低消費モード（ストップモード）があ
る。低消費モードは、例えば、ＣＰＵ部が特定命令であ
るＳＴＯＰ命令を実行するか、マイクロコンピュータ４
０２の制御レジスタ６０のストップモードビットがソフ
トウェアによってセットされることによって実現され
る。ＳＴＯＰ命令が実行されるか、または、制御レジス
タ６０のストップモードビットがセットされると、ＮＯ
Ｒ回路６２の出力がローレベルになるので、ＮＡＮＤ回
路２１７の出力は変化しない。すなわち、クロック信号
３０１は停止する。低消費モードではクロック信号３０
１は停止するが、この状態は異常状態ではない。従っ
て、低消費モードでは、発振停止検出制御は実行される
べきではない。
ピュータ４０２の動作モードの中には、クロック信号３
０１を停止させる低消費モード（ストップモード）があ
る。低消費モードは、例えば、ＣＰＵ部が特定命令であ
るＳＴＯＰ命令を実行するか、マイクロコンピュータ４
０２の制御レジスタ６０のストップモードビットがソフ
トウェアによってセットされることによって実現され
る。ＳＴＯＰ命令が実行されるか、または、制御レジス
タ６０のストップモードビットがセットされると、ＮＯ
Ｒ回路６２の出力がローレベルになるので、ＮＡＮＤ回
路２１７の出力は変化しない。すなわち、クロック信号
３０１は停止する。低消費モードではクロック信号３０
１は停止するが、この状態は異常状態ではない。従っ
て、低消費モードでは、発振停止検出制御は実行される
べきではない。
【００３７】論理回路５２は、反転回路６６の出力であ
る第１の禁止信号１１６、ＮＯＲ回路７０の出力である
第２の禁止信号１１７および反転回路８６の出力である
第３の禁止信号１１８を入力する。論理回路５２の出力
は、第１の禁止信号１１６がローレベルであり、かつ、
第２の禁止信号１１７および第３の禁止信号１１８がハ
イレベルのときに、ローレベルになる。すなわち、第１
の禁止信号１１６がハイレベルであるか、第２の禁止信
号１１７または第３の禁止信号１１８がローレベルであ
るときに、論理回路５２の出力であるイネーブル信号１
２０のレベルは検出禁止状態を示すハイレベルになる。
なお、第３の禁止信号１１８は、ＣＰＵ部に供給される
内部リセット信号でもある。
る第１の禁止信号１１６、ＮＯＲ回路７０の出力である
第２の禁止信号１１７および反転回路８６の出力である
第３の禁止信号１１８を入力する。論理回路５２の出力
は、第１の禁止信号１１６がローレベルであり、かつ、
第２の禁止信号１１７および第３の禁止信号１１８がハ
イレベルのときに、ローレベルになる。すなわち、第１
の禁止信号１１６がハイレベルであるか、第２の禁止信
号１１７または第３の禁止信号１１８がローレベルであ
るときに、論理回路５２の出力であるイネーブル信号１
２０のレベルは検出禁止状態を示すハイレベルになる。
なお、第３の禁止信号１１８は、ＣＰＵ部に供給される
内部リセット信号でもある。
【００３８】低消費モード時には、ＮＯＲ回路６２の出
力信号１１５がローレベルになるので、第１の禁止信号
１１６はハイレベルになる。従って、イネーブル信号１
２０のレベルは、検出禁止状態を示すハイレベルにな
る。電圧検出回路１０および発振停止検出回路３０は、
実施の形態１の場合と同様に動作する。イネーブル信号
１２０のレベルが検出禁止状態を示すハイレベルである
ときには、図７に示すように、発振停止検出回路３０
は、動作しない状態になる。
力信号１１５がローレベルになるので、第１の禁止信号
１１６はハイレベルになる。従って、イネーブル信号１
２０のレベルは、検出禁止状態を示すハイレベルにな
る。電圧検出回路１０および発振停止検出回路３０は、
実施の形態１の場合と同様に動作する。イネーブル信号
１２０のレベルが検出禁止状態を示すハイレベルである
ときには、図７に示すように、発振停止検出回路３０
は、動作しない状態になる。
【００３９】マイクロコンピュータ４０２が低消費モー
ドから通常モードに移行するときには、クロック信号発
生部２１１のクロック信号３０１の出力が再開される。
しかし、出力再開しても、クロック信号３０１の周波数
が安定するまでに時間がかかる。すると、低消費モード
が解除されたときからクロック信号３０１の周波数が安
定するまでに、発振停止検出回路３０が有意な検出信号
１３０を出力してしまう可能性がある。そこで、ＮＯＲ
回路６２の出力信号１１５をＴ1 遅延する遅延回路６５
が設けられる。遅延回路６５は、図９に示すように、Ｎ
ＯＲ回路６２の出力信号１１５をＴ1 遅延する。Ｔ1
は、クロック信号発生部２１１においてクロック信号３
０１の周波数が安定するまでの時間に対応した時間であ
る。従って、遅延回路６５によって、低消費モードが解
除されたときからＴ1 の期間、イネーブル信号１２０の
レベルは検出禁止状態を示すハイレベルに維持される。
この結果、低消費モード解除時のクロック信号３０１の
周波数不安定状態を異常と誤検出することは回避され
る。
ドから通常モードに移行するときには、クロック信号発
生部２１１のクロック信号３０１の出力が再開される。
しかし、出力再開しても、クロック信号３０１の周波数
が安定するまでに時間がかかる。すると、低消費モード
が解除されたときからクロック信号３０１の周波数が安
定するまでに、発振停止検出回路３０が有意な検出信号
１３０を出力してしまう可能性がある。そこで、ＮＯＲ
回路６２の出力信号１１５をＴ1 遅延する遅延回路６５
が設けられる。遅延回路６５は、図９に示すように、Ｎ
ＯＲ回路６２の出力信号１１５をＴ1 遅延する。Ｔ1
は、クロック信号発生部２１１においてクロック信号３
０１の周波数が安定するまでの時間に対応した時間であ
る。従って、遅延回路６５によって、低消費モードが解
除されたときからＴ1 の期間、イネーブル信号１２０の
レベルは検出禁止状態を示すハイレベルに維持される。
この結果、低消費モード解除時のクロック信号３０１の
周波数不安定状態を異常と誤検出することは回避され
る。
【００４０】マイクロコンピュータ４０２に電源が投入
されるとクロック信号発生部２１１からクロック信号３
０１が出力されるが、しばらくの間、クロック信号３０
１の周波数は不安定である。従って、マイクロコンピュ
ータ４０２の電源投入時に、発振停止検出回路３０が有
意な検出信号１３０を出力してしまう可能性がある。そ
こで、マイクロコンピュータ４０２の内部で使用される
リセット信号を用いて発振停止検出回路３０の動作を禁
止する。マイクロコンピュータ４０２の内部で使用され
るリセット信号は、リセット信号入力端子２４２から入
力される外部からのリセット信号が遅延回路８２で遅延
されたものであり、第３の禁止信号１１８に相当する。
されるとクロック信号発生部２１１からクロック信号３
０１が出力されるが、しばらくの間、クロック信号３０
１の周波数は不安定である。従って、マイクロコンピュ
ータ４０２の電源投入時に、発振停止検出回路３０が有
意な検出信号１３０を出力してしまう可能性がある。そ
こで、マイクロコンピュータ４０２の内部で使用される
リセット信号を用いて発振停止検出回路３０の動作を禁
止する。マイクロコンピュータ４０２の内部で使用され
るリセット信号は、リセット信号入力端子２４２から入
力される外部からのリセット信号が遅延回路８２で遅延
されたものであり、第３の禁止信号１１８に相当する。
【００４１】図１０は外部からのリセット信号と第３の
禁止信号（内部リセット信号）１１８との関係を示すタ
イミング図である。図に示すように、外部からのリセッ
ト信号がハイレベルに変化してからＴ2 後に第３の禁止
信号１１８がハイレベルになる。Ｔ2 は、クロック信号
３０１の周波数が安定するまでの時間を確保するのに十
分な時間に設定される。第３の禁止信号１１８がローレ
ベルである間、イネーブル信号１２０のレベルは検出禁
止状態を示すハイレベルである。すなわち、遅延回路８
２によって、クロック信号３０１の周波数が安定する前
にクロック信号３０１が停止したと判断されてしまうこ
とが防止される。
禁止信号（内部リセット信号）１１８との関係を示すタ
イミング図である。図に示すように、外部からのリセッ
ト信号がハイレベルに変化してからＴ2 後に第３の禁止
信号１１８がハイレベルになる。Ｔ2 は、クロック信号
３０１の周波数が安定するまでの時間を確保するのに十
分な時間に設定される。第３の禁止信号１１８がローレ
ベルである間、イネーブル信号１２０のレベルは検出禁
止状態を示すハイレベルである。すなわち、遅延回路８
２によって、クロック信号３０１の周波数が安定する前
にクロック信号３０１が停止したと判断されてしまうこ
とが防止される。
【００４２】低消費モードが解除されたとき、および、
マイクロコンピュータ４０２に電源が投入されたときだ
けではなく、任意に発振停止検出回路３０の動作を禁止
することができれば便利である。そこで、例えば、マイ
クロコンピュータ４０２において、特定命令であるＤＥ
命令が用意される。また、制御レジスタ６０に検出禁止
ビットが割り当てられる。検出禁止ビットは、ソフトウ
ェアによってオン／オフされる。ＤＥ命令が実行される
か、または、制御レジスタ６０の検出禁止ビットがセッ
トされるとＮＯＲ回路７０の出力がローレベルになる。
すなわち、第２の禁止信号１１７がローレベルになる。
従って、論理回路５２の出力であるイネーブル信号１２
０のレベルは検出禁止状態を示すハイレベルになる。
マイクロコンピュータ４０２に電源が投入されたときだ
けではなく、任意に発振停止検出回路３０の動作を禁止
することができれば便利である。そこで、例えば、マイ
クロコンピュータ４０２において、特定命令であるＤＥ
命令が用意される。また、制御レジスタ６０に検出禁止
ビットが割り当てられる。検出禁止ビットは、ソフトウ
ェアによってオン／オフされる。ＤＥ命令が実行される
か、または、制御レジスタ６０の検出禁止ビットがセッ
トされるとＮＯＲ回路７０の出力がローレベルになる。
すなわち、第２の禁止信号１１７がローレベルになる。
従って、論理回路５２の出力であるイネーブル信号１２
０のレベルは検出禁止状態を示すハイレベルになる。
【００４３】以上のようにして、発振停止検出回路３０
の動作は、低消費モード時およびマイクロコンピュータ
４０２の電源投入時に発振停止検出制御回路５１によっ
て動作禁止状態に設定される。従って、誤ってクロック
信号３０１が停止したと判断されることは防止される。
また、ソフトウェアによって発振停止検出回路３０を任
意に動作禁止状態に設定できるので、プログラム実行時
にクロック信号３０１の停止検出を行いたくないとき
に、容易に停止検出処理を中断できる。
の動作は、低消費モード時およびマイクロコンピュータ
４０２の電源投入時に発振停止検出制御回路５１によっ
て動作禁止状態に設定される。従って、誤ってクロック
信号３０１が停止したと判断されることは防止される。
また、ソフトウェアによって発振停止検出回路３０を任
意に動作禁止状態に設定できるので、プログラム実行時
にクロック信号３０１の停止検出を行いたくないとき
に、容易に停止検出処理を中断できる。
【００４４】実施の形態３．図１１はこの発明の実施の
形態３による発振停止検出装置の構成を示すブロック図
である。ここでは、マイクロコンピュータ４０３に内蔵
された発振停止検出装置を示す。図において、８０はリ
セット信号入力端子２４２からのリセット信号を受ける
シュミットトリガ回路、８８はシュミットトリガ回路８
０の出力がハイレベルで、かつ、検出信号１３０がロー
レベルのときに出力がハイレベルになる論理回路（強制
リセット回路）である。すなわち、論理回路８８の出力
は、シュミットトリガ回路８０の出力がローレベルであ
るか、または、検出信号１３０が有意なレベルであるハ
イレベルのときに、有意なローレベルになる。論理回路
８８の出力は、内部リセット信号１１８となる。２４４
は検出信号１３０を出力する出力端子である。その他の
構成要素は、図１に示された構成要素と同じものであ
る。
形態３による発振停止検出装置の構成を示すブロック図
である。ここでは、マイクロコンピュータ４０３に内蔵
された発振停止検出装置を示す。図において、８０はリ
セット信号入力端子２４２からのリセット信号を受ける
シュミットトリガ回路、８８はシュミットトリガ回路８
０の出力がハイレベルで、かつ、検出信号１３０がロー
レベルのときに出力がハイレベルになる論理回路（強制
リセット回路）である。すなわち、論理回路８８の出力
は、シュミットトリガ回路８０の出力がローレベルであ
るか、または、検出信号１３０が有意なレベルであるハ
イレベルのときに、有意なローレベルになる。論理回路
８８の出力は、内部リセット信号１１８となる。２４４
は検出信号１３０を出力する出力端子である。その他の
構成要素は、図１に示された構成要素と同じものであ
る。
【００４５】次に動作について説明する。クロック信号
発生部２１０、電圧検出回路１０、発振停止検出回路３
０および発振停止検出制御回路５０は実施の形態１の場
合と同様に動作する。しかし、この場合には、発振停止
検出回路３０がクロック信号３０１の停止を検出して検
出信号１３０をハイレベルにすると、論理回路８８を介
して、ＣＰＵ部（図示せず）に有意なローレベルの内部
リセット信号１１８が与えられる。従って、ＣＰＵ部は
強制的にリセット状態になる。
発生部２１０、電圧検出回路１０、発振停止検出回路３
０および発振停止検出制御回路５０は実施の形態１の場
合と同様に動作する。しかし、この場合には、発振停止
検出回路３０がクロック信号３０１の停止を検出して検
出信号１３０をハイレベルにすると、論理回路８８を介
して、ＣＰＵ部（図示せず）に有意なローレベルの内部
リセット信号１１８が与えられる。従って、ＣＰＵ部は
強制的にリセット状態になる。
【００４６】既に述べたように、マイクロコンピュータ
４０３の誤動作対策として、ソフトウェアにフェールセ
ーフ処理を盛り込むことによる対策、マイクロコンピュ
ータが内蔵するウォッチドッグタイマを使用することに
よる対策、マイクロコンピュータ４０３の外部に設けら
れた周辺回路（図示せず）による対策などがある。一般
に、誤動作対策用の周辺回路等は、マイクロコンピュー
タ４０３のリセット時の状態を想定して構成されてい
る。クロック信号３０１が停止した場合にはマイクロコ
ンピュータ４０３が介在する誤動作対策は有効に機能し
ない。しかし、クロック信号３０１が停止したときにＣ
ＰＵ部に内部リセット信号１１８が与えられれば、誤動
作対策用の周辺回路が有効に機能するので、周辺回路に
おいて、マイクロコンピュータ４０３に異常が生じたこ
とが検出される。
４０３の誤動作対策として、ソフトウェアにフェールセ
ーフ処理を盛り込むことによる対策、マイクロコンピュ
ータが内蔵するウォッチドッグタイマを使用することに
よる対策、マイクロコンピュータ４０３の外部に設けら
れた周辺回路（図示せず）による対策などがある。一般
に、誤動作対策用の周辺回路等は、マイクロコンピュー
タ４０３のリセット時の状態を想定して構成されてい
る。クロック信号３０１が停止した場合にはマイクロコ
ンピュータ４０３が介在する誤動作対策は有効に機能し
ない。しかし、クロック信号３０１が停止したときにＣ
ＰＵ部に内部リセット信号１１８が与えられれば、誤動
作対策用の周辺回路が有効に機能するので、周辺回路に
おいて、マイクロコンピュータ４０３に異常が生じたこ
とが検出される。
【００４７】また、クロック信号３０１の出力が再開さ
れたときに、ＣＰＵ部はリセット状態から動作を再開で
きるので、クロック信号３０１の出力再開時に、プログ
ラムが正常に動作しないといった弊害も避けられる。さ
らに、この場合には、検出信号１３０は出力端子２４４
を介してマイクロコンピュータ４０３の外部に出力され
ているので、誤動作対策用の周辺回路は、より容易にマ
イクロコンピュータ４０３の異常を検出できる。
れたときに、ＣＰＵ部はリセット状態から動作を再開で
きるので、クロック信号３０１の出力再開時に、プログ
ラムが正常に動作しないといった弊害も避けられる。さ
らに、この場合には、検出信号１３０は出力端子２４４
を介してマイクロコンピュータ４０３の外部に出力され
ているので、誤動作対策用の周辺回路は、より容易にマ
イクロコンピュータ４０３の異常を検出できる。
【００４８】なお、この実施の形態では、実施の形態１
において用いられたクロック信号発生部２１０が設けら
れた場合を示したが、実施の形態２の構成のように、制
御レジスタ６０からのストップモードビットやＣＰＵ部
からのＳＴＯＰ命令を使用するクロック信号発生部２１
１を用いてもよい。また、実施の形態２の構成のよう
に、第１の禁止信号１１６、第２の禁止信号１１７およ
び内部リセット信号（第３の禁止信号）１１８を使用す
る発振停止検出制御回路５１を用いてもよい。
において用いられたクロック信号発生部２１０が設けら
れた場合を示したが、実施の形態２の構成のように、制
御レジスタ６０からのストップモードビットやＣＰＵ部
からのＳＴＯＰ命令を使用するクロック信号発生部２１
１を用いてもよい。また、実施の形態２の構成のよう
に、第１の禁止信号１１６、第２の禁止信号１１７およ
び内部リセット信号（第３の禁止信号）１１８を使用す
る発振停止検出制御回路５１を用いてもよい。
【００４９】実施の形態４．図１２はこの発明の実施の
形態４による発振停止検出装置の構成を示すブロック図
である。ここでは、マイクロコンピュータ４０４に内蔵
された発振停止検出装置を示す。マイクロコンピュータ
４０４には、クロック信号発生部２１０の他にサブクロ
ック信号発生部を有するものがある。そのような構成に
よって、マイクロコンピュータ４０４は、クロック信号
発生部２１０からのクロック信号３０１とサブクロック
信号発生部からの低速のクロック信号とを、処理に要求
される速度に応じて適宜切り換えて使用することができ
る。
形態４による発振停止検出装置の構成を示すブロック図
である。ここでは、マイクロコンピュータ４０４に内蔵
された発振停止検出装置を示す。マイクロコンピュータ
４０４には、クロック信号発生部２１０の他にサブクロ
ック信号発生部を有するものがある。そのような構成に
よって、マイクロコンピュータ４０４は、クロック信号
発生部２１０からのクロック信号３０１とサブクロック
信号発生部からの低速のクロック信号とを、処理に要求
される速度に応じて適宜切り換えて使用することができ
る。
【００５０】図１２において、２６０は入力端子２６２
および出力端子２６４に接続された振動子とともに動作
してクロック信号３１１を発生する反転回路２６６およ
び抵抗Ｒｓを有するサブクロック信号発生部、１９はサ
ブクロック信号発生部２６０からのクロック信号３１１
を対象に電圧検出を行い電圧検出信号１１９を発生する
電圧検出回路、３９は電圧検出信号１１９を用いてクロ
ック信号３１１の停止検出を行い検出信号１３９を出力
する発振停止検出回路、５９は発振停止検出回路３９に
イネーブル信号１２９を与える発振停止検出制御回路、
６１は検出信号１３０，１３９の状態を格納するレジス
タ、９０はクロック信号発生部２１０からのクロック信
号３０１とサブクロック信号発生部２６０からのクロッ
ク信号３１１とのうちのいずれかを選択するスイッチ回
路である。なお、電圧検出回路１９、発振停止検出回路
３９および発振停止検出制御回路５９は、それぞれ、電
圧検出回路１０、発振停止検出回路３０および発振停止
検出制御回路５０と同様に構成される。
および出力端子２６４に接続された振動子とともに動作
してクロック信号３１１を発生する反転回路２６６およ
び抵抗Ｒｓを有するサブクロック信号発生部、１９はサ
ブクロック信号発生部２６０からのクロック信号３１１
を対象に電圧検出を行い電圧検出信号１１９を発生する
電圧検出回路、３９は電圧検出信号１１９を用いてクロ
ック信号３１１の停止検出を行い検出信号１３９を出力
する発振停止検出回路、５９は発振停止検出回路３９に
イネーブル信号１２９を与える発振停止検出制御回路、
６１は検出信号１３０，１３９の状態を格納するレジス
タ、９０はクロック信号発生部２１０からのクロック信
号３０１とサブクロック信号発生部２６０からのクロッ
ク信号３１１とのうちのいずれかを選択するスイッチ回
路である。なお、電圧検出回路１９、発振停止検出回路
３９および発振停止検出制御回路５９は、それぞれ、電
圧検出回路１０、発振停止検出回路３０および発振停止
検出制御回路５０と同様に構成される。
【００５１】次に動作について説明する。クロック信号
発生部２１０、電圧検出回路１０、発振停止検出回路３
０および発振停止検出制御回路５０は、実施の形態１の
場合と同様に動作する。サブクロック信号発生部２６
０、電圧検出回路１９、発振停止検出回路３９および発
振停止検出制御回路５９も、それぞれ、クロック信号発
生部２１０、電圧検出回路１０、発振停止検出回路３０
および発振停止検出制御回路５０と同様に動作する。ス
イッチ回路９０は、ＣＰＵ部（図示せず）の制御によっ
て、クロック信号３０１とクロック信号３１１とのうち
のいずれかを選択する。マイクロコンピュータ４０４
は、選択された方のクロック信号にもとづいて動作す
る。
発生部２１０、電圧検出回路１０、発振停止検出回路３
０および発振停止検出制御回路５０は、実施の形態１の
場合と同様に動作する。サブクロック信号発生部２６
０、電圧検出回路１９、発振停止検出回路３９および発
振停止検出制御回路５９も、それぞれ、クロック信号発
生部２１０、電圧検出回路１０、発振停止検出回路３０
および発振停止検出制御回路５０と同様に動作する。ス
イッチ回路９０は、ＣＰＵ部（図示せず）の制御によっ
て、クロック信号３０１とクロック信号３１１とのうち
のいずれかを選択する。マイクロコンピュータ４０４
は、選択された方のクロック信号にもとづいて動作す
る。
【００５２】レジスタ６１には、発振停止検出回路３０
からの検出信号１３０および発振停止検出回路３９から
の検出信号１３９が設定される。従って、例えば、マイ
クロコンピュータ４０４がクロック信号３０１にもとづ
いて動作しているときに、ＣＰＵ部は、レジスタ６１の
該当ビットを確認することによって、サブクロック信号
発生部２６０からのクロック信号３１１が停止したかど
うかを知ることができる。また、マイクロコンピュータ
４０４がクロック信号３１１にもとづいて動作している
ときに、ＣＰＵ部は、レジスタ６１の該当ビットを確認
することによって、クロック信号発生部２１０からのク
ロック信号３０１が停止したかどうかを知ることができ
る。
からの検出信号１３０および発振停止検出回路３９から
の検出信号１３９が設定される。従って、例えば、マイ
クロコンピュータ４０４がクロック信号３０１にもとづ
いて動作しているときに、ＣＰＵ部は、レジスタ６１の
該当ビットを確認することによって、サブクロック信号
発生部２６０からのクロック信号３１１が停止したかど
うかを知ることができる。また、マイクロコンピュータ
４０４がクロック信号３１１にもとづいて動作している
ときに、ＣＰＵ部は、レジスタ６１の該当ビットを確認
することによって、クロック信号発生部２１０からのク
ロック信号３０１が停止したかどうかを知ることができ
る。
【００５３】マイクロコンピュータ４０４がクロック信
号３０１にもとづいて動作しているときにＣＰＵ部がク
ロック信号３１１の停止を認識すると、ＣＰＵ部は、誤
動作対策を実施することができる。すなわち、ソフトウ
ェアによって誤動作対策を行うことができる。例えば、
以後、スイッチ回路９０を切り換えないようにするとい
った処理や、出力ポートにクロック信号３１１の停止を
示す信号を出力するといった処理を行うことができる。
マイクロコンピュータ４０４がクロック信号３１１にも
とづいて動作しているときにも、同様に、ソフトウェア
で誤動作対策を実施することができる。
号３０１にもとづいて動作しているときにＣＰＵ部がク
ロック信号３１１の停止を認識すると、ＣＰＵ部は、誤
動作対策を実施することができる。すなわち、ソフトウ
ェアによって誤動作対策を行うことができる。例えば、
以後、スイッチ回路９０を切り換えないようにするとい
った処理や、出力ポートにクロック信号３１１の停止を
示す信号を出力するといった処理を行うことができる。
マイクロコンピュータ４０４がクロック信号３１１にも
とづいて動作しているときにも、同様に、ソフトウェア
で誤動作対策を実施することができる。
【００５４】なお、この実施の形態では、実施の形態１
において用いられたクロック信号発生部２１０が設けら
れた場合を示したが、実施の形態２の構成のように、制
御レジスタ６０からのストップモードビットやＣＰＵ部
からのＳＴＯＰ命令を使用するクロック信号発生部２１
１を用いてもよい。また、実施の形態２の構成のよう
に、第１の禁止信号１１６、第２の禁止信号１１７およ
び内部リセット信号（第３の禁止信号）１１８を使用す
る発振停止検出制御回路５１を用いてもよい。また、サ
ブクロック信号発生部２６０および発振停止検出制御回
路５９も、それぞれ、実施の形態２に示されたようなク
ロック信号発生部２１１および発振停止検出制御回路５
１のように構成してもよい。
において用いられたクロック信号発生部２１０が設けら
れた場合を示したが、実施の形態２の構成のように、制
御レジスタ６０からのストップモードビットやＣＰＵ部
からのＳＴＯＰ命令を使用するクロック信号発生部２１
１を用いてもよい。また、実施の形態２の構成のよう
に、第１の禁止信号１１６、第２の禁止信号１１７およ
び内部リセット信号（第３の禁止信号）１１８を使用す
る発振停止検出制御回路５１を用いてもよい。また、サ
ブクロック信号発生部２６０および発振停止検出制御回
路５９も、それぞれ、実施の形態２に示されたようなク
ロック信号発生部２１１および発振停止検出制御回路５
１のように構成してもよい。
【００５５】そのように構成すれば、クロック信号３０
１，３１１が停止した後再び出力再開されＣＰＵ部のリ
セット状態が解除されたときに、ＣＰＵ部は、レジスタ
６１の内容を確認することによって、クロック信号３０
１またはクロック信号３１１が一旦停止したことを認識
できる。
１，３１１が停止した後再び出力再開されＣＰＵ部のリ
セット状態が解除されたときに、ＣＰＵ部は、レジスタ
６１の内容を確認することによって、クロック信号３０
１またはクロック信号３１１が一旦停止したことを認識
できる。
【００５６】
【発明の効果】以上のように、請求項１記載の発明によ
れば、発振停止検出装置を、クロック信号発生部の出力
がハイレベル、ローレベルまたは中間レベルに収束した
ことを検出してそれらのレベルを示す電圧検出信号を出
力する電圧検出回路と、電圧検出信号にもとづいてクロ
ック信号が停止したことを示す検出信号を出力する発振
停止検出回路とを備えるように構成したので、様々な原
因によるクロック信号の停止を確実に検出できる効果が
ある。
れば、発振停止検出装置を、クロック信号発生部の出力
がハイレベル、ローレベルまたは中間レベルに収束した
ことを検出してそれらのレベルを示す電圧検出信号を出
力する電圧検出回路と、電圧検出信号にもとづいてクロ
ック信号が停止したことを示す検出信号を出力する発振
停止検出回路とを備えるように構成したので、様々な原
因によるクロック信号の停止を確実に検出できる効果が
ある。
【００５７】請求項２記載の発明によれば、発振停止検
出装置を、発振停止検出回路の動作を禁止する発振停止
検出制御回路を備えるように構成したので、半導体装置
が故障でないときにクロック信号が停止する場合に、誤
って半導体装置が故障であると検出されることを防止で
きる効果がある。
出装置を、発振停止検出回路の動作を禁止する発振停止
検出制御回路を備えるように構成したので、半導体装置
が故障でないときにクロック信号が停止する場合に、誤
って半導体装置が故障であると検出されることを防止で
きる効果がある。
【００５８】請求項３記載の発明によれば、発振停止検
出装置を、外部から与えられるリセット信号を遅延した
信号、強制的にクロック信号を停止するクロック停止モ
ードに応じた信号を遅延した信号、またはクロック信号
停止検出処理を強制的に禁止する信号が有意になると発
振停止検出回路の動作を禁止する発振停止検出制御回路
を有するように構成したので、リセット信号が出力され
たときや低消費モードのようなクロック停止モードにあ
るときに誤って半導体装置が故障であると検出されるこ
とを防止できるとともに、クロック信号停止検出処理を
ソフトウェアによって任意に禁止できる効果がある。
出装置を、外部から与えられるリセット信号を遅延した
信号、強制的にクロック信号を停止するクロック停止モ
ードに応じた信号を遅延した信号、またはクロック信号
停止検出処理を強制的に禁止する信号が有意になると発
振停止検出回路の動作を禁止する発振停止検出制御回路
を有するように構成したので、リセット信号が出力され
たときや低消費モードのようなクロック停止モードにあ
るときに誤って半導体装置が故障であると検出されるこ
とを防止できるとともに、クロック信号停止検出処理を
ソフトウェアによって任意に禁止できる効果がある。
【００５９】請求項４記載の発明によれば、発振停止検
出装置を、発振停止検出回路からの検出信号が有意にな
ると半導体装置の内部にリセット信号を与える強制リセ
ット回路を有するように構成したので、半導体装置の外
部に設けられる周辺回路において容易に半導体装置の故
障を検出できる効果がある。
出装置を、発振停止検出回路からの検出信号が有意にな
ると半導体装置の内部にリセット信号を与える強制リセ
ット回路を有するように構成したので、半導体装置の外
部に設けられる周辺回路において容易に半導体装置の故
障を検出できる効果がある。
【００６０】請求項５記載の発明によれば、発振停止検
出装置を、複数のクロック信号発生部からの各クロック
信号が停止したことを示す検出信号の状態を格納するレ
ジスタを有するように構成したので、発振停止検出装置
がマイクロコンピュータ等に適用された場合に、ソフト
ウェアによってクロック信号の停止を認識できる効果が
ある。
出装置を、複数のクロック信号発生部からの各クロック
信号が停止したことを示す検出信号の状態を格納するレ
ジスタを有するように構成したので、発振停止検出装置
がマイクロコンピュータ等に適用された場合に、ソフト
ウェアによってクロック信号の停止を認識できる効果が
ある。
【図１】 この発明の実施の形態１による発振停止検出
装置の構成を示すブロック図である。
装置の構成を示すブロック図である。
【図２】 電圧検出回路の一構成例を示す回路図であ
る。
る。
【図３】 発振停止検出回路の一構成例を示す回路図で
ある。
ある。
【図４】 電圧検出回路におけるしきい値を説明するた
めの波形図である。
めの波形図である。
【図５】 クロック信号と電圧検出回路における停止検
出信号との関係を示すタイミング図である。
出信号との関係を示すタイミング図である。
【図６】 クロック信号、電圧検出回路における停止検
出信号および電圧検出回路からの電圧検出信号の関係を
示すタイミング図である。
出信号および電圧検出回路からの電圧検出信号の関係を
示すタイミング図である。
【図７】 電圧検出回路からの電圧検出信号、発振停止
検出制御回路からのイネーブル信号および発振停止検出
回路からの検出信号の関係を示すタイミング図である。
検出制御回路からのイネーブル信号および発振停止検出
回路からの検出信号の関係を示すタイミング図である。
【図８】 この発明の実施の形態２による発振停止検出
装置の構成を示すブロック図である。
装置の構成を示すブロック図である。
【図９】 遅延回路の作用を説明するためのタイミング
図である。
図である。
【図１０】 外部からのリセット信号を遅延する遅延回
路の作用を説明するためのタイミング図である。
路の作用を説明するためのタイミング図である。
【図１１】 この発明の実施の形態３による発振停止検
出装置の構成を示すブロック図である。
出装置の構成を示すブロック図である。
【図１２】 この発明の実施の形態４による発振停止検
出装置の構成を示すブロック図である。
出装置の構成を示すブロック図である。
【図１３】 従来の発振停止検出装置の構成を示す回路
図である。
図である。
【図１４】 図１３における各部分の信号を示すタイミ
ング図である。
ング図である。
【図１５】 クロック信号発生部の一構成例を示すブロ
ック図である。
ック図である。
１０ 電圧検出回路、３０ 発振停止検出回路、５０，
５１ 発振停止検出制御回路、６１ レジスタ、８８
論理回路（強制リセット回路）。
５１ 発振停止検出制御回路、６１ レジスタ、８８
論理回路（強制リセット回路）。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 長 ▲よし▼樹 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 浅野 真弘 兵庫県伊丹市中央３丁目１番17号 三菱電 機セミコンダクタソフトウエア株式会社内
Claims (5)
- 【請求項１】 クロック信号を発生するクロック信号発
生部を有する半導体装置で用いられ、前記クロック信号
が停止したことを検出する発振停止検出装置において、
前記クロック信号発生部の出力がハイレベル、ローレベ
ルまたは中間レベルに収束したことを検出して電圧検出
信号を出力する電圧検出回路と、クロック信号発生部の
出力が各レベルに収束したことを前記電圧検出信号が示
すと、前記クロック信号が停止したことを示す検出信号
を出力する発振停止検出回路とを備えたことを特徴とす
る発振停止検出装置。 - 【請求項２】 発振停止検出回路の動作を禁止する発振
停止検出制御回路を備えたことを特徴とする請求項１記
載の発振停止検出装置。 - 【請求項３】 発振停止検出制御回路は、外部から半導
体装置に与えられるリセット信号を遅延した信号、強制
的にクロック信号を停止するクロック停止モードに応じ
た信号を遅延した信号、またはクロック信号停止検出処
理を強制的に禁止する信号が有意になると発振停止検出
回路の動作を禁止することを特徴とする請求項２記載の
発振停止検出装置。 - 【請求項４】 発振停止検出回路からの検出信号が有意
になると半導体装置の内部にリセット信号を与える強制
リセット回路を備えたことを特徴とする請求項１から請
求項３のうちのいずれか１項に記載の発振停止検出装
置。 - 【請求項５】 半導体装置は複数のクロック信号発生部
を有し、各クロック信号発生部からのクロック信号が停
止したことを示す検出信号の状態を格納するレジスタを
備えたことを特徴とする請求項１から請求項４のうちの
いずれか１項に記載の発振停止検出装置。
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|---|---|---|---|
| JP8140094A JPH09319456A (ja) | 1996-06-03 | 1996-06-03 | 発振停止検出装置 |
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