JP2019078728A - 監視装置 - Google Patents

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Abstract

【課題】故障検出率の高い監視装置を提供する。【解決手段】監視装置１００は、監視対象の異常検出を行う監視部と、電源が起動してからリセット解除待機時間が経過するまでの間に前記監視部が正常に機能しているか否かを診断する自己診断部と、前記リセット解除待機時間が経過してからリセット出力信号のリセット解除を行うリセット制御部とを有する。なお、前記自己診断部は、前記監視部が正常に機能していることを確認するまで診断を繰り返すとよい。また、前記自己診断部は、前記監視部に含まれる複数の監視機構の中から、テスト入力信号を入力する診断対象を順次切り替えつつ、診断対象とされた監視機構について、その出力信号が期待値と一致しているか否かを比較するとともに、診断対象以外の監視機構についても、それぞれの出力信号が期待値と一致しているか否かを比較するとよい。【選択図】図４

Description

本明細書中に開示されている発明は、監視装置に関する。
従来より、各種の電圧やクロック信号などを監視してそれらの異常検出を行う監視装置（いわゆる監視ＩＣ）が様々なアプリケーションで用いられている。
なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
国際公開第ＷＯ２０１３／０８４２７７号
しかしながら、上記従来の監視装置では、その故障検出率の向上について、さらなる改善の余地があった。
特に、近年では、車載用ＩＣに対して、ＩＳＯ２６２６２（自動車の電気／電子に関する機能安全についての国際規格）を順守することが求められており、車載用の監視ＩＣについても、フェイルセーフを念頭に置いた信頼性設計が重要となっている。
本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、故障検出率の高い監視装置を提供することを目的とする。
本明細書中に開示されている監視装置は、監視対象の異常検出を行う監視部と、電源が起動してからリセット解除待機時間が経過するまでの間に前記監視部が正常に機能しているか否かを診断する自己診断部と、前記リセット解除待機時間が経過してからリセット出力信号のリセット解除を行うリセット制御部を有する構成（第１の構成）とされている。
なお、上記第１の構成から成る監視装置において、前記自己診断部は、前記監視部が正常に機能していることを確認するまで診断を繰り返す構成（第２の構成）にするとよい。
また、上記第１または第２の構成から成る監視装置において、前記自己診断部は、前記監視部に含まれる複数の監視機構の中から、テスト入力信号を入力する診断対象を順次切り替えつつ、診断対象とされた監視機構について、その出力信号が期待値と一致しているか否かを比較するとともに、診断対象以外の監視機構についても、それぞれの出力信号が期待値と一致しているか否かを比較する構成（第３の構成）にするとよい。
また、上記第１〜第３いずれかの構成から成る監視装置において、前記監視部は、入力信号が上側閾値よりも高いか否かを検出する上側コンパレータと、前記入力信号が下側閾値よりも低いか否かを検出する下側コンパレータと、を含み、前記自己診断部は、前記入力信号として、前記上側閾値よりも高い第１テスト信号、前記上側閾値よりも低く前記下側閾値よりも高い第２テスト信号、及び、前記下側閾値よりも低い第３テスト信号を順次切り替えつつ、前記上側コンパレータ及び前記下側コンパレータ双方の出力信号が期待値と一致しているか否かを比較する構成（第４の構成）にするとよい。
また、上記第１〜第４いずれかの構成から成る監視装置において、前記自己診断部は、エラー個所を特定するためのエラーフラグを保持する構成（第５の構成）にするとよい。
また、本明細書に開示されている監視装置は、監視対象の異常検出を行う監視部と、前記監視部の有効／無効を切り替えるためのイネーブル信号が入力される入力端子と、前記監視部の有効／無効を通知するためのステータス信号を出力する出力端子と、を有する構成（第６の構成）とされている。
なお、上記第６の構成から成る監視装置において、前記監視部は、監視対象信号の周波数異常を検出するウォッチドッグタイマである構成（第７の構成）にするとよい。
また、本明細書に開示されている監視装置は、第１発振周波数の第１クロック信号を生成する第１オシレータと、前記第１発振周波数よりも低い第２発振周波数の第２クロック信号を生成する第２オシレータと、前記第１クロック信号を分周して前記第２発振周波数よりも低い第３発振周波数の第３クロック信号を生成する分周器と、前記第２クロック信号を用いて前記第３クロック信号の低周波数異常を検出する第１低周波数異常検出部と、前記第１クロック信号を用いて前記第２クロック信号の低周波数異常を検出する第２低周波数異常検出部と、を有する構成（第８の構成）とされている。
なお、上記第８の構成から成る監視装置において、前記第１クロック信号は、デジタル処理用のクロック信号であり、前記第２クロック信号は、ウォッチドッグタイマ用のクロック信号である構成（第９の構成）にするとよい。
また、上記第９の構成から成る監視装置は、前記第１クロック信号に同期して各種異常信号のラッチ出力を行うリセット制御部と、前記第１クロック信号の異常停止が検出されたときには前記リセット制御部の出力信号を無視して前記リセット出力信号を異常検出時の論理レベルに固定する論理ゲートをさらに有する構成（第１０の構成）にするとよい。
また、本明細書中に開示されている電子機器は、上記第１〜第１０いずれかの構成から成る監視装置を有する構成（第１１の構成）とされている。
また、本明細書中に開示されている車両は、上記第１１の構成から成る電子機器を有する構成（第１２の構成）とされている。
本明細書中に開示されている発明によれば、故障検出率の高い監視装置を提供することが可能となる。
電子機器の全体構成を示すブロック図 監視ＩＣの内部構成を示すブロック図 第１の起動シーケンスを示す模式図 第２の起動シーケンスを示す模式図 第２の起動シーケンスを示すタイミングチャート 第２の起動シーケンスを示す状態遷移図 テスト回路の一構成例を示す回路図 ＢＩＳＴの第１実施形態を示すタイミングチャート ＢＩＳＴの第２実施形態を示すタイミングチャート 第１実施形態における診断結果の一例を示すタイミングチャート 第１実施形態における診断結果の別の一例を示すタイミングチャート 第２実施形態における診断結果の一例を示すタイミングチャート 第２実施形態における診断結果の別の一例を示すタイミングチャート ＢＩＳＴエラー信号の生成動作を示すタイミングチャート ＢＩＳＴエラーフラグの格納領域を示すレジスタマップ 監視ＩＣとマイコンとの間で一方向通信が行われる様子を示す図 監視ＩＣとマイコンとの間で双方向通信が行われる様子を示す図 ステータス信号の生成動作を示すタイミングチャート イネーブル信号、ステータス信号、及び、端子状態の相関図 クロック検出部の第１構成例を示すブロック図 クロック検出部の判定動作を示す図 クロック検出部の第２構成例を示すブロック図 第１低周波数異常検出部の判定動作を示す図 第２低周波数異常検出部の判定動作を示す図 デジタル処理部の第１構成例を示す図 デジタル処理部の第２構成例を示す図 リセット出力動作の一例を示すタイミングチャート 車両の外観図
＜電子機器＞
図１は、電子機器の全体構成を示すブロック図である。本構成例の電子機器１は、監視ＩＣ１００と、パワーマネジメントＩＣ２００と、マイコン３００と、を有する。また、電子機器１は、上記の半導体装置１００〜３００に外付けされるディスクリート部品として、抵抗Ｒ１〜Ｒ１６とキャパシタＣ１を有する。
監視ＩＣ１００は、パワーマネジメントＩＣ２００から電源電圧ＶＤＤ（＝出力電圧ＶＯ１）の供給を受けて動作する半導体集積回路装置であり、パワーマネジメントＩＣ２００の各種出力電圧とマイコン３００の出力周波数をそれぞれ監視してそれらの異常検出を行う。なお、監視ＩＣ１００は、ＩＣ外部との電気的な接続を確立する手段として、複数の外部端子（ＶＤＤピン、ＧＮＤピン、ＲＳＴＩＮピン、ＲＳＴＯＵＴピン、ＤＩＮ１〜ＤＩＮ４ピン、ＰＧ１〜ＰＧ４ピン、ＲＴＷピン、ＷＤＩＮピン、ＷＤＥＮピン、及び、ＷＤＯＵＴピン）を備えている。
パワーマネジメントＩＣ２００は、バッテリ電圧ＶＢＡＴの供給を受けて動作する半導体集積回路装置であり、複数の出力電圧ＶＯ１〜ＶＯ５を生成して電子機器１の各部に供給する。なお、パワーマネジメントＩＣ２００に代えて、ディスクリートのＤＣ／ＤＣコンバータやＬＤＯ［low drop-out］レギュレータなどを用いることも可能である。
マイコン３００は、パワーマネジメントＩＣ２００から電源電圧ＶＤＤ（＝出力電圧ＶＯ１）の供給を受けて動作する半導体集積回路装置であり、監視ＩＣ１００やパワーマネジメントＩＣ２００を含む電子機器１全体の動作を統括的に制御する。
なお、マイコン３００は、監視ＩＣ１００から入力されるリセット出力信号ＲＳＴＯＵＴによりリセットされる。より具体的に述べると、マイコン３００は、リセット出力信号ＲＳＴＯＵＴがローレベルであるときにリセット状態（＝ディセーブル状態）となり、リセット出力信号ＲＳＴＯＵＴがハイレベルであるときにリセット解除状態（＝イネーブル状態）となる。
また、マイコン３００は、監視ＩＣ１００から入力されるパワーグッド信号ＰＧｘ（ただしｘ＝１，２，３，４であり、以下も同様）の論理レベルに応じて、パワーマネジメントＩＣ２００の出力電圧ＶＯｘが正常であるか否かを判定する機能を備えている。より具体的に述べると、マイコン３００は、パワーグッド信号ＰＧｘがハイレベルであるときに出力電圧ＶＯｘが正常であると判定し、パワーグッド信号ＰＧｘがローレベルであるときに出力電圧ＶＯｘが異常（例えば過電圧異常または低電圧異常）であると判定する。
また、マイコン３００は、監視ＩＣ１００のＷＤＩＮピン及びＷＤＥＮピンに対して、それぞれ、ウォッチドッグ入力信号ＷＤＩＮ（＝数十Ｈｚのリセットパルス信号）とウォッチドッグイネーブル信号ＷＤＥＮを出力する機能を備えている。さらに、マイコン３００は、自らが設定したウォッチドッグイネーブル信号ＷＤＥＮの論理レベルと、監視ＩＣ１００のＷＤＯＵＴピンから返ってくるウォッチドッグ出力信号ＷＤＯＵＴの論理レベルとの一致判定を行う機能も備えている。これらの諸機能については、後ほど詳述する。
抵抗Ｒ１及びＲ２は、出力電圧ＶＯ１の出力端と接地端との間に直列接続されており、出力電圧ＶＯ１の分圧回路として機能する。なお、抵抗Ｒ１及びＲ２相互間の接続ノード（＝分圧回路の出力端）は、監視ＩＣ１００のＲＳＴＩＮピンに接続されている。
抵抗Ｒ３及びＲ４は、出力電圧ＶＯ２の出力端と接地端との間に直列接続されており、出力電圧ＶＯ２の分圧回路として機能する。なお、抵抗Ｒ３及びＲ４相互間の接続ノード（＝分圧回路の出力端）は、監視ＩＣ１００のＤＩＮ１ピンに接続されている。
抵抗Ｒ５及びＲ６は、出力電圧ＶＯ３の出力端と接地端との間に直列接続されており、出力電圧ＶＯ３の分圧回路として機能する。なお、抵抗Ｒ５及びＲ６相互間の接続ノード（＝分圧回路の出力端）は、監視ＩＣ１００のＤＩＮ２ピンに接続されている。
抵抗Ｒ７及びＲ８は、出力電圧ＶＯ４の出力端と接地端との間に直列接続されており、出力電圧ＶＯ４の分圧回路として機能する。なお、抵抗Ｒ７及びＲ８相互間の接続ノード（＝分圧回路の出力端）は、監視ＩＣ１００のＤＩＮ３ピンに接続されている。
抵抗Ｒ９及びＲ１０は、出力電圧ＶＯ５の出力端と接地端の間に直列接続されており、出力電圧ＶＯ５の分圧回路として機能する。なお、抵抗Ｒ９及びＲ１０相互間の接続ノード（＝分圧回路の出力端）は、監視ＩＣ１００のＤＩＮ４ピンに接続されている。
抵抗Ｒ１１は、監視ＩＣ１００のＲＴＷピンと接地端との間に接続されており、オシレータの発振周波数設定素子として機能する。
抵抗Ｒ１２は、監視ＩＣ１００のＲＳＴＯＵＴピンと電源端との間に接続されており、監視ＩＣ１００からマイコン３００へのリセット出力信号ＲＳＴＯＵＴを電源電圧ＶＤＤに吊り上げるためのプルアップ抵抗として機能する。
抵抗Ｒ１３は、監視ＩＣ１００のＰＧ１ピンと電源端との間に接続されており、監視ＩＣ１００からマイコン３００へのパワーグッド信号ＰＧ１を電源電圧ＶＤＤに吊り上げるためのプルアップ抵抗として機能する。
抵抗Ｒ１４は、監視ＩＣ１００のＰＧ２ピンと電源端との間に接続されており、監視ＩＣ１００からマイコン３００へのパワーグッド信号ＰＧ２を電源電圧ＶＤＤに吊り上げるためのプルアップ抵抗として機能する。
抵抗Ｒ１５は、監視ＩＣ１００のＰＧ３ピンと電源端との間に接続されており、監視ＩＣ１００からマイコン３００へのパワーグッド信号ＰＧ３を電源電圧ＶＤＤに吊り上げるためのプルアップ抵抗として機能する。
抵抗Ｒ１６は、監視ＩＣ１００のＰＧ４ピンと電源端との間に接続されており、監視ＩＣ１００からマイコン３００へのパワーグッド信号ＰＧ４を電源電圧ＶＤＤに吊り上げるためのプルアップ抵抗として機能する。
キャパシタＣ１は、出力電圧ＶＯ１の出力端と接地端との間に接続されており、出力電圧ＶＯ１（＝電源電圧ＶＤＤ）の平滑手段として機能する。
＜監視ＩＣ＞
図２は、監視ＩＣ１００の内部構成を示すブロック図である。本構成例の監視ＩＣ１００には、基準電圧生成部１１１と、サブ基準電圧生成部１１２と、基準電圧検出部１２０と、ＵＶＬＯ［under voltage locked-out］部１３０と、閾値電圧生成部１４０〜１４９と、コンパレータ１５０〜１５９と、オシレータ１６１及び１６２と、デジタル処理部１７０と、Ｎチャネル型ＭＯＳ［metal oxide semiconductor］電界効果トランジスタ１８０〜１８４と、バッファ１９０と、が集積化されている。
基準電圧生成部１１１は、ＶＤＤピンに入力される電源電圧ＶＤＤから所定の基準電圧ＶＲＥＦを生成する。
サブ基準電圧生成部１１２は、電源電圧ＶＤＤから所定のサブ基準電圧ＶＲＥＦ２を生成する。
基準電圧検出部１２０は、電源電圧ＶＤＤの供給を受けて動作し、基準電圧ＶＲＥＦ及びサブ基準電圧ＶＲＥＦ２が正常に立ち上がっているか否かを検出して基準電圧検出信号ＶＲＥＦ＿ＤＥＴを生成する。なお、基準電圧検出信号ＶＲＥＦ＿ＤＥＴは、基準電圧ＶＲＥＦとサブ基準電圧ＶＲＥＦ２の双方が正常に立ち上がっているときにローレベルとなり、少なくとも一方が正常に立ち上がっていないときにハイレベルとなる。また、基準電圧検出部１２０には、ＢＩＳＴ［built-in self test］イネーブル信号ＢＩＳＴ＿ＥＮが入力されている。すなわち、基準電圧検出部１２０は、監視ＩＣ１００の起動時に自己診断対象となる監視部（ないしはこれに含まれている複数の監視機構の一つ）に相当する。
ＵＶＬＯ部１３０は、電源電圧ＶＤＤの低電圧異常を検出して低電圧異常信号ＵＶＬＯを出力する。低電圧異常信号ＵＶＬＯは、電源電圧ＶＤＤが低電圧異常解除値ＵＶＬＯ＿ＯＦＦよりも高くなったときにハイレベルとなり、電源電圧ＶＤＤが低電圧異常検出値ＵＶＬＯ＿ＯＮよりも低くなったときにローレベルとなる。
閾値電圧生成部１４０及び１４１は、それぞれ、基準電圧ＶＲＥＦを分圧して上側閾値電圧Ｖｔｈ０Ｈ（例えば０．８８Ｖ）及び下側閾値電圧Ｖｔｈ０Ｌ（例えば０．７２Ｖ）を生成する。
閾値電圧生成部１４２及び１４３は、それぞれ、基準電圧ＶＲＥＦを分圧して上側閾値電圧Ｖｔｈ１Ｈ（例えば０．８８Ｖ）及び下側閾値電圧Ｖｔｈ１Ｌ（例えば０．７２Ｖ）を生成する。
閾値電圧生成部１４４及び１４５は、それぞれ、基準電圧ＶＲＥＦを分圧して上側閾値電圧Ｖｔｈ２Ｈ（例えば０．８８Ｖ）及び下側閾値電圧Ｖｔｈ２Ｌ（例えば０．７２Ｖ）を生成する。
閾値電圧生成部１４６及び１４７は、それぞれ、基準電圧ＶＲＥＦを分圧して上側閾値電圧Ｖｔｈ３Ｈ（例えば０．８８Ｖ）及び下側閾値電圧Ｖｔｈ３Ｌ（例えば０．７２Ｖ）を生成する。
閾値電圧生成部１４８及び１４９は、それぞれ、基準電圧ＶＲＥＦを分圧して上側閾値電圧Ｖｔｈ４Ｈ（例えば０．８８Ｖ）及び下側閾値電圧Ｖｔｈ４Ｌ（例えば０．７２Ｖ）を生成する。
コンパレータ１５０は、電源電圧ＶＤＤの供給を受けて動作し、ＲＳＴＩＮピンから非反転入力端（＋）に入力されている入力電圧Ｖ０と、閾値電圧生成部１４０から反転入力端（−）に入力されている上側閾値電圧Ｖｔｈ０Ｈとを比較することにより、比較信号ＲＳＴＯＶＤを生成する。比較信号ＲＳＴＯＶＤは、Ｖ０＞Ｖｔｈ０Ｈであるときにハイレベルとなり、Ｖ０＜Ｖｔｈ０Ｈであるときにローレベルとなる。
コンパレータ１５１は、電源電圧ＶＤＤの供給を受けて動作し、ＲＳＴＩＮピンから反転入力端（−）に入力されている入力電圧Ｖ０と、閾値電圧生成部１４１から非反転入力端（−）に入力されている下側閾値電圧Ｖｔｈ０Ｌとを比較することにより、比較信号ＲＳＴＵＶＤを生成する。比較信号ＲＳＴＵＶＤは、Ｖ０＞Ｖｔｈ０Ｌであるときにローレベルとなり、Ｖ０＜Ｖｔｈ０Ｌであるときにハイレベルとなる。
コンパレータ１５２は、電源電圧ＶＤＤの供給を受けて動作し、ＤＩＮ１ピンから非反転入力端（＋）に入力されている入力電圧Ｖ１と、閾値電圧生成部１４２から反転入力端（−）に入力されている上側閾値電圧Ｖｔｈ１Ｈとを比較することにより、比較信号ＤＩＮ１ＯＶＤを生成する。比較信号ＤＩＮ１ＯＶＤは、Ｖ１＞Ｖｔｈ１Ｈであるときにハイレベルとなり、Ｖ１＜Ｖｔｈ１Ｈであるときにローレベルとなる。
コンパレータ１５３は、電源電圧ＶＤＤの供給を受けて動作し、ＤＩＮ１ピンから反転入力端（−）に入力されている入力電圧Ｖ１と、閾値電圧生成部１４３から非反転入力端（−）に入力される下側閾値電圧Ｖｔｈ１Ｌとを比較することにより、比較信号ＤＩＮ１ＵＶＤを生成する。比較信号ＤＩＮ１ＵＶＤは、Ｖ１＞Ｖｔｈ１Ｌであるときにローレベルとなり、Ｖ１＜Ｖｔｈ１Ｌであるときにハイレベルとなる。
コンパレータ１５４は、電源電圧ＶＤＤの供給を受けて動作し、ＤＩＮ２ピンから非反転入力端（＋）に入力されている入力電圧Ｖ２と、閾値電圧生成部１４４から反転入力端（−）に入力されている上側閾値電圧Ｖｔｈ２Ｈとを比較することにより、比較信号ＤＩＮ２ＯＶＤを生成する。比較信号ＤＩＮ２ＯＶＤは、Ｖ２＞Ｖｔｈ２Ｈであるときにハイレベルとなり、Ｖ２＜Ｖｔｈ２Ｈであるときにローレベルとなる。
コンパレータ１５５は、電源電圧ＶＤＤの供給を受けて動作し、ＤＩＮ２ピンから反転入力端（−）に入力されている入力電圧Ｖ２と、閾値電圧生成部１４５から非反転入力端（−）に入力される下側閾値電圧Ｖｔｈ２Ｌとを比較することにより、比較信号ＤＩＮ２ＵＶＤを生成する。比較信号ＤＩＮ２ＵＶＤは、Ｖ２＞Ｖｔｈ２Ｌであるときにローレベルとなり、Ｖ２＜Ｖｔｈ２Ｌであるときにハイレベルとなる。
コンパレータ１５６は、電源電圧ＶＤＤの供給を受けて動作し、ＤＩＮ３ピンから非反転入力端（＋）に入力されている入力電圧Ｖ３と、閾値電圧生成部１４６から反転入力端（−）に入力されている上側閾値電圧Ｖｔｈ３Ｈとを比較することにより、比較信号ＤＩＮ３ＯＶＤを生成する。比較信号ＤＩＮ３ＯＶＤは、Ｖ３＞Ｖｔｈ３Ｈであるときにハイレベルとなり、Ｖ３＜Ｖｔｈ３Ｈであるときにローレベルとなる。
コンパレータ１５７は、電源電圧ＶＤＤの供給を受けて動作し、ＤＩＮ３ピンから反転入力端（−）に入力されている入力電圧Ｖ３と、閾値電圧生成部１４７から非反転入力端（−）に入力される下側閾値電圧Ｖｔｈ３Ｌとを比較することにより、比較信号ＤＩＮ３ＵＶＤを生成する。比較信号ＤＩＮ３ＵＶＤは、Ｖ３＞Ｖｔｈ３Ｌであるときにローレベルとなり、Ｖ３＜Ｖｔｈ３Ｌであるときにハイレベルとなる。
コンパレータ１５８は、電源電圧ＶＤＤの供給を受けて動作し、ＤＩＮ４ピンから非反転入力端（＋）に入力されている入力電圧Ｖ４と、閾値電圧生成部１４８から反転入力端（−）に入力されている上側閾値電圧Ｖｔｈ４Ｈとを比較することにより、比較信号ＤＩＮ４ＯＶＤを生成する。比較信号ＤＩＮ４ＯＶＤは、Ｖ４＞Ｖｔｈ４Ｈであるときにハイレベルとなり、Ｖ４＜Ｖｔｈ４Ｈであるときにローレベルとなる。
コンパレータ１５９は、電源電圧ＶＤＤの供給を受けて動作し、ＤＩＮ４ピンから反転入力端（−）に入力されている入力電圧Ｖ４と、閾値電圧生成部１４９から非反転入力端（−）に入力される下側閾値電圧Ｖｔｈ４Ｌとを比較することにより、比較信号ＤＩＮ４ＵＶＤを生成する。比較信号ＤＩＮ４ＵＶＤは、Ｖ４＞Ｖｔｈ４Ｌであるときにローレベルとなり、Ｖ４＜Ｖｔｈ４Ｌであるときにハイレベルとなる。
なお、上記のコンパレータ１５１〜１５９には、それぞれ、ＢＩＳＴイネーブル信号ＢＩＳＴ＿ＥＮが入力されている。すなわち、コンパレータ１５１〜１５９は、それぞれ、監視ＩＣ１００の起動時に自己診断対象となる監視部（ないしはこれに含まれている複数の監視機構の一つ）に相当する。
オシレータ１６１は、電源電圧ＶＤＤと基準電圧ＶＲＥＦの供給を受けて動作し、デジタル処理部１７０で用いられる発振周波数ｆ１（例えばｆ１＝２．２ＭＨｚ）のクロック信号ＣＬＫ１を生成する。
オシレータ１６２は、電源電圧ＶＤＤと基準電圧ＶＲＥＦの供給を受けて動作し、デジタル処理部１７０（特にウォッチドッグタイマ１７３）で用いられる発振周波数ｆ２（例えばｆ２＝５００ｋＨｚ）のクロック信号ＣＬＫ２を生成する。なお、クロック信号ＣＬＫ２の発振周波数ｆ２は、ＲＴＷピンに外付けされる抵抗Ｒ１１（図１を参照）により、任意に調整することが可能である。
また、上記のオシレータ１６１及び１６２は、それぞれ、低電圧異常信号ＵＶＬＯによりリセットされる。より具体的に述べると、オシレータ１６１及び１６２は、それぞれ、低電圧異常信号ＵＶＬＯがローレベルであるときにリセット状態（＝ディセーブル状態）となり、低電圧異常信号ＵＶＬＯがハイレベルであるときにリセット解除状態（＝イネーブル状態）となる。
デジタル処理部１７０は、電源電圧ＶＤＤの供給を受けて動作し、各種入力信号の監視処理や各種出力信号の生成処理を行う。また、デジタル処理部１７０は、低電圧異常信号ＵＶＬＯによりリセットされる。より具体的に述べると、デジタル処理部１７０は、低電圧異常信号ＵＶＬＯがローレベルであるときにリセット状態（＝ディセーブル状態）となり、低電圧異常信号ＵＶＬＯがハイレベルであるときにリセット解除状態（＝イネーブル状態）となる。なお、デジタル処理部１７０の内部構成及び動作については後述する。
トランジスタ１８０は、ＲＳＴＯＵＴピン（＝リセット出力信号ＲＳＴＯＵＴの出力端子）と接地端との間に接続されており、デジタル処理部１７０から入力されるゲート信号Ｇ０に応じてオン／オフされる。リセット出力信号ＲＳＴＯＵＴは、トランジスタ１８１がオンしているときにはローレベル（＝リセット時の論理レベル）となり、トランジスタ１８１がオフしているときにはハイレベル（＝リセット解除時の論理レベル）となる。
トランジスタ１８１は、ＰＧ１ピン（＝パワーグッド信号ＰＧ１の出力端子）と接地端との間に接続されており、デジタル処理部１７０から入力されるゲート信号Ｇ１に応じてオン／オフされる。パワーグッド信号ＰＧ１は、トランジスタ１８１がオンしているときにはローレベル（＝異常時の論理レベル）となり、トランジスタ１８１がオフしているときにはハイレベル（＝正常時の論理レベル）となる。
トランジスタ１８２は、ＰＧ２ピン（＝パワーグッド信号ＰＧ２の出力端子）と接地端との間に接続されており、デジタル処理部１７０から入力されるゲート信号Ｇ２に応じてオン／オフされる。パワーグッド信号ＰＧ２は、トランジスタ１８２がオンしているときにはローレベル（＝異常時の論理レベル）となり、トランジスタ１８２がオフしているときにはハイレベル（＝正常時の論理レベル）となる。
トランジスタ１８３は、ＰＧ３ピン（＝パワーグッド信号ＰＧ３の出力端子）と接地端との間に接続されており、デジタル処理部１７０から入力されるゲート信号Ｇ３に応じてオン／オフされる。パワーグッド信号ＰＧ３は、トランジスタ１８３がオンしているときにはローレベル（＝異常時の論理レベル）となり、トランジスタ１８３がオフしているときにはハイレベル（＝正常時の論理レベル）となる。
トランジスタ１８４は、ＰＧ４ピン（＝パワーグッド信号ＰＧ４の出力端子）と接地端との間に接続されており、デジタル処理部１７０から入力されるゲート信号Ｇ４に応じてオン／オフされる。パワーグッド信号ＰＧ４は、トランジスタ１８４がオンしているときにはローレベル（＝異常時の論理レベル）となり、トランジスタ１８４がオフしているときにはハイレベル（＝正常時の論理レベル）となる。
バッファ１９０は、電源電圧ＶＤＤの供給を受けて動作し、デジタル処理部１７０から入力される入力信号（＝後述の内部ウォッチドッグイネーブル信号ＷＤＥＮ２）をバッファしてＷＤＯＵＴピン（＝ウォッチドッグ出力信号ＷＤＯＵＴの出力端子）に出力する。
＜デジタル処理部＞
引き続き、図２を参照しながら、デジタル処理部１７０の内部構成について説明する。本構成例のデジタル処理部１７０は、自己診断部１７１と、クロック検出部１７２と、ウォッチドッグタイマ１７３と、フィルタＦＬＴ０〜ＦＬＴ４と、カウンタＣＮＴ０〜ＣＮＴ５と、論理和ゲートＯＲ０〜ＯＲ４及びＯＲ１０〜ＯＲ１４と、論理積ゲートＡＮＤ１と、インバータＩＮＶ１と、を含む。
自己診断部１７１は、監視ＩＣ１００の起動時において、基準電圧検出信号ＶＲＥＦ＿ＤＥＴと比較信号（ＲＳＴＯＶＤ、ＲＳＴＵＶＤ、ＤＩＮｘＯＶＤ、ＤＩＮｘＵＶＤ）をそれぞれチェックすることにより、基準電圧検出部１２０とコンパレータ１５０〜１５９がそれぞれ正常に機能しているか否かの自己診断動作（以下ではＢＩＳＴと略称する）を行い、ＢＩＳＴエラー信号ＢＩＳＴ＿ＥＲＲＯＲを生成する。なお、ＢＩＳＴエラー信号ＢＩＳＴ＿ＥＲＲＯＲは、基準電圧検出部１２０とコンパレータ１５０〜１５９のいずれかで異常が検出されたときにハイレベルとなる。
また、自己診断部１７１は、ＢＩＳＴイネーブル信号ＢＩＳＴ＿ＥＮを生成して、基準電圧検出部１２０とコンパレータ１５０〜１５９にそれぞれ送出する。なお、ＢＩＳＴイネーブル信号ＢＩＳＴ＿ＥＮは、ＢＩＳＴの実行中にハイレベルとなる。
クロック検出部１７２は、クロック信号ＣＬＫ１及びＣＬＫ２の周波数異常を検出してクロック検出信号ＣＬＫ＿ＤＥＴを生成する。クロック検出信号ＣＬＫ＿ＤＥＴは、クロック信号ＣＬＫ１またはＣＬＫ２の周波数異常が検出されたときにハイレベルとなる。
ウォッチドッグタイマ１７３は、クロック信号ＣＬＫ２のパルス数をカウントし、そのカウンタ値がＳＬＯＷ異常検出閾値に達したら、ウォッチドッグ検出信号ＷＤＴ＿ＤＥＴをハイレベル（＝異常時の論理レベル）に立ち上げる。ただし、ウォッチドッグタイマ１７３のカウンタ値は、ＷＤＩＮピンから入力されるウォッチドッグ入力信号ＷＤＩＮのパルスによりリセットされる。従って、ウォッチドッグタイマ１７３のカウンタ値がＳＬＯＷ異常検出閾値に達するまでの間に、ウォッチドッグ入力信号ＷＤＩＮのパルスが定期的に入力されている限り、ウォッチドッグ検出信号ＷＤＴ＿ＤＥＴは、ローレベル（＝正常時の論理レベル）に維持される。また、ウォッチドッグタイマ１７３は、ウォッチドッグ入力信号ＷＤＩＮのＦＡＳＴ異常を検出する機能も備えている。より具体的に述べると、ウォッチドッグタイマ１７３は、ウォッチドッグ入力信号ＷＤＩＮのパルス周期中に、カウンタ値がＦＡＳＴ異常検出閾値（＜ＳＬＯＷ異常検出閾値）に達しなければ、ウォッチドッグ検出信号ＷＤＴ＿ＤＥＴをハイレベルに立ち上げる。なお、ＷＤＩＮピンは、監視ＩＣ１００の内部でプルダウンされている。
論理和ゲートＯＲ０は、比較信号ＲＳＴＯＶＤ及びＲＳＴＵＶＤの論理和演算を行う。従って、論理和ゲートＯＲ０の出力信号は、比較信号ＲＳＴＯＶＤ及びＲＳＴＵＶＤの少なくとも一方がハイレベルであるときにハイレベルとなり、比較信号ＲＳＴＯＶＤ及びＲＳＴＵＶＤがいずれもローレベルであるときにローレベルとなる。
論理和ゲートＯＲ１は、比較信号ＤＩＮ１ＯＶＤ及びＤＩＮ１ＵＶＤの論理和演算を行う。従って、論理和ゲートＯＲ１の出力信号は、比較信号ＤＩＮ１ＯＶＤ及びＤＩＮ１ＵＶＤの少なくとも一方がハイレベルであるときにハイレベルとなり、比較信号ＤＩＮ１ＯＶＤ及びＤＩＮ１ＵＶＤがいずれもローレベルであるときにローレベルとなる。
論理和ゲートＯＲ２は、比較信号ＤＩＮ２ＯＶＤ及びＤＩＮ２ＵＶＤの論理和演算を行う。従って、論理和ゲートＯＲ２の出力信号は、比較信号ＤＩＮ２ＯＶＤ及びＤＩＮ２ＵＶＤの少なくとも一方がハイレベルであるときにハイレベルとなり、比較信号ＤＩＮ２ＯＶＤ及びＤＩＮ２ＵＶＤがいずれもローレベルであるときにローレベルとなる。
論理和ゲートＯＲ３は、比較信号ＤＩＮ３ＯＶＤ及びＤＩＮ３ＵＶＤの論理和演算を行う。従って、論理和ゲートＯＲ３の出力信号は、比較信号ＤＩＮ３ＯＶＤ及びＤＩＮ３ＵＶＤの少なくとも一方がハイレベルであるときにハイレベルとなり、比較信号ＤＩＮ３ＯＶＤ及びＤＩＮ３ＵＶＤがいずれもローレベルであるときにローレベルとなる。
論理和ゲートＯＲ４は、比較信号ＤＩＮ４ＯＶＤ及びＤＩＮ４ＵＶＤの論理和演算を行う。従って、論理和ゲートＯＲ４の出力信号は、比較信号ＤＩＮ４ＯＶＤ及びＤＩＮ４ＵＶＤの少なくとも一方がハイレベルであるときにハイレベルとなり、比較信号ＤＩＮ４ＯＶＤ及びＤＩＮ４ＵＶＤがいずれもローレベルであるときにローレベルとなる。
フィルタＦＬＴ０〜ＦＬＴ４は、それぞれ、論理和ゲートＯＲ０〜ＯＲ４の出力信号に所定のフィルタリング処理を施して後段に出力する。ただし、フィルタＦＬＴ０〜ＦＬＴ４は必須の構成要素ではなく、ノイズなどの懸念がない場合には、フィルタＦＬＴ０〜ＦＬＴ４を割愛して、論理和ゲートＯＲ０〜ＯＲ４の出力信号を後段にスルーしてもよい。
カウンタＣＮＴ０〜ＣＮＴ４は、それぞれ、フィルタＦＬＴ０〜ＦＬＴ４の出力信号に所定のカウンタ処理を施して後段に出力する。なお、カウンタＣＮＴ０の出力信号は、リセット入力検出信号ＲＳＴ＿ＩＮとして、論理和ゲートＯＲ１０に出力されている。ただし、カウンタＣＮＴ０〜ＣＮＴ４は必須の構成要素ではなく、ノイズなどの懸念がない場合には、カウンタＣＮＴ０〜ＣＮＴ４を割愛して、論理和ゲートＯＲ０〜ＯＲ４の出力信号（またはフィルタＦＬＴ０〜ＦＬＴ４の出力信号）を後段にスルーしてもよい。
論理和ゲートＯＲ１０は、基準電圧検出信号ＶＲＥＦ＿ＤＥＴ、リセット入力検出信号ＲＳＴＩＮ＿ＤＥＴ、ＢＩＳＴ異常検出信号ＢＩＳＴ＿ＥＲＲＯＲ、ウォッチドッグ検出信号ＷＤＴ＿ＤＥＴ、及び、クロック検出信号ＣＬＫ＿ＤＥＴの論理和演算を行うことにより、リセット出力検出信号ＲＳＴＯＵＴ＿ＤＥＴを生成する。従って、リセット出力検出信号ＲＳＴＯＵＴ＿ＤＥＴは、複数の入力信号のうち、いずれか一つでもハイレベルであるときにハイレベルとなり、その全てがローレベルであるときにローレベルとなる。なお、リセット出力検出信号ＲＳＴＯＵＴ＿ＤＥＴは、先述のゲート信号Ｇ０として、トランジスタ１８０のゲートに出力されている。
論理和ゲートＯＲ１１〜ＯＲ１４は、それぞれ、カウンタＣＮＴ１〜ＣＮＴ４の出力信号と基準電圧検出信号ＶＲＥＦ＿ＤＥＴとの論理和演算を行うことにより、パワーグッド検出信号ＰＧ１＿ＤＥＴ〜ＰＧ４＿ＤＥＴを生成する。従って、基準電圧検出信号ＶＲＥＦ＿ＤＥＴがローレベルであるときには、カウンタＣＮＴ１〜ＣＮＴ４の出力信号がパワーグッド検出信号ＰＧ１＿ＤＥＴ〜ＰＧ４＿ＤＥＴとしてそのままスルー出力される。一方、基準電圧検出信号ＶＲＥＦ＿ＤＥＴがハイレベルであるときには、カウンタＣＮＴ１〜ＣＮＴ４の出力信号に依ることなく、パワーグッド検出信号ＰＧ１＿ＤＥＴ〜ＰＧ４＿ＤＥＴがいずれもハイレベルに固定される。なお、パワーグッド検出信号ＰＧ１＿ＤＥＴ〜ＰＧ４＿ＤＥＴは、先述のゲート信号Ｇ１〜Ｇ４として、トランジスタ１８１〜１８４それぞれのゲートに出力されている。
カウンタＣＮＴ５は、ＷＤＥＮピンから入力されるウォッチドッグイネーブル信号ＷＤＥＮに所定のカウンタ処理を施して出力する。なお、ＷＤＥＮピンは、監視ＩＣ１００の内部でプルダウンされている。ただし、カウンタＣＮＴ５は必須の構成要素ではなく、ノイズなどの懸念がない場合には、カウンタＣＮＴ５を割愛して、ウォッチドッグイネーブル信号ＷＤＥＮを後段にスルーしてもよい。
インバータＩＮＶ１は、リセット出力検出信号ＲＳＴＯＵＴ＿ＤＥＴを論理反転して出力する。従って、インバータＩＮＶ１の出力信号は、リセット出力検出信号ＲＳＴＯＵＴ＿ＤＥＴがハイレベル（＝異常検出時の論理レベル）であるときにローレベルとなり、リセット出力検出信号ＲＳＴＯＵＴ＿ＤＥＴがローレベル（＝異常未検出時の論理レベル）であるときにハイレベルとなる。
論理積ゲートＡＮＤ１は、カウンタＣＮＴ５の出力信号とインバータＩＮＶ１の出力信号との論理積演算を行い、これを内部ウォッチドッグイネーブル信号ＷＤＥＮ２として、ウォッチドッグタイマ１７３に出力する。従って、インバータＩＮＶ１の出力信号がハイレベルであるときには、カウンタＣＮＴ５の出力信号が内部ウォッチドッグイネーブル信号ＷＤＥＮ２としてそのままスルー出力される。一方、インバータＩＮＶ１の出力信号がローレベルであるときには、カウンタＣＮＴ５の出力信号に依ることなく、内部ウォッチドッグイネーブル信号ＷＤＥＮ２がローレベルに固定される。
なお、ウォッチドッグタイマ１７３は、内部ウォッチドッグイネーブル信号ＷＤＥＮ２がハイレベルであるときに有効（＝イネーブル状態）となり、内部ウォッチドッグイネーブル信号ＷＤＥＮ２がローレベルであるときに無効（＝ディセーブル状態）となる。
また、内部ウォッチドッグイネーブル信号ＷＤＥＮ２は、バッファ１９０を介してＷＤＯＵＴピン（＝ウォッチドッグ出力信号ＷＤＯＵＴの出力端子）に出力されている。すなわち、ウォッチドッグ出力信号ＷＤＯＵＴは、内部ウォッチドッグイネーブル信号ＷＤＥＮ２と等価の２値信号であり、ウォッチドッグタイマ１７３の有効／無効をマイコン３００に通知するためのステータス信号として機能する。
なお、上記構成から成る監視ＩＣ１００は、その故障検出率を高めるために、監視機構の自己診断機能、内部クロックの自己監視機能、並びに、制御端子の監視機能などを備えている。以下では、これらの新機能について個別具体的に詳述する。
＜起動シーケンス＞
図３は、電子機器１における第１の起動シーケンス（＝一般的な起動シーケンス）を示す模式図である。本図の起動シーケンスでは、パワーマネジメントＩＣ２００による電源起動後、パワーマネジメントＩＣ２００からのリセット解除により、監視ＩＣ１００及びマイコン３００がそれぞれの動作を開始する。
このように、一般的な起動シーケンスは、自己診断機能付きの監視ＩＣ１００を想定したものではない。そのため、監視ＩＣ１００におけるＢＩＳＴの実施タイミングは、パワーマネジメントＩＣ２００からのリセット解除後となるので、電子機器１全体の起動時間に影響を与えてしまう。また、ＢＩＳＴの実施タイミングをマイコン３００で判断することもできない。以下では、このような不具合を解消することのできる第２の起動シーケンスについて提案する。
図４は、電子機器１における第２の起動シーケンス（＝新規な起動シーケンス）を示した模式図である。本図の起動シーケンスでは、パワーマネジメントＩＣ２００による電源起動後、監視ＩＣ１００において、所定のリセット解除待機時間ｔ１（詳細は後述）が経過するまでの間に、ＢＩＳＴが実施される。そして、監視ＩＣ１００に異常が検出されなければ、速やかに監視動作が開始され、さらに、リセット解除待機時間ｔ１が経過した時点で、マイコン３００のリセット解除が行われる。その結果、マイコン３００の動作が開始される。
このように、監視ＩＣ１００には、自己診断機能とリセット出力機能の双方が具備されている。このような構成を採用することにより、マイコン３００の動作開始タイミングに何ら影響を与えることなく、ＢＩＳＴを実施することができるので、電子機器１を従前と同様のタイミングで起動することが可能となる。
また、監視ＩＣ１００に着目すると、自身が正常に動作するか否かを自己診断した上で本来の監視動作を開始することができるので、故障検出率を向上することも可能となる。
図５は、上記した第２の起動シーケンスをより具体的に説明するためのタイミングチャートであり、本図の上段から中段にかけて、上側から順番に、監視ＩＣ１００の動作状態（ＳＴＡＴＥ）、電源電圧ＶＤＤ、リセット入力信号ＲＳＴＩＮ（＝図２の入力電圧Ｖ０に相当）、リセット出力信号ＲＳＴＯＵＴ、低電圧異常信号ＵＶＬＯ、通常モードにおける各種検出信号（ＶＲＥＦ＿ＤＥＴ、ＲＳＴＩＮ＿ＤＥＴ、ＰＧｘ＿ＤＥＴ）、並びに、ＢＩＳＴモードにおける各種検出信号（ＶＲＥＦ＿ＤＥＴ、ＲＳＴＩＮ＿ＤＥＴ、ＰＧｘ＿ＤＥＴ）とクロック信号ＣＬＫ１及びＣＬＫ２の自己監視状態が描写されている。
また、本図の下段には、ウォッチドッグタイマ１７３の動作開始挙動（ＳＴＡＴＥ、ＷＤＥＮ、ＷＤＴ）が、第１ケース（＝例えばＩＣ外部でＷＤＥＮピンがＶＤＤピンとショートされている場合）と第２ケース（＝ＷＤＥＮピンがマイコン３００により制御されている場合）に場合を分けて描写されている。
なお、本図中でハッチングが付されている信号は、それぞれの検出動作（ないしは生成動作）がアクティブであることを示している。
パワーマネジメントＩＣ２００が起動して、監視ＩＣ１００に電源電圧ＶＤＤが投入されると、低電圧異常信号ＵＶＬＯの検出動作がアクティブとなり、電源電圧ＶＤＤが低電圧異常解除値ＵＶＬＯ＿ＯＦＦまで上昇すると、監視ＩＣ１００がＯＦＦステートからＳＴＢＹステートに移行する。なお、ＯＦＦステートは、ＵＶＬＯ部１３０以外の回路部が全てシャットダウンした状態に相当する。一方、ＳＴＢＹステートは、ＵＶＬＯが解除されて、オシレータ１６１及び１６２がそれぞれの発振動作を開始した状態に相当する。また、ＳＴＢＹステートでは、基準電圧検出信号ＶＲＥＦ＿ＤＥＴとリセット入力検出信号ＲＳＴＩＮ＿ＤＥＴそれぞれの検出動作がアクティブとなる。なお、低電圧異常解除値ＵＶＬＯ＿ＯＦＦは、監視ＩＣ１００の最低動作可能電圧に基づいて設定するとよい。
その後、リセット入力信号ＲＳＴＩＮ（＝電源電圧ＶＤＤの分圧電圧に相当）がリセット解除値ＲＳＴ＿ＯＦＦまで上昇すると、監視ＩＣ１００がＳＴＢＹステートからＢＩＳＴステートに移行する。これ以降、クロック信号ＣＬＫ１及びＣＬＫ２の自己監視動作がアクティブとなる。また、ＳＴＢＹステートからＢＩＳＴステートへの移行と同時に、リセット解除待機時間ｔ１（例えば１０ｍｓ）のカウントが開始される。なお、リセット解除値ＲＳＴ＿ＯＦＦは、マイコン３００の最低動作可能電圧に基づいて設定するとよい。
また、ＢＩＳＴステートは、ＢＩＳＴ＿ＳＴＢＹステート（＝ＢＩＳＴの開始待機状態に相当）、ＢＩＳＴ＿ＷＯＲＫステート（＝ＢＩＳＴの実行状態に相当）、並びに、ＢＩＳＴ＿ＳＴＢＹ２ステート（＝ＢＩＳＴの結果判定状態に相当）の３つに細分化することができる。
特に、ＢＩＳＴ＿ＷＯＲＫステートでは、基準電圧検出信号ＶＲＥＦ＿ＤＥＴ、リセット入力検出信号ＲＳＴＩＮ＿ＤＥＴ、及び、パワーグッド検出信号ＰＧｘ＿ＤＥＴの検出動作が順次アクティブとされる。なお、ＢＩＳＴの手法については、後ほど具体例を挙げて詳述する。
また、上記３ステートを一巡するためのＢＩＳＴ所要時間ｔ２は、先出のリセット解除待機時間ｔ１と比べて、十分に短い時間（例えば１ｍｓ程度）で足りる。
ＢＩＳＴが正常に終了すると、監視ＩＣ１００がＢＩＳＴステートからＯＮ１ステートに移行し、これ以降、基準電圧検出信号ＶＲＥＦ＿ＤＥＴ、リセット入力検出信号ＲＳＴＩＮ＿ＤＥＴ、及び、パワーグッド検出信号ＰＧｘ＿ＤＥＴの検出動作（＝本来の監視動作に相当）がいずれもアクティブとなる。なお、ＯＮ１ステートは、ＢＩＳＴが正常終了し、リセット出力信号ＲＳＴＯＵＴがリセット解除されるまでの状態に相当する。
その後、リセット解除待機時間ｔ１が経過すると、監視ＩＣ１００がＯＮ１ステートからＯＮ２ステートに移行し、リセット出力信号ＲＳＴＯＵＴがハイレベルに立ち上げられて、マイコン３００がリセット解除される。ただし、この時点では、ウォッチドッグタイマ１７３が無効のままである。このように、ＯＮ２ステートは、マイコン３００のリセット解除後、ウォッチドッグタイマ１７３が検出動作を開始するまでの状態に相当する。
なお、第１ケースで示したように、監視ＩＣ１００の外部でＷＤＥＮピンがＶＤＤピンとショートされており、ＯＮ２ステートへの移行前からウォッチドッグイネーブル信号ＷＤＥＮがハイレベルとなっている場合には、リセット出力信号ＲＳＴＯＵＴがハイレベルに立ち上げられてから所定のウォッチドッグ待機時間ｔ３（例えば５００ｍｓ）が経過した時点で、監視ＩＣ１００がＯＮ２ステートからＯＮ３ステートに移行し、ウォッチドッグタイマ１７３が検出動作を開始する。
一方、第２ケースで示したように、ウォッチドッグイネーブル信号ＷＤＥＮがマイコン３００で制御されており、ＯＮ２ステートへの移行後にウォッチドッグイネーブル信号ＷＤＥＮがハイレベルとされる場合には、ウォッチドッグイネーブル信号ＷＤＥＮがハイレベルに立ち上げられた時点で、監視ＩＣ１００がＯＮ２ステートからＯＮ３ステートに遅滞なく移行し、ウォッチドッグタイマ１７３が検出動作を開始する。
以上で説明してきたように、監視ＩＣ１００は、監視対象の異常検出を行う監視部（＝基準電圧検出部１２０及びコンパレータ１５０〜１５９）と、電源が起動してからリセット解除待機時間ｔ１が経過するまでの間に上記の監視部が正常に機能しているか否かを診断する自己診断部１７１と、リセット解除待機時間ｔ１が経過してからリセット出力信号ＲＳＴＯＵＴのリセット解除を行うリセット制御部（＝図２５及び図２６のリセット制御部ＣＴＲＬを参照）と、を有する。このような構成を採用することにより、電子機器１の起動タイミングに影響を及ぼすことなく、故障検出率を向上することが可能となる。
なお、監視ＩＣ１００は、リセット入力信号ＲＳＴＩＮがリセット解除値ＲＳＴ＿ＯＦＦに達した後、所定のリセット解除待機時間ｔ１が経過するまでの間にＢＩＳＴを行い、自身の監視機能が正常であることを確認してからリセット出力信号ＲＳＴＯＵＴのリセット解除を行うものであり、従来のパワーオンリセット機能（＝監視対象電圧が所定値に達した時点で即座にリセット解除を行う機能）を単純に組み込んだものではない。
図６は、第２の起動シーケンスを示す状態遷移図（＝ステートマシン図）であり、本図中の各種ステート（ＯＦＦ、ＳＴＢＹ、ＢＩＳＴ、ＯＮ１、ＯＮ２、ＯＮ３）は、それぞれ、図５の各種ステートと対応している。
簡単に説明すると、ＯＦＦステートは、ＵＶＬＯ＝Ｈにより、ＳＴＢＹステートに移行する。ＳＴＢＹステートは、ＶＲＥＦ＿ＤＥＴ＝ＲＳＴＩＮ＿ＤＥＴ＝Ｌにより、ＢＩＳＴステートに移行する。ＢＩＳＴステートは、ＯＫ判定により、ＯＮ１ステートに移行する。ＯＮ１ステートは、ＲＳＴＯＵＴ＝Ｈにより、ＯＮ２ステートに移行する。ＯＮ２ステートは、ＷＤＯＵＴ＝Ｈにより、ＯＮ３ステートに移行し、ＲＳＴＯＵＴ＝Ｌにより、ＯＮ１ステートに移行する。ＯＮ３ステートは、ＷＤＯＵＴ＝Ｌにより、ＯＮ２ステートに移行し、ＲＳＴＯＵＴ＝Ｌにより、ＢＩＳＴステートに移行する。
ところで、ＢＩＳＴの診断対象（本構成例では、基準電圧検出部１２０及びコンパレータ１５０〜１５９）が多いほど、ノイズなどの過渡的な外来要因により、ＢＩＳＴステートで意図しないＮＧ判定を生じやすくなる。このようなＮＧ判定を安易に信頼して後続の処理を停止してしまうと、監視ＩＣ１００を正常に起動することができなくなるので、非常に都合が悪い。
そこで、自己診断部１７１は、ＢＩＳＴの診断対象が正常に機能していることを確認するまで診断を繰り返す。すなわち、図６で示すように、ＢＩＳＴステートは、ＮＧ判定が下されている限り、何度でもＢＩＳＴステートを繰り返す。その際、当然のことながら、リセット出力信号ＲＳＴＯＵＴは、ローレベルに維持されたままとなる。また、自己診断部１７１は、ＢＩＳＴエラー信号ＢＩＳＴ＿ＥＲＲＯＲをハイレベルに立ち上げて、ＢＩＳＴエラーフラグをレジスタに格納する（詳細は後述）。
このような起動シーケンスを採用することにより、ＢＩＳＴの診断結果に過渡的な異常が生じた場合であっても、ＢＩＳＴを繰り返して真の診断結果を得ることができる。従って、監視ＩＣ１００のノイズ耐性を改善することが可能となる。
なお、先にも述べたように、ＢＩＳＴ所要時間ｔ２は、リセット解除待機時間ｔ１よりも十分に短いので、ＢＩＳＴを２〜３回繰り返したとしても、マイコン３００のリセット解除タイミングが遅れることはない。
＜テスト回路＞
図７は、テスト回路の一構成例を示す回路図である。本図で示すように、監視ＩＣ１００には、先に説明したＢＩＳＴを実施するための手段として、複数のテスト回路（Ｔ１、Ｔ２、Ｔ１０〜Ｔ１４）が組み込まれている。
テスト回路Ｔ１及びＴ２は、基準電圧検出部１２０に取り付けられている。より具体的に述べると、基準電圧検出部１２０は、分圧電圧生成部１２１及び１２２と、コンパレータ１２３及び１２４と、を含み、テスト回路Ｔ１及びＴ２は、それぞれ、分圧電圧生成部１２１及び１２２に接続されている。
分圧電圧生成部１２１は、基準電圧ＶＲＥＦから分圧電圧Ｖｄ１Ｈ及びＶｄ１Ｌ（ただしＶｄ１Ｈ＞Ｖｄ１Ｌ）を生成する。
分圧電圧生成部１２２は、サブ基準電圧ＶＲＥＦ２から分圧電圧Ｖｄ２Ｈ及びＶｄ２Ｌ（ただしＶｄ２Ｈ＞Ｖｄ２Ｌ）を生成する。
コンパレータ１２３は、非反転入力端（＋）に入力される分圧電圧Ｖｄ２Ｈと、反転入力端（−）に入力される分圧電圧Ｖｄ１Ｌとを比較して、比較信号ＶＲＤＥＴ１を生成する。比較信号ＶＲＤＥＴ１は、Ｖｄ２Ｈ＞Ｖｄ１Ｌであるときにハイレベルとなり、Ｖｄ２Ｈ＜Ｖｄ１Ｌであるときにローレベルとなる。
コンパレータ１２４は、非反転入力端（＋）に入力される分圧電圧Ｖｄ１Ｈと、反転入力端（−）に入力される分圧電圧Ｖｄ２Ｌとを比較して、比較信号ＶＲＤＥＴ２を生成する。比較信号ＶＲＤＥＴ２は、Ｖｄ１Ｈ＞Ｖｄ２Ｌであるときにハイレベルとなり、Ｖｄ１Ｈ＜Ｖｄ２Ｌであるときにローレベルとなる。
テスト回路Ｔ１は、分圧電圧生成部１２１の中点ノードＡ（＝分圧電圧Ｖｄ１Ｈ及びＶｄ１Ｌそれぞれの出力端に挟まれている中間ノード）に接続されており、制御信号ＶＲＤＥＴ１ＳＷに応じて、中点ノードＡの電圧値を切り替える。具体的に述べると、テスト回路Ｔ１は、ＶＲＤＥＴ１ＳＷ＝Ｌであるときに中点ノードＡをオープンとし、ＶＲＤＥＴ１ＳＷ＝Ｈであるときに中点ノードＡを接地端にショートする。
テスト回路Ｔ２は、分圧電圧生成部１２２の中点ノードＢ（＝分圧電圧Ｖｄ２Ｈ及びＶｄ２Ｌそれぞれの出力端に挟まれている中間ノード）に接続されており、制御信号ＶＲＤＥＴ２ＳＷに応じて、中点ノードＢの電圧値を切り替える。具体的に述べると、テスト回路Ｔ２は、ＶＲＤＥＴ２ＳＷ＝Ｌであるときに中点ノードＢをオープンとし、ＶＲＤＥＴ２ＳＷ＝Ｈであるときに中点ノードＢを接地端にショートする。
テスト回路Ｔ１０は、入力電圧Ｖ０の印加端に接続されており、制御信号ＲＳＴＳＷ１〜ＲＳＴＳＷ４（＝択一的にハイレベルとされる２値信号）に応じて、入力電圧Ｖ０の電圧値を切り替える。具体的に述べると、テスト回路Ｔ１０は、ＲＳＴＳＷ１＝ＨであるときにＶ０＝ＲＳＴＩＮとし、ＲＳＴＳＷ２＝ＨであるときにＶ０＝Ｖ０Ｈ（例えば１．０４Ｖ）とし、ＲＳＴＳＷ３＝ＨであるときにＶ０＝Ｖ０Ｍ（例えば０．８Ｖ）とし、ＲＳＴＳＷ４＝ＨであるときにＶ０＝Ｖ０Ｌ（例えば０．５６Ｖ）とする。なお、上記３つのテスト入力電圧（Ｖ０Ｈ、Ｖ０Ｍ、Ｖ０Ｌ）は、それぞれ、基準電圧ＶＲＥＦを分圧して生成するとよい。
テスト回路Ｔ１１は、入力電圧Ｖ１の印加端に接続されており、制御信号ＤＩＮ１ＳＷ１〜ＤＩＮ１ＳＷ４（＝択一的にハイレベルとされる２値信号）に応じて、入力電圧Ｖ１の電圧値を切り替える。具体的に述べると、テスト回路Ｔ１１は、ＤＩＮ１ＳＷ１＝ＨであるときにＶ１＝ＤＩＮ１とし、ＤＩＮ１ＳＷ２＝ＨであるときにＶ１＝Ｖ１Ｈ（例えば１．０４Ｖ）とし、ＤＩＮ１ＳＷ３＝ＨであるときにＶ１＝Ｖ１Ｍ（例えば０．８Ｖ）とし、ＤＩＮ１ＳＷ４＝ＨであるときにＶ１＝Ｖ１Ｌ（例えば０．５６Ｖ）とする。なお、上記３つのテスト入力電圧（Ｖ１Ｈ、Ｖ１Ｍ、Ｖ１Ｌ）は、それぞれ、基準電圧ＶＲＥＦを分圧して生成するとよい。
テスト回路Ｔ１２は、入力電圧Ｖ２の印加端に接続されており、制御信号ＤＩＮ２ＳＷ１〜ＤＩＮ２ＳＷ４（＝択一的にハイレベルとされる２値信号）に応じて、入力電圧Ｖ２の電圧値を切り替える。具体的に述べると、テスト回路Ｔ１２は、ＤＩＮ２ＳＷ１＝ＨであるときにＶ２＝ＤＩＮ２とし、ＤＩＮ２ＳＷ２＝ＨであるときにＶ２＝Ｖ２Ｈ（例えば１．０４Ｖ）とし、ＤＩＮ２ＳＷ３＝ＨであるときにＶ２＝Ｖ２Ｍ（例えば０．８Ｖ）とし、ＤＩＮ２ＳＷ４＝ＨであるときにＶ２＝Ｖ２Ｌ（例えば０．５６Ｖ）とする。なお、上記３つのテスト入力電圧（Ｖ２Ｈ、Ｖ２Ｍ、Ｖ２Ｌ）は、それぞれ、基準電圧ＶＲＥＦを分圧して生成するとよい。
テスト回路Ｔ１３は、入力電圧Ｖ３の印加端に接続されており、制御信号ＤＩＮ３ＳＷ１〜ＤＩＮ３ＳＷ４（＝択一的にハイレベルとされる２値信号）に応じて、入力電圧Ｖ３の電圧値を切り替える。具体的に述べると、テスト回路Ｔ１３は、ＤＩＮ３ＳＷ１＝ＨであるときにＶ３＝ＤＩＮ３とし、ＤＩＮ３ＳＷ２＝ＨであるときにＶ３＝Ｖ３Ｈ（例えば１．０４Ｖ）とし、ＤＩＮ３ＳＷ３＝ＨであるときにＶ３＝Ｖ３Ｍ（例えば０．８Ｖ）とし、ＤＩＮ３ＳＷ４＝ＨであるときにＶ３＝Ｖ３Ｌ（例えば０．５６Ｖ）とする。なお、上記３つのテスト入力電圧（Ｖ３Ｈ、Ｖ３Ｍ、Ｖ３Ｌ）は、それぞれ、基準電圧ＶＲＥＦを分圧して生成するとよい。
テスト回路Ｔ１４は、入力電圧Ｖ４の印加端に接続されており、制御信号ＤＩＮ４ＳＷ１〜ＤＩＮ４ＳＷ４（＝択一的にハイレベルとされる２値信号）に応じて、入力電圧Ｖ４の電圧値を切り替える。具体的に述べると、テスト回路Ｔ１４は、ＤＩＮ４ＳＷ１＝ＨであるときにＶ４＝ＤＩＮ４とし、ＤＩＮ４ＳＷ２＝ＨであるときにＶ４＝Ｖ４Ｈ（例えば１．０４Ｖ）とし、ＤＩＮ４ＳＷ３＝ＨであるときにＶ４＝Ｖ４Ｍ（例えば０．８Ｖ）とし、ＤＩＮ４ＳＷ４＝ＨであるときにＶ４＝Ｖ４Ｌ（例えば０．５６Ｖ）とする。なお、上記３つのテスト入力電圧（Ｖ４Ｈ、Ｖ４Ｍ、Ｖ４Ｌ）は、それぞれ、基準電圧ＶＲＥＦを分圧して生成するとよい。
＜ＢＩＳＴ＞
図８は、ＢＩＳＴの第１実施形態を示すタイミングチャートであり、上から順番に、電源電圧ＶＤＤ、リセット入力信号ＲＳＴＩＮ、リセット出力信号ＲＳＴＯＵＴ、監視ＩＣ１００の動作状態（ＳＴＡＴＥ）、ＢＩＳＴイネーブル信号ＢＩＳＴ＿ＥＮ、クロック信号ＣＬＫ１のカウンタ値（ＣＯＵＮＴ）、各種の制御信号（ＶＲＤＥＴ１ＳＷ、ＶＲＤＥＴ２ＳＷ、ＲＳＴＳＷ１〜ＲＳＴＳＷ４、ＤＩＮ１ＳＷ１〜ＤＩＮ１ＳＷ４、ＤＩＮ２ＳＷ１〜ＤＩＮ２ＳＷ４、ＤＩＮ３ＳＷ１〜ＤＩＮ３ＳＷ４、ＤＩＮ４ＳＷ１〜ＤＩＮ４ＳＷ４）、カウンタ値ＣＯＵＮＴ（先出と同様）、各種の検出信号（ＶＲＤＥＴ１、ＶＲＤＥＴ２、ＲＳＴＯＶＤ、ＲＳＴＵＶＤ、ＤＩＮ１ＯＶＤ、ＤＩＮ１ＵＶＤ、ＤＩＮ２ＯＶＤ、ＤＩＮ２ＵＶＤ、ＤＩＮ３ＯＶＤ、ＤＩＮ３ＵＶＤ、ＤＩＮ４ＯＶＤ、ＤＩＮ４ＵＶＤ）が描写されている。
また、カウンタ値ＣＯＵＮＴのインクリメントタイミングにおいて、各種の検出信号に付されている上向き矢印は、それぞれの検出値と期待値との一致／不一致を判定するための比較タイミングを示している。
本図で示したように、ＢＩＳＴは、クロック信号ＣＬＫ１のカウンタ値ＣＯＵＮＴに同期して、その検出動作が順次進められていく。なお、ＢＩＳＴイネーブル信号ＢＩＳＴ＿ＥＮの立上りタイミングとカウンタ値ＣＯＵＮＴのインクリメントタイミングは、互いに非同期である。従って、ＢＩＳＴイネーブル信号ＢＩＳＴ＿ＥＮがハイレベルに立ち上がってから、カウンタ値ＣＯＵＴのインクリメントが開始されるまでの遅延時間ｔ１１は、最小で０μｓとなり、最大でカウンタ値ＣＯＵＮＴのインクリメント周期ｔ１２（例えば数十μｓ）となる。
ＣＯＵＮＴ＝「１」では、各種の制御信号のうち、制御信号（ＲＳＴＳＷ１、ＤＩＮ１ＳＷ１、ＤＩＮ２ＳＷ１、ＤＩＮ３ＳＷ１、ＤＩＮ４ＳＷ１）がハイレベルとなり、その他の制御信号がいずれもローレベルとなる。従って、図７のノードＡ及びＢは、いずれもオープンとなる。また、Ｖ０＝ＲＳＴＩＮとなり、Ｖ１＝ＤＩＮ１となり、Ｖ２＝ＤＩＮ２となり、Ｖ３＝ＤＩＮ３となり、Ｖ４＝ＤＩＮ４となる。
ＣＯＵＮＴ＝「２」では、各種の制御信号のうち、制御信号（ＲＳＴＳＷ３、ＤＩＮ１ＳＷ３、ＤＩＮ２ＳＷ３、ＤＩＮ３ＳＷ３、ＤＩＮ４ＳＷ３）がハイレベルとなり、その他の制御信号がいずれもローレベルとなる。従って、図７のノードＡ及びＢは、いずれもオープンに維持される。また、Ｖ０＝Ｖ０Ｍとなり、Ｖ１＝Ｖ１Ｍとなり、Ｖ２＝Ｖ２Ｍとなり、Ｖ３＝Ｖ３Ｍとなり、Ｖ４＝Ｖ４Ｍとなる。このとき、ＢＩＳＴの診断対象となる監視部（基準電圧検出部１２０及びコンパレータ１５０〜１５９）が正常ならば、全ての検出信号がローレベルとなるはずである。
ＣＯＵＮＴ＝「３」では、ＣＯＵＮＴ＝「２」の状態をベースとしつつ、制御信号ＶＲＤＥＴ１ＳＷがハイレベルとなる。従って、図７のノードＡが接地端にショートされる。このとき、上記の監視部が正常ならば、検出信号ＶＲＤＥＴ１のみがハイレベルとなり、その他の検出信号がいずれもローレベルとなるはずである。
ＣＯＵＮＴ＝「４」では、ＣＯＵＮＴ＝「２」の状態をベースとしつつ、制御信号ＶＲＤＥＴ２ＳＷがハイレベルとなる。従って、図７のノードＢが接地端にショートされる。このとき、上記の監視部が正常ならば、検出信号ＶＲＤＥＴ２のみがハイレベルとなり、その他の検出信号がいずれもローレベルとなるはずである。
ＣＯＵＮＴ＝「５」では、ＣＯＵＮＴ＝「２」の状態をベースとしつつ、制御信号ＲＳＴＳＷ２がハイレベルとなり、制御信号ＲＳＴＳＷ３がローレベルとなる。従って、Ｖ０＝Ｖ０Ｈとなる。このとき、上記の監視部が正常ならば、検出信号ＲＳＴＯＶＤのみがハイレベルとなり、その他の検出信号がいずれもローレベルとなるはずである。
ＣＯＵＮＴ＝「６」では、ＣＯＵＮＴ＝「２」の状態をベースとしつつ、制御信号ＲＳＴＳＷ４がハイレベルとなり、制御信号ＲＳＴＳＷ３がローレベルとなる。従って、Ｖ０＝Ｖ０Ｌとなる。このとき、上記の監視部が正常ならば、検出信号ＲＳＴＵＶＤのみがハイレベルとなり、その他の検出信号がいずれもローレベルとなるはずである。
ＣＯＵＮＴ＝「７」では、ＣＯＵＮＴ＝「２」と同一の状態に戻される。従って、上記の監視部が正常ならば、全ての検出信号がローレベルとなるはずである。
ＣＯＵＮＴ＝「８」では、ＣＯＵＮＴ＝「７」の状態をベースとしつつ、制御信号ＤＩＮ１ＳＷ２がハイレベルとなり、制御信号ＤＩＮ１ＳＷ３がローレベルとなる。従って、Ｖ１＝Ｖ１Ｈとなる。このとき、上記の監視部が正常ならば、検出信号ＤＩＮ１ＯＶＤのみがハイレベルとなり、その他の検出信号がいずれもローレベルとなるはずである。
ＣＯＵＮＴ＝「９」では、ＣＯＵＮＴ＝「７」の状態をベースとしつつ、制御信号ＤＩＮ１ＳＷ４がハイレベルとなり、制御信号ＤＩＮ１ＳＷ３がローレベルとなる。従って、Ｖ１＝Ｖ１Ｌとなる。このとき、上記の監視部が正常ならば、検出信号ＤＩＮ１ＵＶＤのみがハイレベルとなり、その他の検出信号がいずれもローレベルとなるはずである。
ＣＯＵＮＴ＝「Ａ」では、ＣＯＵＮＴ＝「７」と同一の状態に戻される。従って、上記の監視部が正常ならば、全ての検出信号がローレベルとなるはずである。
ＣＯＵＮＴ＝「Ｂ」では、ＣＯＵＮＴ＝「Ａ」の状態をベースとしつつ、制御信号ＤＩＮ２ＳＷ２がハイレベルとなり、制御信号ＤＩＮ２ＳＷ３がローレベルとなる。従って、Ｖ２＝Ｖ２Ｈとなる。このとき、上記の監視部が正常ならば、検出信号ＤＩＮ２ＯＶＤのみがハイレベルとなり、その他の検出信号がいずれもローレベルとなるはずである。
ＣＯＵＮＴ＝「Ｃ」では、ＣＯＵＮＴ＝「Ａ」の状態をベースとしつつ、制御信号ＤＩＮ２ＳＷ４がハイレベルとなり、制御信号ＤＩＮ２ＳＷ３がローレベルとなる。従って、Ｖ２＝Ｖ２Ｌとなる。このとき、上記の監視部が正常ならば、検出信号ＤＩＮ２ＵＶＤのみがハイレベルとなり、その他の検出信号がいずれもローレベルとなるはずである。
ＣＯＵＮＴ＝「Ｄ」では、ＣＯＵＮＴ＝「Ａ」と同一の状態に戻される。従って、上記の監視部が正常ならば、全ての検出信号がローレベルとなるはずである。
ＣＯＵＮＴ＝「Ｅ」では、ＣＯＵＮＴ＝「Ｄ」の状態をベースとしつつ、制御信号ＤＩＮ３ＳＷ２がハイレベルとなり、制御信号ＤＩＮ３ＳＷ３がローレベルとなる。従って、Ｖ３＝Ｖ３Ｈとなる。このとき、上記の監視部が正常ならば、検出信号ＤＩＮ３ＯＶＤのみがハイレベルとなり、その他の検出信号がいずれもローレベルとなるはずである。
ＣＯＵＮＴ＝「Ｆ」では、ＣＯＵＮＴ＝「Ｄ」の状態をベースとしつつ、制御信号ＤＩＮ３ＳＷ４がハイレベルとなり、制御信号ＤＩＮ３ＳＷ３がローレベルとなる。従って、Ｖ３＝Ｖ３Ｌとなる。このとき、上記の監視部が正常ならば、検出信号ＤＩＮ３ＵＶＤのみがハイレベルとなり、その他の検出信号がいずれもローレベルとなるはずである。
ＣＯＵＮＴ＝「１０」では、ＣＯＵＮＴ＝「Ｄ」と同一の状態に戻される。従って、上記の監視部が正常ならば、全ての検出信号がローレベルとなるはずである。
ＣＯＵＮＴ＝「１１」では、ＣＯＵＮＴ＝「１０」の状態をベースとしつつ、制御信号ＤＩＮ４ＳＷ２がハイレベルとなり、制御信号ＤＩＮ４ＳＷ３がローレベルとなる。従って、Ｖ４＝Ｖ４Ｈとなる。このとき、上記の監視部が正常ならば、検出信号ＤＩＮ４ＯＶＤのみがハイレベルとなり、その他の検出信号がいずれもローレベルとなるはずである。
ＣＯＵＮＴ＝「１２」では、ＣＯＵＮＴ＝「１０」の状態をベースとしつつ、制御信号ＤＩＮ４ＳＷ４がハイレベルとなり、制御信号ＤＩＮ４ＳＷ３がローレベルとなる。従って、Ｖ４＝Ｖ４Ｌとなる。このとき、上記の監視部が正常ならば、検出信号ＤＩＮ４ＵＶＤみがハイレベルとなり、その他の検出信号がいずれもローレベルとなるはずである。
ＣＯＵＮＴ＝「１３」〜「１６」では、ＣＯＵＮＴ＝「１０」と同一の状態に戻された後、更には、ＣＯＵＮＴ＝「１」と同一の状態に戻されて、一連のＢＩＳＴが終了する。
ところで、本実施形態のＢＩＳＴでは、テスト入力電圧が入力されたコンパレータの検出信号のみに着目して、その検出値と期待値との一致／不一致判定が行われている。例えば、ＣＯＵＮＴ＝「８」では、コンパレータ１５２への入力電圧Ｖ１として、上側閾値電圧Ｖｔｈ１Ｈよりも高いテスト入力電圧Ｖ１Ｈが入力されていることから、検出信号ＤＩＮ１ＯＶＤだけが期待値と比較されている。その他のカウンタ値でもこれと同様である。
このようなＢＩＳＴ手法では、監視ＩＣ１００のレイアウト要因などにより、複数のコンパレータが「釣られ検出」と呼ばれる異常を生じているにも関わらず、この異常を看過してしまうおそれがある。以下では、上記の「釣られ検出」について、入力電圧Ｖ１及びＶ２それぞれの印加端が互いにショートしていた場合を例に挙げて考察する。
例えば、ＣＯＵＮＴ＝「８」において、Ｖ１＝Ｖ１Ｈとしたとき、本来ならば、Ｖ２＝Ｖ２Ｍであるべきところ、Ｖ１−Ｖ２間のショート経路を介して、Ｖ２≒Ｖ１Ｈとなる。その結果、検出信号ＤＩＮ１ＯＶＤだけでなく、検出信号ＤＩＮ２ＯＶＤも釣られてハイレベルとなってしまう。
ただし、ＣＯＵＮＴ＝「８」では、検出信号ＤＩＮ１ＯＶＤだけしか期待値と比較されない。従って、検出信号ＤＩＮ１ＯＶＤの検出値が期待値と一致していれば、検出信号ＤＩＮ２ＯＶＤの検出値が期待値と不一致でも、ＢＩＳＴの診断結果は「ＯＫ」となる。
一方、ＣＯＵＮＴ＝「Ｂ」において、Ｖ２＝Ｖ２Ｈとしたとき、本来ならば、Ｖ１＝Ｖ１Ｍであるべきところ、Ｖ１−Ｖ２間のショート経路を介して、Ｖ１≒Ｖ２Ｈとなる。その結果、検出信号ＤＩＮ２ＯＶＤだけでなく、検出信号ＤＩＮ１ＯＶＤも釣られてハイレベルとなってしまう。
ただし、ＣＯＵＮＴ＝「Ｂ」では、検出信号ＤＩＮ２ＯＶＤだけしか期待値と比較されいない。従って、検出信号ＤＩＮ２ＯＶＤの検出値が期待値と一致していれば、検出信号ＤＩＮ１ＯＶＤの検出値が期待値と不一致でも、ＢＩＳＴの診断結果は「ＯＫ」となる。
このように、第１実施形態のＢＩＳＴでは、検出信号ＤＩＮ１ＯＶＤ及びＤＩＮ２ＯＶＤがいずれも「ＯＫ」と診断されるので、Ｖ１−Ｖ２間のショート異常に起因した「釣られ検出」が看過されてしまう。
なお、上記では、Ｖ１−Ｖ２間のショート異常のみを例に挙げたが、実際には、複数チャンネルの組み合わせ数だけ「釣られ検出」の異常パターンが存在する。特に、テスト回路Ｔ１０〜Ｔ１４それぞれの後段側（監視ＩＣ１００のチップ内側）では、配線間隔が非常に狭くなってくるので、レイアウト的に配線間のショートを生じるおそれが高くなり、延いては、「釣られ検出」を生じやすくなる。
そのため、監視ＩＣ１００の信頼性を高める上で、上記の「釣られ検出」を正しく診断することが非常に重要となる。以下では、このような課題を解決することのできるＢＩＳＴの第２実施形態について提案する。
図９は、ＢＩＳＴの第２実施形態を示すタイミングチャートであり、各種制御信号の駆動手法については、先出の図８と同様である。ただし、本実施形態のＢＩＳＴでは、先の第１実施形態と異なり、テスト入力電圧が入力されたコンパレータだけでなく、全てのコンパレータについて、その検出値と期待値との一致／不一致判定が行われている。
すなわち、自己診断部１７１は、監視部に含まれる複数の監視機構（例えばコンパレータ１５１〜１５９）の中から、テスト入力信号を入力する診断対象をシリアルに順次切り替えつつ、診断対象とされた監視機構について、その出力信号が期待値と一致しているか否かを比較するとともに、診断対象以外の監視機構についても、それぞれの出力信号が期待値と一致しているか否かを比較する。
例えば、ＣＯＵＮＴ＝「８」では、コンパレータ１５２にテスト入力電圧Ｖ１Ｈを入力しているが、コンパレータ１５２から出力される検出信号ＤＩＮ１ＯＶＤだけでなく、その他の検出信号についても、それぞれの検出値と期待値が逐一比較されている。
同様に、ＣＯＵＮＴ＝「Ｂ」では、コンパレータ１５４にテスト入力電圧Ｖ２Ｈを入力しているが、コンパレータ１５４から出力される検出信号ＤＩＮ１ＯＶＤだけでなく、その他の検出信号についても、それぞれの検出値と期待値が逐一比較されている。
このようなＢＩＳＴ手法によれば、例えば、Ｖ１−Ｖ２間のショート異常に起因して、先述の「釣られ検出」が生じていたとしても、これを異常と診断してＮＧ判定を下すことができる。従って、監視ＩＣ１００の信頼性を高めることが可能となる。
ただし、複数のコンパレータを同時に検査した場合（例えば同一のタイミングでＶ１＝Ｖ１ＨかつＶ２＝Ｖ２Ｈとした場合）には、全ての比較タイミングで全てのコンパレータの出力評価を行ったとしても、「釣られ検出」を正しく判別することができなくなる。そのため、「釣られ検出」の解決策としては、各コンパレータを１つずつ検査しながら、全ての比較タイミングで全てのコンパレータの出力評価を行う、という２点が重要となる。
なお、上記では、複数のチャンネル間で生じる「釣られ検出」に着目して、第２実施形態の優位性を述べたが、以下では、これとは別の観点から、第１実施形態（図８）と第２実施形態（図９）との違いを説明する。
図１０は、第１実施形態（図８）のＢＩＳＴによる診断結果の一例（Ｈ固着なし）を示すタイミングチャートであり、上から順に、入力電圧Ｖ１、並びに、検出信号ＤＩＮ１ＯＶＤ及びＤＩＮ１ＵＶＤが描写されている。
本図で示したように、自己診断部１７１は、例えば、図７のコンパレータ１５２及び１５３を診断対象としたＢＩＳＴを実行するとき、入力電圧Ｖ１として、３つのテスト入力電圧Ｖ１Ｈ、Ｖ１Ｍ、Ｖ１Ｌ（ただし、Ｖ１Ｌ＜Ｖｔｈ１Ｌ＜Ｖ１Ｍ＜Ｖｔｈ１Ｈ＜Ｖ１Ｈ）を順次切り替えつつ、検出信号ＤＩＮ１ＯＶＤ及びＤＩＮ１ＵＶＤそれぞれの検出値が期待値と一致しているか否かを比較する。
ここで、第１実施形態（図８）のＢＩＳＴでは、本図中の上向き矢印で示したように、テスト入力電圧Ｖ１Ｈの入力期間中には、ＤＩＮ１ＯＶＤ＝Ｈであるか否かの期待値判定だけが行われ、テスト入力電圧Ｖ１Ｌの入力期間中には、ＤＩＮ１ＵＶＤ＝Ｈであるか否かの期待値判定だけが行われる。もちろん、入力電圧Ｖ１の切り替わりに応じて、検出信号ＤＩＮ１ＯＶＤ及びＤＩＮ１ＵＶＤの論理レベルが正しく変遷していくのであれば、このようなＢＩＳＴ手法でも特段の問題は生じない。
ただし、検出信号ＤＩＮ１ＯＶＤ及びＤＩＮ１ＵＶＤがハイレベル（＝異常時の論理レベル）に固着している場合には、誤ったＢＩＳＴ診断結果が得られることになる。以下では、このような課題について詳細に説明する。
図１１は、第１実施形態（図８）のＢＩＳＴによる診断結果の別の一例（Ｈ固着あり）を示すタイミングチャートであり、図１０と同様、上から順に、入力電圧Ｖ１、並びに、検出信号ＤＩＮ１ＯＶＤ及びＤＩＮ１ＵＶＤが描写されている。
本図の例では、検出信号ＤＩＮ１ＯＶＤ及びＤＩＮ１ＵＶＤがいずれもハイレベル（＝異常時の論理レベル）に固着している。そのため、テスト入力電圧Ｖ１Ｈ及びＶ１Ｌそれぞれの入力期間中に、検出信号ＤＩＮ１ＯＶＤ及びＤＩＮ１ＵＶＤそれぞれの期待値判定を個別に行うだけでは、それぞれの判定結果が「ＯＫ」となるので、検出信号ＤＩＮ１ＯＶＤ及びＤＩＮ１ＵＶＤのハイレベル固着が看過されてしまう。一方、第２実施形態（図９）のＢＩＳＴであれば、上記の不具合が解消される。以下では、その様子を説明する。
図１２は、第２実施形態のＢＩＳＴによる診断結果の一例（Ｈ固着なし）を示すタイミングチャートであり、図１０及び図１１と同じく、上から順に、入力電圧Ｖ１、並びに、検出信号ＤＩＮ１ＯＶＤ及びＤＩＮ１ＵＶＤが描写されている。
本図中の上向き矢印で示すように、第２実施形態のＢＩＳＴでは、入力電圧Ｖ１の電圧値を切り替える毎に、検出信号ＤＩＮ１ＯＶＤ及びＤＩＮ１ＵＶＤ双方の期待値判定が行われる。より具体的に述べると、テスト入力電圧Ｖ１Ｈの入力期間中には、ＤＩＮ１ＯＶＤ＝ＨかつＤＩＮ１ＵＶＤ＝Ｌであるか否かの期待値判定が行われ、テスト入力電圧Ｖ１Ｌの入力期間中には、ＤＩＮ１ＯＶＤ＝ＬかつＤＩＮ１ＵＶＤ＝Ｈであるか否かの期待値判定が行われる。また、テスト入力電圧Ｖ１Ｍの入力期間中には、ＤＩＮ１ＯＶＤ＝ＤＩＮ１ＵＶＤ＝Ｌであるか否かの期待値判定が行われる。
このような期待値判定を行うことにより、検出信号ＤＩＮ１ＯＶＤ及びＤＩＮ１ＵＶＤがハイレベル（＝異常時の論理レベル）に固着していないときには、全てのタイミングで期待値判定の結果が「ＯＫ」となる。
図１３は、第２実施形態のＢＩＳＴによる診断結果の別の一例（Ｈ固着あり）を示すタイミングチャートであり、図１０〜図１２と同様、上から順に、入力電圧Ｖ１、並びに、検出信号ＤＩＮ１ＯＶＤ及びＤＩＮ１ＵＶＤが描写されている。
本図で示したように、検出信号ＤＩＮ１ＯＶＤ及びＤＩＮ１ＵＶＤがハイレベル（＝異常時の論理レベル）に固着しているときには、本来、検出信号ＤＩＮ１ＯＶＤまたはＤＩＮ１ＵＶＤがローレベルとなるべきタイミングで、期待値判定の結果が「ＮＧ」となる。従って、検出信号ＤＩＮ１ＯＶＤ及びＤＩＮ１ＵＶＤのハイレベル固着を看過することがないので、監視ＩＣ１００の故障検出率を向上することができる。
＜ＢＩＳＴエラーフラグ＞
図１４は、ＢＩＳＴエラー信号ＢＩＳＴ＿ＥＲＲの生成動作を示すタイミングチャートであり、上から順に、ＢＩＳＴイネーブル信号ＢＩＳＴ＿ＥＮ、カウンタ値ＣＯＵＮＴ、各種の制御信号（ＶＲＤＥＴ１ＳＷ、ＶＲＤＥＴ２ＳＷ、ＲＳＴＳＷ１〜ＲＳＴＳＷ４、ＤＩＮ１ＳＷ１〜ＤＩＮ１ＳＷ４、ＤＩＮ２ＳＷ１〜ＤＩＮ２ＳＷ４、ＤＩＮ３ＳＷ１〜ＤＩＮ３ＳＷ４、ＤＩＮ４ＳＷ１〜ＤＩＮ４ＳＷ４）、カウンタ値ＣＯＵＮＴ（先出と同様）、各種の検出信号（ＶＲＤＥＴ１、ＶＲＤＥＴ２、ＲＳＴＯＶＤ、ＲＳＴＵＶＤ、ＤＩＮ１ＯＶＤ、ＤＩＮ１ＵＶＤ、ＤＩＮ２ＯＶＤ、ＤＩＮ２ＵＶＤ、ＤＩＮ３ＯＶＤ、ＤＩＮ３ＵＶＤ、ＤＩＮ４ＯＶＤ、ＤＩＮ４ＵＶＤ）、及び、ＢＩＳＴエラー信号ＢＩＳＴ＿ＥＲＲが描写されている。
本図では、１巡目のＢＩＳＴで検出信号ＤＩＮ４ＵＶＤの期待値判定が「ＮＧ」となったことに伴い、ＢＩＳＴエラー信号ＢＩＳＴ＿ＥＲＲがハイレベルに立ち上げられている（図中の丸印を参照）。
また、本図では、ＢＩＳＴ＿ＥＲＲ＝Ｈであることを受けて、２巡目のＢＩＳＴが繰り返されている。その結果、検出信号ＤＩＮ４ＵＶＤの期待値判定が「ＯＫ」となったことに伴い、ＢＩＳＴエラー信号ＢＩＳＴ＿ＥＲＲがローレベルに立ち下げられている。
このように、ＢＩＳＴ＿ＥＲＲ＝Ｌとなるまで、ＢＩＳＴを繰り返すことにより、ノイズなどの過渡的な外来要因に依らず、真の診断結果を得ることができるので、監視ＩＣ１００のノイズ耐性を改善することが可能となる。この点については、先出の図６でも説明した通りである。
また、自己診断部１７１は、監視対象のいずれかでエラーが検出されたときに、ＢＩＳＴエラー信号ＢＩＳＴ＿ＥＲＲＯＲをハイレベルに立ち上げるとともに、そのエラー個所を特定するためのＢＩＳＴエラーフラグをレジスタマップに格納する。
図１５は、ＢＩＳＴエラーフラグの格納領域を示すレジスタマップである。本図で示したように、レジスタマップには、ＢＩＳＴの監視対象とされている全ての検出信号（ＤＩＮ１ＯＶＤ、ＤＩＮ２ＯＶＤ、ＤＩＮ３ＯＶＤ、ＤＩＮ４ＯＶＤ、ＤＩＮ１ＵＶＤ、ＤＩＮ２ＵＶＤ、ＤＩＮ３ＵＶＤ、ＤＩＮ４ＵＶＤ、ＲＳＴＯＶＤ、ＲＳＴＵＶＤ、ＶＲＤＥＴ１、ＶＲＤＥＴ２）毎のＢＩＳＴエラーフラグが個別のアドレスに格納される。
例えば、先出の図１４では、検出信号ＤＩＮ４ＵＶＤの期待値判定が「ＮＧ」となっているので、その判定結果がラッチされた後、所定のタイミングでレジスタマップの所定アドレス（レジスタ名「ＥＲＲ＿ＢＣＨＥＣＫ１」のアドレス「Ｄ７」）に書き込まれる。
なお、ＢＩＳＴエラーフラグは、例えば、ＳＰＩ［serial peripheral interface］通信により、監視ＩＣ１００の外部から任意に読み出すことが可能である。このような構成とすることにより、ＢＩＳＴでエラーが検出された場合には、そのエラー個所を事後的に特定することが可能となる。Ｑ＆Ａ方式に応用することで、監視ＩＣ１００の故障検出率を向上させることも可能となる。
上記のＱ＆Ａ方式について補足する。監視ＩＣ１００の今後の展開としては、例えば、ＰＧｘピンを削除し、Ｉ２Ｃ［inter-integrated circuit］、若しくは、ＳＰＩ［serial peripheral interface］などの通信インタフェイス経由を介して、ＢＩＳＴエラーフラグを読み出すことのできるシステムが考えられる。
その際、監視ＩＣ１００は、ＢＩＳＴや通常動作を行う中で、マイコン３００からの質問信号（Question：○○のレジスタに書き込まれたＢＩＳＴエラーフラグを読む、というコマンド）を受信したら、これに応じた回答信号（Answer：読み出し要求がなされたＢＩＳＴエラーフラグ）を送信する。
このようなＱ＆Ａを定期的に行うことにより、マイコン３００側では、監視ＩＣ１００のどこに異常があるかを自由に読み出すことができる。
＜ＷＤＥＮ−ＷＤＯＵＴ＞
図１６は、監視ＩＣ１００とマイコン３００との間でウォッチドッグイネーブル信号ＷＤＥＮの一方向通信が行われる様子を示す図である。この場合、ウォッチドッグイネーブル信号ＷＤＥＮが、天絡（＝電源端またはこれに準ずる高電位端への短絡）、地絡（＝接地端またはこれに準ずる低電位端への短絡）、または、オープン異常などを生じた場合、マイコン３００では、これらの異常を認識することができない。
そのため、マイコン３００は、監視ＩＣ１００の監視機能（ここではウォッチドッグタイマ１７３）を動作させているつもりでも、実際には、これが正しく動作していないおそれがあり、監視ＩＣ１００の故障検出率が低下してしまう。以下では、このような不具合を解消するために、監視ＩＣ１００で採用されている新規な構成について提案する。
図１７は、監視ＩＣ１００とマイコン３００との間で、ウォッチドッグイネーブル信号ＷＤＥＮとウォッチドッグ出力信号ＷＤＯＵＴの双方向通信が行われる様子を示す図である。すなわち、監視ＩＣ１００は、ウォッチドッグ入力信号ＷＤＩＮの周波数監視を行うウォッチドッグタイマ１７３と、ウォッチドッグタイマ１７３の有効／無効を切り替えるためのウォッチドッグイネーブル信号ＷＤＥＮが入力される入力端子（＝ＷＤＥＮピン）と、ウォッチドッグタイマ１７３の有効／無効をマイコン３００に通知するためのウォッチドッグ出力信号ＷＤＯＵＴ（＝ステータス信号に相当）を出力する出力端子（＝ＷＤＯＵＴピン）と、を有する。
このような構成を採用することにより、ウォッチドッグイネーブル信号ＷＤＥＮを用いてウォッチドッグタイマ１７３の動作制御を正しく行うことができているか否かを、マイコン３００で確認することができるようになる。従って、ＷＤＥＮピンの異常発生時における監視スルー（＝ウォッチドッグタイマ１７３が意図に反して動作していない状態）を未然に防止することが可能となる。
図１８は、ウォッチドッグ出力信号ＷＤＯＵＴ（＝ステータス信号）の生成動作を示すタイミングチャートであり、上から順番に、電源電圧ＶＤＤ、リセット入力信号ＲＳＴＩＮ、クロック信号ＣＬＫ１及びＣＬＫ２、ＢＩＳＴイネーブル信号ＢＩＳＴ＿ＥＮ、リセット出力信号ＲＳＴＯＵＴ、監視対象電圧ＤＩＮｘ、パワーグッド信号ＰＧｘ、ウォッチドッグ入力信号ＷＤＩＮ、ウォッチドッグイネーブル信号ＷＤＥＮ、ウォッチドッグタイマ１７３の動作状態、及び、ウォッチドッグ出力信号ＷＤＯＵＴが描写されている。
パワーマネジメントＩＣ２００による電源投入後、電源電圧ＶＤＤが低電圧異常解除値ＵＶＬＯ＿ＯＦＦまで上昇すると、クロック信号ＣＬＫ１及びＣＬＫ２それぞれの発振動作が開始される。ただし、この時点では、ウォッチドッグイネーブル信号ＷＤＥＮがローレベルに維持されているので、ウォッチドッグタイマ１７３はディセーブル状態となる。また、ウォッチドッグ出力信号ＷＤＯＵＴは、監視ＩＣ１００で受け付けられたウォッチドッグイネーブル信号ＷＤＥＮと同じく、ローレベルに維持されている。
その後、リセット入力信号ＲＳＴＩＮ（＝電源電圧ＶＤＤの分圧電圧に相当）がリセット解除値ＲＳＴ＿ＯＦＦまで上昇すると、ＢＩＳＴイネーブル信号ＢＩＳＴ＿ＥＮがハイレベルに立ち上げられてＢＩＳＴが開始される。
ＢＩＳＴの診断結果が「ＯＫ」であれば、リセット解除待機時間ｔ１の経過後、リセット出力信号ＲＳＴＯＵＴがハイレベルに立ち上げられる（ＲＳＴＯＵＴの実線を参照）。一方、ＢＩＳＴの診断結果が「ＮＧ」であれば、リセット出力信号ＲＳＴＯＵＴがローレベルに維持されたまま、ＢＩＳＴが繰り返される（ＲＳＴＯＵＴの二点鎖線を参照）。
なお、リセット出力信号ＲＳＴＯＵＴがハイレベルに立ち上げられた後、監視対象電圧ＤＩＮｘが下側閾値電圧ＶｔｈｘＬまで上昇した場合には、ＤＩＮｘ＝ＶｔｈｘＬとなった時点から所定の遅延時間ｔｄが経過したタイミングで、パワーグッド信号ＰＧｘがハイレベルに立ち上げられる（ＤＩＮｘ及びＰＧｘの実線を参照）。
一方、リセット出力信号ＲＳＴＯＵＴがハイレベルに立ち上げられる前に、監視対象電圧ＤＩＮｘが下側閾値電圧ＶｔｈｘＬまで上昇していた場合には、ＢＩＳＴが正常に終了した時点から所定の遅延時間ｔｄが経過したタイミングで、パワーグッド信号ＰＧｘがハイレベルに立ち上げられる（ＤＩＮｘ及びＰＧｘの一点鎖線を参照）。
また、リセット出力信号ＲＳＴＯＵＴがハイレベルに立ち上げられると、マイコン３００がリセット解除される。従って、これ以降、監視ＩＣ１００には、マイコン３００からウォッチドッグ入力信号ＷＤＩＮ（＝ウォッチドッグタイマ１７３の監視対象に相当）が入力されるようになる。
さらに、マイコン３００は、ウォッチドッグ入力信号ＷＤＩＮの出力開始後、ウォッチドッグイネーブル信号ＷＤＥＮをハイレベルに立ち上げる。その結果、ウォッチドッグタイマ１７３は、ディセーブル状態からイネーブル状態（＝ウォッチドッグ入力信号ＷＤＩＮの周波数監視を行う状態）に移行する。
このとき、ＷＤＥＮピンに異常（天絡、地絡、または、オープン異常など）が生じていなければ、ウォッチドッグ出力信号ＷＤＯＵＴは、監視ＩＣ１００で受け付けられたウォッチドッグイネーブル信号ＷＤＥＮと同じく、ハイレベルに立ち上げられる。
従って、マイコン３００では、監視ＩＣ１００に出力したウォッチドッグイネーブル信号ＷＤＥＮと、監視ＩＣ１００から入力されたウォッチドッグ出力信号ＷＤＯＵＴとの一致／不一致を判定することにより、ウォッチドッグイネーブル信号ＷＤＥＮを用いてウォッチドッグタイマ１７３のイネーブル制御を正しく行うことができているか否かを確認することができる（詳細は後述）。
なお、リセット入力信号ＲＳＴＩＮがリセット検出値ＲＳＴ＿ＯＮまで低下すると、リセット出力信号ＲＳＴＯＵＴがローレベルに立ち下げられる。その結果、マイコン３００がリセットされるので、ウォッチドッグ入力信号ＷＤＩＮの出力が停止される。また、ウォッチドッグイネーブル信号ＷＤＥＮがローレベルに立ち下げられるので、ウォッチドッグタイマ１７３がディセーブル状態となる。このとき、ウォッチドッグ出力信号ＷＤＯＵＴもローレベルに立ち下げられる。
その後、電源電圧ＶＤＤが低電圧異常検出値ＵＶＬＯ＿ＯＮまで低下すると、クロック信号ＣＬＫ１及びＣＬＫ２それぞれの発振動作が停止されて、パワーグッド信号ＰＧｘがローレベルに立ち下げられる。
図１９は、ウォッチドッグイネーブル信号ＷＤＥＮ、ウォッチドッグ出力信号ＷＤＯＵＴ（＝ステータス信号）、及び、ＷＤＥＮピンの端子状態を示す相関図である。
なお、本図におけるウォッチドッグイネーブル信号ＷＤＥＮの論理レベルは、監視ＩＣ１００に入力されている実際の論理レベルではなく、マイコン３００の内部で設定されている本来の論理レベルを示している。一方、ウォッチドッグ出力信号ＷＤＯＵＴの論理レベルは、マイコン３００に入力される実際の論理レベルを示している。なお、ここでは、説明を簡単とするために、ウォッチドッグ出力信号ＷＤＯＵＴの異常（天絡、地絡、または、オープン異常）については、一切考慮していない。
マイコン３００において、ＷＤＥＮ＝Ｈを出力しているときに、ＷＤＯＵＴ＝Ｈが入力されていれば、マイコン３００側の意図通りに、ウォッチドッグタイマ１７３がイネーブル状態となっていることを確認することができる。
同様に、マイコン３００において、ＷＤＥＮ＝Ｌを出力しているときに、ＷＤＯＵＴ＝Ｌが入力されていれば、マイコン３００側の意図通りに、ウォッチドッグタイマ１７３がディセーブル状態となっていることを確認することができる。
一方、マイコン３００において、ＷＤＥＮ＝Ｈを出力しているにも関わらず、ＷＤＯＵＴ＝Ｌが入力されていれば、ＷＤＥＮピンが地絡などの異常を生じており、マイコン３００側の意図に反して、ウォッチドッグタイマ１７３がディセーブル状態となっていることを確認することができる。
また、マイコン３００において、ＷＤＥＮ＝Ｌを出力しているにも関わらず、ＷＤＯＵＴ＝Ｈが入力されていれば、ＷＤＥＮピンが天絡などの異常を生じており、マイコン３００側の意図に反して、ウォッチドッグタイマ１７３がイネーブル状態となっていることを確認することができる。
＜クロック検出部＞
図２０は、クロック検出部１７２の第１構成例を示すブロック図である。本構成例のクロック検出部１７２は、高周波数異常検出部１７２ａ及び１７２ｂと、低周波数異常検出部１７２ｃ及び１７２ｄと、オシレータ１７２ｅと、を含む。
高周波数異常検出部１７２ａは、クロック信号ＣＬＫ０（発振周波数ｆ０）を用いてクロック信号ＣＬＫ１（発振周波数ｆ１）の高周波数異常を検出する。
高周波数異常検出部１７２ｂは、クロック信号ＣＬＫ０を用いてクロック信号ＣＬＫ２（発振周波数ｆ２）の高周波数異常を検出する。
低周波数異常検出部１７２ｃは、クロック信号ＣＬＫ０を用いてクロック信号ＣＬＫ１の低周波数異常を検出する。
低周波数異常検出部１７２ｄは、クロック信号ＣＬＫ０を用いてクロック信号ＣＬＫ２の低周波数異常を検出する。
オシレータ１７２ｅは、クロック信号ＣＬＫ１及びＣＬＫ２の発振周波数ｆ１及びｆ２よりも高い発振周波数ｆ０（＞ｆ１＞ｆ２）のクロック信号ＣＬＫ０を生成する。
図２１は、第１構成例のクロック検出部１７２による判定動作の一例を示す図である。なお、以下の説明では、クロック信号ＣＬＫ１（またはＣＬＫ２）の一周期中におけるクロック信号ＣＬＫ０のパルス数をＣＮＴとし、高周波数異常検出値及び低周波数異常検出値をそれぞれＣＮＴｆ及びＣＮＴｓ（ただしＣＮＴｆ＜ＣＮＴｓ）とする。
本図上段で示したように、ＣＮＴｆ＜ＣＮＴ＜ＣＮＴｓであるときには、クロック信号ＣＬＫ１の発振周波数ｆ１（またはクロック信号ＣＬＫ２の発振周波数ｆ２）が正常であると判定される。
一方、本図中段で示したように、ＣＮＴ＜ＣＮＴｆであるときには、クロック信号ＣＬＫ１の発振周波数ｆ１（またはクロック信号ＣＬＫ２の発振周波数ｆ２）が高周波数異常であると判定される。
また、本図下段で示したように、ＣＮＴｓ＜ＣＮＴであるときには、クロック信号ＣＬＫ１の発振周波数ｆ１（またはクロック信号ＣＬＫ２の発振周波数ｆ２）が低周波数異常であると判定される。
上記したように、第１構成例のクロック検出部１７２では、クロック信号ＣＬＫ１及びＣＬＫ２それぞれの発振周波数ｆ１及びｆ２を監視するために、より高い発振周波数ｆ０（＞ｆ１＞ｆ２）のクロック信号ＣＬＫ０を用意する必要がある。また、クロック検出部１７２の検出精度を高めるためには、クロック信号ＣＬＫ０の発振周波数ｆ０が正確であることを保証しなければならず、回路規模が増大してしまう。以下では、このような不具合を解消することのできる第２構成例のクロック検出部１７２を提案する。
図２２は、クロック検出部１７２の第２構成例を示すブロック図である。本図に示すように、本構成例のクロック検出部１７２は、分周器１７２ｆと、低周波数異常検出部１７２ｇ及び１７２ｈと、を含む。
分周器１７２ｆは、発振周波数ｆ１のクロック信号ＣＬＫ１を分周して、発振周波数ｆ３（＜ｆ２）のクロック信号ＣＬＫ３を生成する。
低周波数異常検出部１７２ｇは、発振周波数ｆ２のクロック信号ＣＬＫ２を用いてクロック信号ＣＬＫ３の低周波数異常を検出する。
低周波数異常検出部１７２ｈは、クロック信号ＣＬＫ１を用いてクロック信号ＣＬＫ２の低周波数異常を検出する。
このように、本構成例のクロック検出部１７２では、分周器１７２ｆの導入により、高周波数のクロック信号ＣＬＫ０（図２０を参照）を用意することなく、クロック信号ＣＬＫ１及びＣＬＫ２相互間での周波数監視を実現している。以下、低周波数異常検出部１７２ｇ及び１７２ｈそれぞれの判定動作について、個別具体的に説明する。
図２３は、低周波数異常検出部１７２ｇの判定動作を示す図である。なお、以下の説明では、クロック信号ＣＬＫ３の一周期中におけるクロック信号ＣＬＫ２のパルス数をＣＮＴとし、低周波数異常検出値をＣＮＴｓとする。
本図上段で示したように、ＣＮＴ＜ＣＮＴｓであるときには、クロック信号ＣＬＫ２及びＣＬＫ３（延いてはクロック信号ＣＬＫ１）がいずれも正常であると判定される。
一方、本図中段及び下段で示したように、ＣＮＴｓ＜ＣＮＴとなったときには、クロック信号ＣＬＫ３（延いてはクロック信号ＣＬＫ１）の低周波数異常、若しくは、クロック信号ＣＬＫ２の高周波数異常であると判定される。
このように、低周波数異常検出部１７２ｇでは、監視される側のクロック信号ＣＬＫ３（延いてはクロック信号ＣＬＫ１）について、その低周波数異常を検出するだけでなく、逆に、監視する側のクロック信号ＣＬＫ２についても、その高周波数異常を検出することができる。従って、クロック検出部１７２の回路規模縮小に貢献することができる。
図２４は、低周波数異常検出部１７２ｈの判定動作を示す図である。なお、以下の説明では、クロック信号ＣＬＫ２の一周期中におけるクロック信号ＣＬＫ１のパルス数をＣＮＴとし、低周波数異常検出値をＣＮＴｓとする。
本図上段で示したように、ＣＮＴ＜ＣＮＴｓであるときには、クロック信号ＣＬＫ１及びＣＬＫ２がいずれも正常であると判定される。
一方、本図中段及び下段で示したように、ＣＮＴｓ＜ＣＮＴとなったときには、クロック信号ＣＬＫ２の低周波数異常、若しくは、クロック信号ＣＬＫ１の高周波数異常であると判定される。
このように、低周波数異常検出部１７２ｈでは、監視される側のクロック信号ＣＬＫ２について、その低周波数異常を検出するだけでなく、逆に、監視する側のクロック信号ＣＬＫ１についても、その高周波数異常を検出することができる。従って、クロック検出部１７２の回路規模縮小に貢献することができる。
＜デジタル処理部＞
図２５は、デジタル処理部１７０の第１構成例（リセット出力動作に関連する要部構成のみ）を示す図である。本構成例のデジタル処理部１７０は、先出のクロック信号検出部１７２や論理和ゲートＯＲ１０とともに、リセット制御部ＣＴＲＬを含む。
リセット制御部１７０は、クロック信号ＣＬＫ１に同期して論理和ゲートＯＲ１０の論理和信号Ｓ１をラッチし、これをラッチ出力信号Ｓ２（＝先出のリセット出力検出信号ＲＳＴＯＵＴ＿ＤＥＴ、ないしは、ゲート信号Ｇ０に相当）としてトランジスタ１８０のゲートに出力する。また、リセット制御部ＣＴＲＬには、リセット解除待機時間ｔ１をカウントするタイマ機能なども実装されている。なお、先出の図２では、リセット制御部ＣＴＲＬが不図示とされていたが、実際には、本図で示すように、論理和ゲートＯＲ１０とトランジスタ１８０との間に、リセット制御部１７０が設けられている。
ただし、本構成例のデジタル処理部１７０では、オシレータ１６１に異常が生じてクロック信号ＣＬＫ１が停止してしまうと、リセット制御部１７０のリセット出力動作が不能となり、リセット出力信号ＲＳＴＯＵＴを正しくローレベルに立ち下げられないおそれがある。以下では、このような不具合を解消することのできる第２構成例のデジタル処理部１７０について提案する。
図２６は、デジタル処理部１７０の第２構成例を示す図である。本構成例のデジタル処理部１７０は、先の第１構成例（図２５）をベースとしつつ、さらに、論理和ゲートＯＲ２０を含む。また、クロック検出部１７２では、クロック検出信号ＣＬＫ＿ＤＥＴだけでなく、クロック停止信号ＣＬＫ＿ＤＥＴ２が生成される。
なお、クロック検出信号ＣＬＫ＿ＤＥＴは、先にも述べたように、クロック信号ＣＬＫ１及びＣＬＫ２それぞれの周波数異常が検出されたときにハイレベルとなる。一方、クロック停止信号ＣＬＫ＿ＤＥＴ２は、クロック信号ＣＬＫ１の異常停止（またはこれに準ずる低周波数異常）が検出されたときにハイレベルとなる。
論理和ゲートＯＲ２０は、クロック制御部ＣＴＲＬから入力されるラッチ出力信号Ｓ２と、クロック検出部１７２から入力されるクロック停止信号ＣＬＫ＿ＤＥＴ２との論理和演算を行い、これを論理和信号Ｓ３（＝先出のリセット出力検出信号ＲＳＴＯＵＴ＿ＤＥＴ、ないしは、ゲート信号Ｇ０に相当）としてトランジスタ１８０のゲートに出力する。
なお、クロック停止信号ＣＬＫ＿ＤＥＴ２がローレベルであるときには、ラッチ出力信号Ｓ２が論理和信号Ｓ３としてスルー出力される。一方、クロック停止信号ＣＬＫ＿ＤＥＴ２がハイレベルであるときには、ラッチ出力信号Ｓ２の論理レベルに依ることなく、論理和信号Ｓ３をハイレベルに固定する。
すなわち、クロック信号ＣＬＫ１の異常停止が検出されたときには、リセット制御部ＣＴＲＬのラッチ出力信号Ｓ２を無視してリセット出力信号ＲＳＴＯＵＴがハイレベル（＝異常検出時の論理レベル）に固定される。言い換えれば、クロック停止信号ＣＬＫ＿ＤＥＴ２を用いてリセット出力信号ＲＳＴＯＵＴが直接的に制御されることになる。
このような構成であれば、クロック信号ＣＬＫ１が異常停止して、リセット制御部１７０のリセット出力動作が不能となった場合でも、リセット出力信号ＲＳＴＯＵＴを確実にローレベルとすることができるので、電子機器１を安全に停止することが可能となる。
図２７は、第２構成例（図２６）のデジタル処理部１７０におけるリセット出力動作の一例を示すタイミングチャートであり、上から順に、クロック信号ＣＬＫ１、クロック検出信号ＣＬＫ＿ＤＥＴ、クロック停止信号ＣＬＫ＿ＤＥＴ２、及び、リセット出力信号ＲＳＴＯＵＴが描写されている。
時刻ｔ２１〜ｔ２２では、クロック信号ＣＬＫ１が正常なので、クロック検出信号ＣＬＫ＿ＤＥＴとクロック停止信号ＣＬＫ＿ＤＥＴ２は、いずれもローレベルとなっている。従って、リセット出力信号ＲＳＴＯＵＴは、その他の異常が検出されていない限り、ハイレベル（＝リセット解除時の論理レベル）となる。
時刻ｔ２２〜ｔ２３では、クロック信号ＣＬＫ１の低周波数異常が検出されたことに伴い、クロック検出信号ＣＬＫ＿ＤＥＴがハイレベルとなっている。ただし、クロック信号ＣＬＫ１が完全に停止しているわけではないので、リセット制御部ＣＴＲＬのリセット出力動作は有効である。従って、リセット出力信号ＲＳＴＯＵＴは、リセット制御部ＣＴＲＬから出力されるラッチ出力信号Ｓ２（＝Ｈ）に応じて、ローレベル（＝リセット時の論理レベル）に立ち下げられる。
時刻ｔ２３〜ｔ２４では、クロック信号ＣＬＫ１の異常停止が検出されたことに伴い、クロック停止信号ＣＬＫ＿ＤＥＴ２がハイレベルとなっている。この状態では、リセット制御部ＣＴＲＬのリセット出力動作が不能となる。従って、リセット出力信号ＲＳＴＯＵＴは、クロック検出部１７２から出力されるクロック停止信号ＣＬＫ＿ＤＥＴ２（＝Ｈ）に応じて、ローレベルに固定される。
時刻ｔ２４〜ｔ２５では、クロック信号ＣＬＫ１の異常停止が解消したものの、その低周波数異常が検出されているので、クロック検出信号ＣＬＫ＿ＤＥＴがハイレベルとなっている。ただし、クロック信号ＣＬＫ１が完全に停止しているわけではないので、リセット制御部ＣＴＲＬのリセット出力動作は有効である。従って、先の時刻ｔ２２〜ｔ２３と同様、リセット出力信号ＲＳＴＯＵＴは、リセット制御部ＣＴＲＬから出力されるラッチ出力信号Ｓ２（＝Ｈ）に応じて、引き続きローレベルに維持される。
時刻ｔ２５〜ｔ２６では、クロック信号ＣＬＫ１が正常に復帰しているので、クロック検出信号ＣＬＫ＿ＤＥＴとクロック停止信号ＣＬＫ＿ＤＥＴ２は、いずれもローレベルとなっている。従って、リセット出力信号ＲＳＴＯＵＴは、その他の異常が検出されていない限り、ハイレベル（＝リセット解除時の論理レベル）に立ち上げられる。
このように、第２構成例のデジタル処理部１７０であれば、クロック信号ＣＬＫ１の発振周波数ｆ１がどのように変動したとしても、その発振状態に応じて適切なリセット出力動作を行うことが可能となる。
＜車両への適用＞
図２８は、車両Ｘの一構成例を示す外観図である。本構成例の車両Ｘは、バッテリから電力供給を受けて動作する種々の電子機器（車載機器）Ｘ１１〜Ｘ１８を搭載している。なお、本図における電子機器Ｘ１１〜Ｘ１８の搭載位置については、図示の便宜上、実際とは異なる場合がある。
電子機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）を行うエンジンコントロールユニットである。
電子機器Ｘ１２は、ＨＩＤ［high intensity discharged lamp］やＤＲＬ［daytime running lamp］などの点消灯制御を行うランプコントロールユニットである。
電子機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。
電子機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock brake system］制御、ＥＰＳ［electric power steering］制御、電子サスペンション制御など）を行う制動ユニットである。
電子機器Ｘ１５は、ドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。
電子機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ、及び、電動シートなど、標準装備品やメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。
電子機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［electronic toll collection system］など、ユーザオプション品として任意で車両Ｘに装着される電子機器である。
電子機器Ｘ１８は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。
なお、先に説明した監視ＩＣ１００は、電子機器Ｘ１１〜Ｘ１８のいずれにも組み込むことが可能である。
＜その他の変形例＞
なお、上記の実施形態では、車載機器に搭載される監視ＩＣを例に挙げたが、その適用対象はこれに限定されるものではなく、電子機器全般に広く適用することが可能である。
本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
本明細書中に開示されている発明は、例えば、車載ミリ波レーダーモジュール、車載カメラ、または、車載電源モジュールに利用することが可能である。
１ 電子機器
１００ 監視ＩＣ（監視装置）
１１１ 基準電圧生成部
１１２ サブ基準電圧生成部
１２０ 基準電圧検出部
１２１、１２２ 分圧電圧生成部
１２３、１２４ コンパレータ
１３０ ＵＶＬＯ部
１４０〜１４９ 閾値電圧生成部
１５０〜１５９ コンパレータ
１６１ オシレータ（デジタル処理用）
１６２ オシレータ（ウォッチドッグタイマ用）
１７０ デジタル処理部
１７１ 自己診断部
１７２ クロック検出部
１７２ａ、１７２ｂ 高周波数異常検出部
１７２ｃ、１７２ｄ、１７２ｇ、１７２ｈ 低周波数異常検出部
１７２ｅ オシレータ（監視用）
１７２ｆ 分周器
１７３ ウォッチドッグタイマ
１８０〜１８４ Ｎチャネル型ＭＯＳ電界効果トランジスタ
１９０ バッファ
２００ パワーマネジメントＩＣ（電源装置）
３００ マイコン
Ｒ１〜Ｒ１６ 抵抗
Ｃ１ キャパシタ
ＦＬＴ０〜ＦＬＴ４ フィルタ
ＣＮＴ０〜ＣＮＴ５ カウンタ
ＯＲ０〜ＯＲ４、ＯＲ１０〜ＯＲ１４、ＯＲ２０ 論理和ゲート
ＡＮＤ１ 論理積ゲート
ＩＮＶ１ インバータ
Ｔ１、Ｔ２、Ｔ１０〜Ｔ１４ テスト回路
ＣＴＲＬ リセット制御部
Ｘ 車両
Ｘ１１〜Ｘ１８ 電子機器

Claims (12)

  1. 監視対象の異常検出を行う監視部と、
    電源が起動してからリセット解除待機時間が経過するまでの間に前記監視部が正常に機能しているか否かを診断する自己診断部と、
    前記リセット解除待機時間が経過してからリセット出力信号のリセット解除を行うリセット制御部と、
    を有することを特徴とする監視装置。
  2. 前記自己診断部は、前記監視部が正常に機能していることを確認するまで診断を繰り返すことを特徴とする請求項１に記載の監視装置。
  3. 前記自己診断部は、前記監視部に含まれる複数の監視機構の中から、テスト入力信号を入力する診断対象を順次切り替えつつ、診断対象とされた監視機構について、その出力信号が期待値と一致しているか否かを比較するとともに、診断対象以外の監視機構についても、それぞれの出力信号が期待値と一致しているか否かを比較することを特徴とする請求項１または請求項２に記載の監視装置。
  4. 前記監視部は、入力信号が上側閾値よりも高いか否かを検出する上側コンパレータと、前記入力信号が下側閾値よりも低いか否かを検出する下側コンパレータと、を含み、
    前記自己診断部は、前記入力信号として、前記上側閾値よりも高い第１テスト信号、前記上側閾値よりも低く前記下側閾値よりも高い第２テスト信号、及び、前記下側閾値よりも低い第３テスト信号を順次切り替えつつ、前記上側コンパレータ及び前記下側コンパレータ双方の出力信号が期待値と一致しているか否かを比較することを特徴とする請求項１〜請求項３のいずれか一項に記載の監視装置。
  5. 前記自己診断部は、エラー個所を特定するためのエラーフラグを保持することを特徴とする請求項１〜請求項４のいずれか一項に記載の監視装置。
  6. 監視対象の異常検出を行う監視部と、
    前記監視部の有効／無効を切り替えるためのイネーブル信号が入力される入力端子と、
    前記監視部の有効／無効を通知するためのステータス信号を出力する出力端子と、
    を有することを特徴とする監視装置。
  7. 前記監視部は、監視対象信号の周波数異常を検出するウォッチドッグタイマであることを特徴とする請求項６に記載の監視装置。
  8. 第１発振周波数の第１クロック信号を生成する第１オシレータと、
    前記第１発振周波数よりも低い第２発振周波数の第２クロック信号を生成する第２オシレータと、
    前記第１クロック信号を分周して前記第２発振周波数よりも低い第３発振周波数の第３クロック信号を生成する分周器と、
    前記第２クロック信号を用いて前記第３クロック信号の低周波数異常を検出する第１低周波数異常検出部と、
    前記第１クロック信号を用いて前記第２クロック信号の低周波数異常を検出する第２低周波数異常検出部と、
    を有することを特徴とする監視装置。
  9. 前記第１クロック信号は、デジタル処理用のクロック信号であり、前記第２クロック信号は、ウォッチドッグタイマ用のクロック信号であることを特徴とする請求項８に記載の監視装置。
  10. 前記第１クロック信号に同期して各種異常信号のラッチ出力を行うリセット制御部と、
    前記第１クロック信号の異常停止が検出されたときには前記リセット制御部の出力信号を無視して前記リセット出力信号を異常検出時の論理レベルに固定する論理ゲートと、
    をさらに有することを特徴とする請求項９に記載の監視装置。
  11. 請求項１〜請求項１０のいずれか一項に記載の監視装置を有する電子機器。
  12. 請求項１１に記載の電子機器を有する車両。
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