JP2005234962A

JP2005234962A - クロック切換装置

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Publication number: JP2005234962A
Application number: JP2004044558A
Authority: JP
Inventors: Taizo Kawamura; 泰三川村; Keiji Horibe; 啓二堀部
Original assignee: Tokyo Sanyo Electric Co Ltd; Tottori Sanyo Electric Co Ltd; Sanyo Electric Co Ltd
Current assignee: Tokyo Sanyo Electric Co Ltd; Sanyo Electric Co Ltd
Priority date: 2004-02-20
Filing date: 2004-02-20
Publication date: 2005-09-02

Abstract

【課題】電源電圧の変動が大きい系で使用されるマイコンに最適なクロック切換装置であって、ＰＬＬ回路のような複雑かつ高価な回路を使用せずに、クロック信号の切換に際しヒゲが発生せず、かつ、２つのクロック信号が切換られたタイミングを正確に検知できるクロック切換装置を提供する。
【解決手段】マイコン２６と、マイコンへの電源電圧を監視する監視回路２２と、高周波の第１クロック及びそれよりも周波数の低い第２クロックを生成する回路１２と、第１クロックと第２クロックを切換てマイコンへ出力する切換回路２４とを設け、前記第１クロックと第２クロックの位相が一致するタイミングで、マイコンへの電源電圧が所定値以上か未満かに応じてマイコンに対しそれぞれ第１クロック又は第２クロックを供給する。
【選択図】図１

Description

本発明は、クロック切換装置に関し、特に、電源電圧が大きく変動するマイコンを使用している装置に使用され、マイコンを電源電圧の応じた最適な駆動周波数で作動させるためのクロック切換装置に関する。

マイコン等のデジタル信号処理装置は、駆動周波数が高ければ高いほど処理能力も高速になるが、電源電圧によって最大動作周波数が変動する。この最大動作周波数は、通常マイコン等に供給される電源電圧が高いほど高くなり、電源電圧が低くなるに従って低下する傾向にある。

従って、携帯用ＰＣ、ＰＤＡ、リモコン装置、携帯電話機などのような電源として電池を用いた機器や自動車等においては電源電圧の変動が大きいため、このような用途においてマイコン等のデジタル信号処理装置を使用する際には、このマイコン等の信号処理装置の能力を最大限に生かすために、供給される電源電圧に応じてクロック周波数を変化させる必要が生じる。加えて、マイコン等のデジタル信号処理装置の使用中にクロック周波数が変化した場合、演算結果に影響を与えないようにするために、マイコン等がこのクロック周波数が変化したことを感知できるようにする必要がある。

従来から、この種のクロック切換回路としては各種のものが知られている。下記特許文献１に開示されているクロック切換回路５０は、図５に示したように、第１の入力基準クロックがクロック分周回路５１を経て切換回路５２へ供給されており、また、同様に第２の入力基準クロックがクロック分周回路５３を経て切換回路５２へ供給されている。切換回路５２で選択された第１クロックまたは第２クロックは位相比較器５４へ入力される。位相比較器５４と電圧制御発振器５５と、分周回路５６とによりＰＬＬ(Phase Locked Loop)回路５７が構成され、装置内基準クロック５８として第１又は第２基準クロックと同じ周波数のクロック信号が電圧制御発振器５５により発振されるようになっている。切換信号制御回路５９は外部からのクロック切換信号に基づいて切換回路５２を制御している。

このクロック切換装置５０においては、クロック分周回路５１及び５３では、通常入力基準クロックに従ってカウンタを加算し、そのカウンタ値をもとにクロックを分周して出力する。そして、クロック切換信号に基づくクロック切換時には、選択されていない方のクロック分周回路のカウンタ値をクロック分周回路５６の装置内基準クロック５８の分周カウンタ値に書き換える。このカウンタ値書き換えにより位相合わせが完了し、その後に切換回路５２にて入力基準クロックを切換るようになっている。

従って、装置内基準クロック５８の分周クロックと切換ようとする入力基準クロックの分周クロック間に位相差がある場合でも、切換ようとする入力基準クロックの分周クロックの位相を装置内基準クロック５８の分周クロックの位相にあわせてから、入力基準クロックの切換を行うので、装置内基準クロック５８の位相ずれを防止できるというものである。

ここで、図６をも用いて前記クロック切換装置５０の動作について詳細に説明する。ここでは、切換回路５２により第１の入力基準クロックが装置内基準クロック５８として選択されている場合を例に説明する。なお、第１、第２の入力の基準クロックと装置内基準クロック５８のクロック分周回路５１、５３、５６の分周数は２５６分周とする。

第１の入力基準クロックと第２の入力基準クロックは、それぞれクロック分周回路５１と５３に入力され、それぞれの分周回路は入力の基準クロックに従って一定の分周を行っている。ここで、切換回路５２は、切換信号制御回路５９からのクロック切換信号が"０"のときにクロック分周回路５１にて分周された第１の入力基準クロックを、クロック切換信号が"１"のときにクロック分周回路５３にて分周された第２の入力基準クロックを選択する。クロック分周回路５１、５３、５６の分周カウントは、図６（Ｅ）に示す如く、０から２５５までカウントした後に、再び０からカウントする。また、分周回路５１、５３と５６による分周クロックは、図６（Ｆ）に示す如く、それぞれの分周カウントが０〜１２７までは"０"、１２８〜２５５までは"１"となるように分周する。

図６において、時刻ｔ１では、装置内基準クロック５８が第１の入力基準クロックである安定した状態を示している。図６の時刻ｔ２においては、図６（Ｂ）に示す如く、装置内基準クロック５８を第１の入力基準クロックから第２の入力基準クロックへ切換るためのクロック切換信号１（Ｂ）が入力される。

このクロック切換信号１（Ｂ）は、切換信号制御回路５９にてクロック分周回路５１もしくはクロック分周回路５３の分周カウンタ値を書き換えるための書き替え信号（Ｃ）を装置内基準クロック５８に基いて生成し、第１の入力基準クロックから第２の入力基準クロックに切換るときはクロック分周回路５３に出力し、第２の入力基準クロックから第１の入力基準クロックに切換るときはクロック分周回路５１に出力する。

図６の時刻ｔ３において書き換え信号（Ｃ）により第２の基準クロック分周カウント（Ｊ）が、装置内基準クロック分周カウント（Ｅ）と同じ値である「２」に書き換えられ、その後書き換え信号（Ｃ）は通常に戻るので、第２の基準クロック分周カウント（Ｊ）は通常動作であるカウンタの加算が行われる。

カウンタ値書き換え信号（Ｃ）が出力された後、図６の時刻ｔ４において切換回路５２でクロックを切換るためのクロック切換信号２（Ｄ）が変化して、クロックが第１の入力基準クロックから第２の入力基準クロックに切換られる。

これにより、クロックの切換は装置内基準クロック５８の分周クロックと位相が合った状態で行なわれるため、装置内基準クロック５８の位相が大きく変動することを防いでいる。また、第２の入力基準クロックから第１の入力基準クロックへ切換る場合も同様の動作となる。これにより、下記特許文献１に開示されているクロック切換回路５０によればクロック切換時の装置内基準クロック５８の位相変動を最小に抑え、安定性を高めることができるという効果を奏するものである。

しかしながら、上記の装置では、カウンタ値書換信号（Ｃ）として、誤差が装置内基準クロック（Ａ）の１周期内で、第１基準クロックと第２基準クロックとが切換られたタイミングを検知できるが、ＰＬＬ回路５７を用いているため、回路構成が複雑かつ大規模化し、コストが非常に高くなるという問題点が存在している。

ところで、上述のようなＰＬＬ回路を使用せず、所定の選択信号に基いて複数のクロック信号からいずれか一方のクロック信号を切換出力させる際に出力クロック信号に高周波成分（ヒゲ）が混入しないようにしたクロック切換装置は、例えば下記特許文献２に開示されているように、本願出願前に既に公知となっている。そこで、以下において下記特許文献２に開示されているクロック切換装置の発明について図面を用いて説明する。

図７は、下記特許文献２に開示されているクロック切換装置６０のブロック図である。このクロック切換装置６０においては、選択部６１及び選択部６２は、同一の回路で構成され、各々には互いに位相のずれたクロック０系とクロック１系とからなる二系統のクロック信号が図示しないクロック信号発生装置から入力されている。

選択部６１及び選択部６２はそれぞれ図示しないスイッチング回路を備えており、選択部６１の出力クロック信号はこの出力クロック信号を利用する外部装置６３に供給され、選択部６２の出力クロック信号はフリップフロップ回路６４に出力される。

選択部６２には、選択部６１に入力される選択信号を反転素子６５により反転させ、選択部６１の出力するクロック信号と異なるクロック信号に対する選択信号が入力されるようにしてある。従って、選択部６１からクロック０系のクロック信号が出力される場合は選択部６２からはクロック１系のクロック信号が出力され、他方、選択部６１からクロック１系のクロック信号が出力される場合は、選択部６２からはクロック０系のクロック信号が出力されるようになっている。

選択部６２のクロック信号の出力は、Ｄ−ＦＦ型のフリップフロップ回路６４のクロック入力端子ＣＬＫに接続してあるとともに、入力端子Ｄ１には図示しない外部装置からの選択信号を入力してあり、クロック入力端子ＣＬＫを介して入力されるクロックパルスの立ち上がり時に出力端子Ｑ１からデータ出力する構成としてある。

すなわち、入力端子Ｄ１を介して選択信号が入力されると、フリップフロップ回路６４はデータ書き込みを行い、次にクロック入力端子ＣＬＫを介して入力されるクロックパルスの立ち上がり時に出力端子Ｑ１から選択信号を出力する。

すると、選択部６１にはクロック０系のクロック信号に対する選択信号が印加され、図示しないスイッチング回路を切換てクロック０系のクロック信号を出力する。このとき、選択信号は切換対象であるクロック０系のクロックパルスの立ち上がりに同期しているため、その出力クロック信号にヒゲ状のノイズが混入することはなく、同出力クロック信号を利用する外部装置の動作が乱れるようなことはない。

一方、選択部６２には、フリップフロップ回路６４から出力されたクロック０系のクロック信号に対する選択信号が反転素子６５により反転されて入力されるため、クロック１系のクロック信号を出力するように図示しないスイッチング回路を切換る。以降、同様にして選択部６１におけるクロック信号を切換出力するにあたり、切換対象のクロックパルスの立ち上がりに同期して選択部６１に選択信号が印加される。

ここで、図８及び図９をも用いて前記クロック切換装置６０の動作について説明する。図８は、クロック１系のクロック信号の位相がクロック０系のクロック信号の位相よりも遅れている場合を示している。初期状態において、選択部６１からはクロック１系のクロック信号が出力されており、図８（ｃ）に示すようなクロック０系のクロックパルスの立ち上がり前のタイミングで、出力クロック信号をクロック０系のクロックパルス信号に切換るべく選択信号がフリップフロップ回路６４に入力されると、次のクロック０系のクロックパルスの立ち上がり時にフリップフロップ回路６４から選択信号が出力されるため、切換直後に選択部６１から出力されるクロックパルスは図８（ｄ）に示すパルス波形となり、ヒゲを発生させることなくクロック０系のクロックパルスに切換られる。

また、図８（ｅ）に示すようなクロック０系のクロックパルスの立ち下がり前のタイミングで、出力クロック信号をクロック０系のクロック信号に切換るべく選択信号がフリップフロップ回路６４に入力されると、１パルス分は見送られてクロック１系のクロック信号が出力されるものの、次のクロック０系のクロックパルスの立ち上がり時にフリップフロップ回路６４から選択信号が出力され、クロック０系のクロック信号に切換られる。

図９は、クロック０系のクロック信号の位相がクロック１系クロック信号の位相よりも遅れている場合を示している。初期状態において、図９（ｃ）に示すようなクロック０系のクロックパルスの立ち上がり後のタイミングで、出力クロック信号をクロック０系クロック信号に切換るべく選択信号がフリップフロップ回路６４に入力されると、１パルス分は見送られてクロック１系のクロック信号が出力されるものの、次のクロック０系のクロックパルスの立ち上がり時にフリップフロップ回路６４から選択信号が出力され、クロック０系のクロック信号に切換られる。

また、図９（ｅ）に示すようなクロック０系のクロックパルスの立ち下がり後のタイミングで、出力クロック信号をクロック０系のクロック信号に切換るべく選択信号がフリップフロップ回路６４に入力されると、次のクロック０系のクロックパルスの立ち上がり時にフリップフロップ回路６４から選択信号が出力されるため、パルス間隔が狭まるもののヒゲを発生させることなくクロック０系のクロックに切換られる。

上述した例は、クロック１系のクロック信号からクロック０系のクロック信号への切換出力についてであったが、クロック０系のクロック信号からクロック１系のクロック信号に切換出力する場合であっても全く同等に作動する。

しかしながら、下記特許文献２に開示されたクロック切換装置は、クロック１系のクロックパルスが現実に使用する現用系のクロック信号であり、クロック０系のクロックパルスがクロック１系のクロック信号に障害等が発生した場合の予備系クロック信号であって通常は利用されていない系に適用されるものであるから、両クロック信号は、位相のずれがあるにしても、同一の周波数のクロック信号である。従って、下記特許文献２に開示されたクロック切換装置を用いて周波数の異なる２つのクロック信号を切換るようにした場合、必ずしも所期の効果を奏することができるわけではなく、出力信号にヒゲが混入してしまうことがあるという問題点が存在している。加えて、下記特許文献２に開示されたクロック切換装置は、選択信号が入力されてからクロック１系のクロックパルスとクロック０系のクロックパルスとの間で切換られるまでにタイムラグがあり、実際に切換られたタイミングを正確に検知できないという問題点も存在している。

一方、下記特許文献３には、２つの異なる周波数のクロックを位相が一致するタイミングで切換るようになしたクロック切換回路の発明が開示されている。この下記特許文献３に開示されているクロック切換回路７０を図１０〜図１１を用いて説明する。

このクロック切換回路７０は、それぞれ第１、第２のクロック発生回路７１及び７２で生成された第１のクロックＡ、第２のクロックＢを入力し、位相が一致するタイミングを検出し、タイミング信号Ｊを出力する位相一致検出回路７３と、外部から与えられた切換指示信号Ｄをタイミング信号Ｊに同期化し、切換信号Ｅを生成する同期回路７４と、第１のクロックＡと第２のクロックＢを入力し、切換信号Ｅにより切換、出力信号Ｆとして出力する切換回路７５で構成されている。

位相一致検出回路７３はアンド回路７６とローパスフィルタ７７とコンパレータ７８で構成されている。位相一致検出回路７３に入力された第１のクロックＡと第２のクロックＢから、アンド回路７６により干渉信号Ｇを生成する。干渉信号Ｇは、第１のクロックＡと第２のクロックＢの位相が同相であるときに最大の立ち上がりパルス幅となり、逆相であるときに最小のパルス幅となる特徴を有する。この干渉信号Ｇをアナログ信号とみなしローパスフィルタ７７に入力し、フィルタ信号Ｈを得る。ここで、ローパスフィルタ７７は、周知の抵抗とコンデンサとから構成されているものであり、抵抗の抵抗値をＲとしコンデンサの容量をＣとして、第１のクロックＡの周波数をｆ１、第２のクロックＢの周波数をｆ２としたとき、｜ｆ１−ｆ２｜＝１／２πＣＲの関係が成り立つ定数を用いる。この場合、フィルタ信号Ｈは、周期が｜ｆ１−ｆ２｜であり、第１のクロックＡと第２のクロックＢが同相になるタイミングから位相が４５度遅れたタイミングで最大レベルを発生する繰り返し波形となる。フィルタ信号Ｈをコンパレータ７８に入力することによりデジタル化し、タイミング信号Ｊを得る。コンパレータ７８の比較レベルをフィルタ信号Ｈの平均レベルに設定するとき、出力として得られるタイミング信号Ｊの立ち上がりエッジのタイミングは、第１のクロックＡと第２のクロックＢが同相になるタイミングと一致する（図１１の時刻ｔ０）。

オペレータ等により任意のタイミングで与えられた切換指示信号Ｄに対し、同期回路Ｆはタイミング信号Ｊを用いて第１のクロックＡと第２のクロックＢが同相になるタイミングにおいて切換指示信号Ｄを同期化し、切換信号Ｅとして出力する。切換回路５は、切換信号ＥがＬレベルのとき、第２のクロックＢを出力し、切換信号ＥがＨレベルのとき、第１のクロックＡを出力する。

このように、下記特許文献３に開示されたクロック切換回路７０は、２つの入力したク
ロックの位相が一致するタイミングにおいて、クロックの切換のタイミングを行うことにより、切換時点での出力のクロックパルス幅は、２つの入力したクロックの一方に等しくなるというものである。

この下記特許文献３に開示されたクロック切換回路７０では、切換信号Ｅとして例えば第１のクロックＡから第２のクロックＢへ切り換えられたタイミングを正確に検知することができるものの、第１のクロックＡから第２のクロックＢへの切換のタイミングが２つの入力クロック信号が同相になるタイミングに一致させるようにしているため、２つの入力クロック信号が同相になるタイミングの僅かなずれにより切換後のクロック信号にヒゲが発生する場合があるという問題点が存在している。
特開２００３−３４７９３２号公報特開平１１−０６８５２９号公報特開平１１−１８４５５１号公報

このように、従来から２つのクロック信号を切換るための装置が種々知られていたが、ＰＬＬ回路のような複雑かつ高価な回路を使用せずに、クロック信号の切換に際しヒゲが発生せず、かつ、２つのクロック信号が切換られたタイミングを正確に検知できるクロック切換装置は知られていなかった。

すなわち、本発明の目的は、電源電圧の変動が大きい系で使用されるマイコン等のデジタル信号処理装置に最適なクロック切換装置であって、ＰＬＬ回路のような複雑かつ高価な回路を使用せずに、クロック信号の切換に際しヒゲが発生せず、かつ、２つのクロック信号が切換られたタイミングを正確に検知できるクロック切換装置を提供する事にある。

本発明の上記目的は以下の構成により達成し得る。すなわち、本願の請求項１に記載のクロック切換装置の発明は、マイコンと、マイコンへの電源電圧を監視する監視回路と、
高周波の第１クロック及びそれよりも周波数の低い第２クロックを生成する回路と、第１クロックと第２クロックを切換てマイコンへ出力する切換回路とを設け、マイコンへの電源電圧が所定値以上か未満かに応じてマイコンに対しそれぞれ第１クロック又は第２クロックを供給することを特徴とする。

また、本願の請求項２に係る発明は、前記請求項１に記載のクロック切換装置において前記第１クロックと第２クロックの位相とが一致するタイミングで前記第１クロックと第２クロックとを切換ることを特徴とする。

また、本願の請求項３に記載の発明は、前記請求項２に記載のクロック切換装置において、前記クロック切換装置が論理積回路を有し、前記第１クロックと第２クロックとを論理積回路に供給して該論理積回路の出力信号の立ち上がり時点ｔ２を前記第１クロックの位相と第２クロックの位相が一致するタイミングとして検知することを特徴とする。

また、本願の請求項４に記載の発明は、前記請求項１に記載のクロック切換装置において、前記クロック切換装置が論理積回路、切換情報保持回路及びクロック切換回路を有し前記第１クロックと第２クロックとを論理積回路及びクロック切換回路に供給し、前記切換情報保持回路に前記論理積回路の出力と電源電圧を監視する監視回路の出力を供給し、前記切換情報保持回路により前記監視回路の出力が反転した時点ｔ１の直後に前記論理積回路の出力が立ち上がった時点ｔ２を検知して切換情報を出力し、該切換情報を前記クロック切換装置に供給して第１クロックと第２クロックとを切換るようにしたことを特徴とする。

また、本願の請求項５に記載の発明は、前記請求項４に記載のクロック切換装置において、前記切換情報保持回路からの切換情報を前記マイコンに供給することを特徴とする。

また、本願の請求項６に記載の発明は、前記請求項４又は５に記載のクロック切換装置において、前記切換情報保持回路がＤフリップフロップ回路からなり、前記ＤフリップフロップのＤ入力端子に前記監視回路の出力を供給し、クロック入力端子ＣＬＫに前記論理積回路の出力を供給し、Ｑ出力端子より切換情報を得るようにしたことを特徴とする。

また、本願の請求項７に記載の発明は、前記請求項６に記載のクロック切換装置において、前記切換装置が第１及び第２の論理積回路と、論理和回路からなり、前記第１の論理積回路に前記Ｄフリップフロップ回路のＱ出力端子からの出力信号と前記第１のクロック信号を供給し、前記第２の論理積回路に前記Ｄフリップフロップ回路の反転Ｑ出力端子からの出力信号と前記第２のクロック信号を供給し、前記第１及び第２の論理積回路の出力信号を前記論理和回路に供給し、前記論理和回路の出力として所定のクロック信号を得るようにしたことを特徴とする。

また、本願の請求項８に記載の発明は、前記請求項１〜７の何れかに記載のクロック切換装置において、前記第１のクロックは発振回路と遅延回路とにより生成し、前記第２のクロックは前記発振回路と１／２分周回路とにより生成したことを特徴とする。

本発明は上記の構成を採用したことにより以下のとおり優れた効果を奏する。すなわちマイコンは、駆動周波数が高ければ高いほど処理能力も高まり、電源電圧が高ければ最大動作周波数も高くなり、電源電圧が低ければ最大動作周波数も低くなるが、本願の請求項１に記載のクロック切換装置によれば、電源電圧が高い場合は高周波の第１クロックがマイコンに供給され、電源電圧が低い場合はそれよりも周波数の低い第２クロックがマイコンに供給されるから、電源電圧に応じて最大限の機能を発揮できる周波数のクロック信号を自動的にマイコンに供給できるようになる。

また、本願の請求項２に記載のクロック切換装置によれば、クロックの切換に際して周波数が高いクロック成分すなわちヒゲが発生することがない。

また、本願の請求項３に記載のクロック切換装置によれば、第１クロックと第２クロックとの位相が一致した時点を正確に検知できるようになる。

また、本願の請求項４に記載のクロック切換装置によれば、切換情報保持回路は、監視回路の出力が反転した時点ｔ１の直後に論理積回路の出力が立ち上がった時点ｔ２を検知して切換情報を出力するが、論理積回路の出力が立ち上がった時点ｔ２を検知してから切換情報を出力するまでにはわずかな遅延時間が存在する。従って、論理積回路の出力が立ち上がった時点ｔ２は第１クロックと第２クロックとの位相が一致した時点であるから、切換情報を出力した時点では完全に第１クロックと第２クロックとの位相が一致する。そして、この切換情報に基いて第１クロックと第２クロックとを切換ているため、切換時の第１クロックの位相と第２クロックの位相は完全に一致しているので、周波数が高いクロック成分すなわちヒゲが発生することがない。加えて、前記切換情報をクロックが切換られたタイミングを表す信号として利用できる。

また、本願の請求項５に記載のクロック切換装置によれば、前記切換情報保持回路からの切換情報はクロック周波数が切換られた時点の情報を含んでいるから、マイコンはクロック周波数が切換られた時点を正確に知ることができる。そのため、マイコンはクロック周波数が変化してもそのタイミングを正確に判断することができ、誤動作することが少なくなる。

また、本願の請求項６に記載のクロック切換装置によれば、周知の簡単な構成の素子により容易に切換情報保持回路を形成し得る。

また、本願の請求項７に記載のクロック切換装置によれば、簡単な構成により周波数の高クロック成分即ちヒゲを含まないように第１クロックと第２クロックを切換ることができる。

更に、本願の請求項８に記載のクロック切換装置によれば、簡単な構成により位相差の少ない第１クロックとその１／２の周波数の第２クロックとを得ることができる。

以下、図面を参照して、本発明の最良の実施形態を説明する。但し、以下に示す実施形態は、本発明の技術思想を具体化するためのクロック切換装置の一例を例示するものであって、本発明をこのクロック切換装置に特定することを意図するものではなく、特許請求の範囲に含まれるその他の実施形態のものも等しく適用し得るものである。

図１は、本願の実施例に係るクロック切換装置のブロック図であり、図２は本願の実施例のクロック切換装置における切換情報保持回路及びクロック切換回路の一具体例を示す図であり、図３は１及び図２の各回路の動作を表すタイミング図であり、また、図４は実施例で使用したマイコンの電源電圧と最大動作周波数ないしは設定動作周波数の関係を示す図である。

まず最初に、マイコンの電源電圧と最大動作周波数との関係及び本実施例で設定しようとする電源電圧とクロック周波数との関係を説明する。マイコン等のデジタル信号処理装置は、駆動周波数すなわちクロック周波数が高ければ高いほど処理能力も高速になるが、電源電圧によって最大動作周波数が変動する。そのため、マイコン等の処理能力を最大限に生かすためには、電源電圧に応じてクロック周波数を変化させる必要が生じる。

この最大動作周波数は、通常マイコン等に供給される電源電圧が高いほど高くなり、電源電圧が低くなるに従って低下する傾向にある。本実施例で使用したマイコン（ＬＣ８７Ｆ５７Ｃ８Ａ、三洋電機株式会社製）の電源電圧と最大動作周波数との関係は図４に波線で示したとおりである。すなわち、本実施例で使用したマイコンは、電源電圧が２．５Ｖ〜５．２５Ｖの範囲で作動し得るが、最大動作周波数は電源電圧が２．５Ｖのときは５ＭＨｚであり、電源電圧が４．５Ｖで１０ＭＨｚとなっている。図４の波線上及びその上部に位置する点では駆動周波数が高すぎて動作不能の領域であり、波線の下部に位置する点で正常に動作する。

従って、本実施例では電源電圧の閾値電圧を４．７Ｖとし、電源電圧が４．７Ｖ以上の場合には１０ＭＨｚのクロック周波数で作動させ、電源電圧が４．７Ｖ未満の場合には５ＭＨｚのクロック周波数で作動させるように設計した。

本実施例のクロック切換装置の構成を図１を用いて説明する。本実施例のクロック切換装置１０は、発振回路１２、遅延回路１４と、１／２分周回路１６、論理積回路１８、切換情報保持回路２０、電源電圧監視回路２２、クロック切換回路２４からなり、マイコン２６に対してクロック及び切換情報を供給するようになされている。

まず、発振回路１２で１０ＭＨｚのクロックを発生させ、このクロックを遅延回路１４及び１／２分周回路１６へ供給する。遅延回路１４は、１／２分周回路１６で処理する際の信号遅延分（約１０ｎｓ）を補償して１０ＭＨｚのクロックよりも高い周波数のヒゲが出ないようにするため、１０ＭＨｚのクロックの立ち上がりを１／２分周回路の出力クロックの立ち上がりよりも僅かに遅らせるようにするために設けられている。この遅延回路１４は周知のインバータ及び積分回路からなるものを使用でき、また、１／２分周回路１６は、発振回路のクロック周波数を半分の５ＭＨｚにするためのものであり、周知のＤフリップフロップ回路を使用し得る。

この遅延回路１４の出力及び１／２分周回路１６の出力は共に論理積回路１８及びクロック切換回路２４に供給されている。論理積回路１８は、遅延回路１４からの出力信号と１／２分周回路１６からの出力信号の論理積（ＡＮＤ）信号を作成し、その出力信号が切換情報保持回路２０に供給されている。

一方、電源電圧監視回路２２は、周知の電圧コンパレータからなり、電源電圧が４．７Ｖ以上になるとＨ信号を電源電圧が４．７Ｖ未満になるとＬ信号を出力するように設定されており、この電源電圧監視回路２２からの出力信号は切換情報保持回路２０に供給されている。切換情報保持回路２０の出力は、マイコン２６に供給されてマイコン側からクロック周波数が変化した時点が分かるようにされると共に、クロック切換装置２４にも供給され、このクロック切換回路２４においてクロック周波数を遅延回路１４から供給された１０ＭＨｚのクロック信号と１／２分周回路１６から供給された５ＭＨｚのクロック信号とを切換て、マイコン２６に供給するようになされている。

切換情報保持回路２０は、例えば図２に示したように、Ｄフリップフロップ２１からなり、Ｄ入力端子へ電源電圧監視回路２２の出力が入力され、ＣＬＫ入力端子へ論理積回路１８の出力が入力され、Ｑ出力が切換情報としてマイコンへ出力されると共にクロック切換回路２４の第１の論理積（ＡＮＤ）回路２５１の一方の入力端子へ供給され、また、反転Ｑ出力が第２の論理積回路２５２の一方の入力端子へ供給されている。

そして、第１の論理積回路２５１の他方の入力端子には１０ＭＨｚのクロック信号が、また、第２の論理積回路２５２の他方の入力端子には５ＭＨｚのクロック信号が、それぞれ供給されており、両論理積回路２５１及び２５２の出力は共に論理和（ＯＲ）回路２５３の入力端子へ供給され、この論理和回路２５３の出力として選択されたクロック信号が得られるようになっている。

このクロック切換装置１０の動作を図３を用いて説明する。発振回路１２で得られた１０ＭＨｚのクロック信号（ａ）は、遅延回路１４でおよそ２ｎｓ〜１０ｎｓ遅れた１０ＭＨｚのクロック信号（ｂ）となり、更に、１／２分周回路１６により発振回路１２からの１０ＭＨｚのクロック信号より約１〜１０ｎｓ遅れた５ＭＨｚのクロック信号（ｃ）となる。この１０ＭＨｚのクロック信号（ｂ）と５ＭＨｚのクロック信号（ｃ）から論理積回路１８により切換情報を保持するタイミングを作る信号（ｄ）が作成される。この切換情報を保持するタイミングを作る信号（ｄ）は１０ＭＨｚのクロック信号（ｂ）と５ＭＨｚのクロック信号（ｃ）とが同相となってから１〜１０ｎｓ遅れて立ち上がるので、切換情報を保持するタイミングを作る信号（ｄ）が立ち上がるとき（時刻ｔ２）は、前記１０ＭＨｚのクロック信号（ｂ）と５ＭＨｚのクロック信号（ｃ）とが同相となっている。

ここで、最初に、電源電圧が４．７Ｖ以上の電圧から４．７Ｖ未満へ低下する場合について説明する。時刻ｔ１で電源電圧監視回路２２により電源電圧が４．７Ｖ以上の電圧から４．７Ｖ未満へ低下することが検出されたとき、電源電圧監視回路２２の出力（ｇ）は時刻ｔ１に達するまではＨ状態であるが、時刻ｔ１以降はＬ状態に変化する。そうすると時刻ｔ１以降の最初の切換情報を保持するタイミングを作る信号（ｄ）の立ち上がり時（時刻ｔ２）から約１ｎｓ〜１０ｎｓ遅れた時刻ｔ３時に切換情報保持回路の出力（ｅ）がＨ状態からＬ状態に反転する。

また、時刻ｔ３に至るまでのクロック切換回路２４の出力は、第１の論理積回路２５１の一方の入力はＨ状態であるので第１の論理積回路２５１は１０ＭＨｚのクロック信号（ｂ）を通過させ、第２の論理積回路２５２の一方の入力はＬ状態となっているので第２の論理積回路２５２の出力はＬ状態となったままであるから、１０ＭＨｚのクロック信号が論理和回路２５３を経て出力される。時刻ｔ３以降のクロック切換回路２４の出力は、第１の論理積回路２５１の一方の入力はＬ状態であるので、第１の論理積回路２５１の出力はＬ状態となったままであり、第２の論理積回路２５２の一方の入力はＨ状態となっているので第２の論理積回路２５２の出力は５ＭＨｚのクロック信号を出力するので、５ＭＨｚのクロック信号が論理和回路２５３を経て出力される。この時刻ｔ３のとき、１０ＭＨｚのクロック信号（ｂ）と５ＭＨｚのクロック信号（ｃ）とが同相となっているため、クロック切換回路２４の出力にヒゲが生じることがない。

次に、電源電圧が４．７Ｖ未満の電圧から４．７Ｖ以上へ上昇する場合について説明する。時刻ｔ１で電源電圧監視回路２２により電源電圧が４．７Ｖ未満の電圧から４．７Ｖ以上へ上昇することが検出されたとき、電源電圧監視回路２２の出力（ｇ）は時刻ｔ１に達するまではＬ状態であるが、時刻ｔ１以降はＨ状態に変化する。そうすると、時刻ｔ１以降の最初の切換情報を保持するタイミングを作る信号（ｄ）の立ち上がり時（時刻ｔ２）から約１ｎｓ〜１０ｎｓ遅れた時刻ｔ３時に切換情報保持回路の出力（ｅ）Ｌ状態からＨ状態に反転する。

また、時刻ｔ３に至るまでのクロック切換回路２４の出力は、第１の論理積回路２５１の一方の入力はＬ状態でのままであるので、第１の論理積回路２５１の出力はＬ状態となっている。そして、第２の論理積回路２５２の一方の入力はＨ状態となっているので第２の論理積回路２５２の出力は５ＭＨｚのクロック信号となっているから、５ＭＨｚのクロック信号が論理和回路２５３を経て出力される。時刻ｔ３以降のクロック切換回路２４の出力は、第１の論理積回路２５１の一方の入力はＨ状態であるので第１の論理積回路２５１は１０ＭＨｚのクロック信号を出力し、第２の論理積回路２５２の一方の入力はＬ状態となったままであるので、第２の論理積回路２５２の出力はＬ状態のままとなり、１０ＭＨｚのクロック信号が論理和回路２５３を経て出力される。この時刻ｔ３のとき、１０ＭＨｚのクロック信号（ｂ）と５ＭＨｚのクロック信号（ｃ）とが同相となっているため、クロック切換回路２４の出力にヒゲが生じることがない。

従って、上記実施例のクロック切換回路によれば、周波数の高いクロック信号から周波数の低いクロック信号に切換る場合も、周波数の低いクロック信号から周波数の高いクロック信号に切換る場合も、共にヒゲが発生することがなく、しかもマイコンが切換情報保持回路の出力によりクロック周波数が変わった時点を認識できるので、マイコンは赤外線リモコンやシリアル通信などのタイミングを正確に判別することができるようになる。

なお、上記実施例では１０ＭＨｚのクロック信号とこれを１／２分周した５ＭＨｚのクロック信号を切換る場合について説明したが、本発明は、この例に限らず、種々の周波数の周波数の高い第１のクロック信号とこれを分周した周波数の低い第２のクロック信号との間でのクロック信号の切換に使用することができる。

本願の実施例に係るクロック切換装置のブロック図である。本願の実施例のクロック切換装置における切換情報保持回路及びクロック切換回路の一具体例を示す図である。図１及び図２の各回路の動作を表すタイミング図である。実施例で使用したマイコンの電源電圧と最大動作周波数ないしは設定動作周波数の関係を示す図である。第１の従来例のクロック切換装置の回路図である。図５のクロック切換装置の各回路の動作を表すタイミング図である。第２の従来例のクロック切換装置の回路図である。図７のクロック切換装置において、クロック１系からクロック０系へのクロック切換に際する各回路の動作を表すタイミング図である。図７のクロック切換装置において、クロック０系からクロック１系へのクロック切換に際する各回路の動作を表すタイミング図である。第３の従来例のクロック切換装置の回路図である。図１０のクロック切換装置の各回路の動作を表すタイミング図である。

符号の説明

１０、５０、６０、７０クロック切換装置
１２発振回路
１４遅延回路
１６１／２分周回路
１８論理積回路
２０切換情報保持回路
２１Ｄフリップフロップ
２２電源電圧監視回路
２４クロック切換回路
２５１、２５２論理積（ＡＮＤ）回路
２５３論理和（ＯＲ）回路
２６マイコン
５３切換回路
５７ＰＬＬ回路
５９切換信号制御回路
６１、６２選択部
７３位相一致検出回路
７４同期回路
７５切換回路

Claims

マイコンと、前記マイコンへの電源電圧を監視する監視回路と、高周波の第１クロック及びそれよりも周波数の低い第２クロックを生成する回路と、前記第１クロックと前記第２クロックを切換て前記マイコンへ出力する切換回路とを設け、前記マイコンへの電源電圧が所定値以上か未満かに応じて、前記マイコンに対しそれぞれ前記第１クロック又は前記第２クロックを供給することを特徴とするクロック切換装置。
前記第１クロックと前記第２クロックの位相とが一致するタイミングで前記第１クロックと前記第２クロックとを切換ることを特徴とする請求項１に記載のクロック切換装置。
前記クロック切換装置が論理積回路を有し、前記第１クロックと前記第２クロックとを論理積回路に供給して該論理積回路の出力信号の立ち上がり時点ｔ２を、前記第１クロックの位相と前記第２クロックの位相が一致するタイミングとして検知することを特徴とする請求項２に記載のクロック切換装置。
前記クロック切換装置が論理積回路、切換情報保持回路及びクロック切換回路を有し、前記第１クロックと前記第２クロックとを前記論理積回路及び前記クロック切換回路に供給し、前記切換情報保持回路に前記論理積回路の出力と電源電圧を監視する前記監視回路の出力を供給し、前記切換情報保持回路により前記監視回路の出力が反転した時点ｔ１の直後に前記論理積回路の出力が立ち上がった時点ｔ２を検知して切換情報を出力し、該切換情報を前記クロック切換装置に供給して前記第１クロックと前記第２クロックとを切換るようにしたことを特徴とする請求項１に記載のクロック切換装置。
前記切換情報保持回路からの切換情報を前記マイコンに供給することを特徴とする請求項４に記載のクロック切換装置。
前記切換情報保持回路がＤフリップフロップ回路からなり、前記ＤフリップフロップのＤ入力端子に前記監視回路の出力を供給し、クロック入力端子ＣＬＫに前記論理積回路の出力を供給し、Ｑ出力端子より切換情報を得ることを特徴とする請求項４又は５に記載のク
ロック切換装置。
前記切換装置が第１及び第２の論理積回路と、論理和回路からなり、前記第１の論理積回路に前記Ｄフリップフロップ回路のＱ出力端子からの出力信号と前記第１のクロック信号を供給し、前記第２の論理積回路に前記Ｄフリップフロップ回路の反転Ｑ出力端子からの出力信号と前記第２のクロック信号を供給し、前記第１及び第２の論理積回路の出力信号を前記論理和回路に供給し、前記論理和回路の出力として所定のクロック信号を得ることを特徴とする請求項６に記載のクロック切換装置。
前記第１のクロックは発振回路と遅延回路とにより生成し、前記第２のクロックは前記発振回路と１／２分周回路とにより生成したことを特徴とする請求項１〜７の何れかに記載のクロック切換装置。