JP2009212995A - 位相同期発振回路 - Google Patents

Abstract

【課題】参照基準信号に異常が生じても長期間安定した発振を維持する。
【解決手段】正常に動作している状態における制御電圧ＶＣ１の平均値ＡＶＥを算出する平均値算出部１４と、最新の所定時間における制御電圧ＶＣ１の状態を保持する過渡データ保持／出力部１５を設け、参照基準信号ＲＥＦの異常によって同期外れが発生したときに、過渡データ保持／出力部１５に保持されている同期外れ直前の過渡データＴＲＡに基づいて位相補正を行うための制御電圧ＶＣ２を生成し、その後、平均値算出部１４で算出した平均値ＡＶＥに基づいて制御電圧ＶＣ２を生成してＶＣＯ２０に与える。これにより、同期外れ検出からフリーラン状態になるまでに生ずる位相のずれが補正され、更に参照基準信号ＲＥＦが正常に復旧するまでの間、適切な制御電圧ＶＣ２によってフリーランを続けることができる。
【選択図】図１

Description

本発明は、ＰＬＬ(Phase Locked Loop：位相同期)発振回路、特に同期外れ時の発振信号の安定化技術に関するものである。

図２は、下記特許文献１に記載された従来のＰＬＬ回路の構成図である。
このＰＬＬ回路は、移動体通信端末の送受信用の発振回路として用いられるもので、目的の周波数の発振信号ＯＵＴを発振する電圧制御発振器（以下、「ＶＣＯ」という）１、発振信号ＯＵＴをｎ分周して参照基準信号との位相差に応じたパルス信号を出力するＰＬＬＩＣ２、パルス信号を積分して制御電圧を生成する低域通過フィルタ（以下、「ＬＰＦ」という）３、制御電圧をデジタルデータに変換するアナログ／デジタル変換器（以下、「ＡＤＣ」という）４、全体的な制御を行う中央処理装置（以下、「ＣＰＵ」という）５、ＣＰＵ５から与えられるデジタルデータをアナログ電圧に変換するデジタル／アナログ変換器（以下、「ＤＡＣ」という）６、及びＣＰＵ５のプログラムや処理用のデータを記憶する記憶装置（ＭＥＭ）７を有している。

また、ＬＰＦ３から出力される制御電圧とＤＡＣ６から出力されるアナログ電圧は、スイッチＳ１に与えられ、ＣＰＵ５の制御に基づいていずれか一方が選択され、ＶＣＯ１に制御電圧として与えられるようになっている。また、ＰＬＬＩＣ２の電源は、ＣＰＵ５の制御によってオン／オフされるスイッチＳ２を介して供給されるようになっている。

このＰＬＬ回路では、ＣＰＵ５によってスイッチＳ１がＬＰＦ３側に切り替えられ、スイッチＳ２がオンにされると、ＶＣＯ１〜ＰＬＬＩＣ３〜ＬＰＦ３〜スイッチＳ１〜ＶＣＯ１の位相同期ループが形成され、ＶＣＯ１から参照基準信号のｎ倍の周波数を有する発振信号ＯＵＴが出力される。この時点で、ＬＰＦ３から出力される制御電圧は、ＡＤＣ４によってデジタルデータに変換されてＣＰＵ５に取り込まれ、メモリ７に記憶される。

ＣＰＵ５は、メモリ７からデジタルデータを読み出し、周囲温度の変動等に応じた補正を行ってＤＡＣ６に与える。これにより、ＤＡＣ６から制御電圧が出力される。その後、ＣＰＵ５は、スイッチＳ１をＤＡＣ６側に切り替えると共に、スイッチＳ２をオフにする。これにより、ＰＬＬＩＣ２は動作を停止し、ＶＣＯ１はＤＡＣ６から出力される制御電圧に応じて発振動作を続ける。

ＣＰＵ５はスイッチＳ１，Ｓ２を周期的に切り替えることにより、ＶＣＯ１の正常な発振動作を維持しつつ、ＰＬＬＩＣ２を間欠的に動作させることが可能になり、このＰＬＬＩＣ２による消費電力を低減することができる。

特開平８−３１６８６５号公報 特開平１１−２９８３１９号公報 特開２００５−１１０１５８号公報

しかしながら、前記ＰＬＬ回路は、常に正常な参照基準信号がＰＬＬＩＣ２に与えられていることを前提とした回路構成となっている。このため、参照基準信号が停止したり、異常な周波数になったりした場合に、生成される発振信号ＯＵＴは期待されたものとは異なった周波数となり、急激に位相差が増大するという欠点があった。

この欠点は、参照基準信号の供給元とＰＬＬ回路が離れた位置にあって、これらの間でこの参照基準信号に基づいて生成された発振信号を使用して通信を行うシステムで、特に問題となる。即ち、周波数のずれによって位相差が変動し、ビットスリップ等の症状を起こして正常な通信ができなくなるという問題があった。

本発明は、参照基準信号に異常が生じても、長時間安定した発振を維持することができるＰＬＬ発振回路を提供することを目的としている。

本発明のＰＬＬ発振回路は、参照基準信号と発振信号またはこれを分周して得られた内部基準信号との位相差に応じた信号を出力する位相比較部と、前記位相差に応じた信号を積分して第１の制御電圧を出力するループフィルタと、前記第１の制御電圧をデジタルデータに変換するＡＤＣと、前記位相差に応じた信号または前記デジタルデータを監視して前記発振信号が前記参照基準信号に同期しているか否かを検出する同期検出部と、前記発振信号が前記参照基準信号に同期している期間における前記デジタルデータの平均値を算出する平均値算出部と、現時点から所定時間前までの間の前記デジタルデータを保持するデータ保持部を有している。

更に、このＰＬＬ発振回路は、制御信号によって指定されたときに、前記データ保持部に保持されているデジタルデータを現在から過去に遡って読み出し、前記平均値を境にして対称的な値に変換して過渡データとして出力するデータ出力部と、前記同期検出部によって同期状態が検出されているときには前記デジタルデータを選択し、同期外れが検出された時点で前記制御信号を出力することによって前記データ出力部から出力される過渡データを選択し、該過渡データの出力が終了した時点で前記平均値を選択して出力する制御部と、前記制御部から出力されるデータを第２の制御電圧に変換するＤＡＣと、前記第２の制御電圧に応じて前記発振信号の周波数を制御して出力するＶＣＯを備えている。

本発明では、同期状態における第１の制御電圧の平均値を算出する平均値算出部と、最新の所定時間における第１の制御電圧の状態を保持するデータ保持部と、データ保持部に保持されたデータを現在から過去に遡って読み出して平均値を境にして対称的な値に変換した過渡データを出力するデータ出力部と、同期外れが検出された時に過渡データを選択し、この過渡データの出力が終了した時点で平均値を選択して出力する制御部を有している。これにより、制御部で選択されたデータを第２の制御電圧に変換してＶＣＯに与えることで、同期外れの検出からフリーラン状態になるまでに生ずる位相のずれを補正することができ、更に参照基準信号が復旧するまでの間、適切な制御電圧に従ってフリーランを続けることが可能になる。従って、参照基準信号に異常が生じても長期間安定した発振を継続することができるという効果がある。

この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。

図１は、本発明の実施例を示すＰＬＬ回路の構成図である。
このＰＬＬ回路は、外部から与えられる参照基準信号ＲＥＦと内部基準信号ＳＩＧの位相を比較して、その位相差に応じたパルス信号を出力する位相比較部１１と、このパルス信号を積分して位相差に応じたアナログの制御電圧ＶＣ１を出力するループフィルタ（この場合は、ＬＰＦ）１２を有している。制御電圧ＶＣ１は、ＡＤＣ１３に与えられるようになっている。

ＡＤＣ１３は制御電圧ＶＣ１をデジタルデータＤＩＧに変換するもので、このＡＤＣ１３で生成されたデジタルデータＤＩＧが、平均値算出部１４、過渡データ保持／出力部１５、ロック検出部１６、及びセレクタ１７の第１入力側に与えられている。

平均値算出部１４は、このＰＬＬ回路が同期状態で正常に動作している期間のデジタルデータＤＩＧの平均値ＡＶＥを算出するものである。平均値算出部１４で算出された平均値ＡＶＥは、セレクタ１７の第２入力側に与えられるようになっている。

過渡データ保持／出力部１５は、異常時の位相補正に備えて、現時点から所定時間（例えば、１秒）前までのデジタルデータＤＩＧの履歴を常に保持するものである。例えば、平均値算出部１４から所定時間の間に出力されるデジタルデータＤＩＧを保持するだけの容量を持つメモリを用い、このメモリに平均値算出部１４から与えられるデジタルデータＤＩＧを順次サイクリックに上書きするように構成すれば良い。

また、この過渡データ保持／出力部１５は、現在から過去に遡って（即ち、書き込まれた順序とは逆の順序で）保持しているデジタルデータＤＩＧを読み出し、読み出した値を平均値ＡＶＥを境にして対称的な値に変換して過渡データＴＲＡとして出力する機能を有している。過渡データ保持／出力部１５から出力される過渡データＴＲＡは、セレクタ１７の第３入力側に与えられるようになっている。

ロック検出部１６は、デジタルデータＤＩＧを監視することによって、このＰＬＬ回路が同期状態にあるか否かを検出するものである。即ち、デジタルデータＤＩＧの値が予め設定された上限と下限の間に収まり、かつ、順次与えられるデジタルデータＤＩＧの値の変動が一定値以下となり、その状態が一定時間継続したときに同期が確立された状態と判定して検出信号ＤＥＴを出力するものである。検出信号ＤＥＴは、制御部１８に与えられるようになっている。

制御部１８は、ロック検出部１６の検出信号ＤＥＴに従って、過渡データ保持／出力部１５に対する制御信号ＣＯＮを出力すると共に、セレクタ１７に対する選択信号ＳＥＬを出力するものである。即ち、制御部１８は、動作開始直後にロック検出部１６で同期状態が検出されていないときには、セレクタ１７に対して第１入力を選択するための選択信号ＳＥＬを出力する。また、ロック検出部１６から検出信号ＤＥＴが出力されると、制御部１８は過渡データ保持／出力部１５に対して、データ保持を指定する制御信号ＣＯＮを出力する。

制御部１８は、ロック検出部１６からの検出信号ＤＥＴが途絶えると、選択信号ＳＥＬでセレクタ１７の第３入力を選択すると共に、過渡データ保持／出力部１５に対してデータ出力を指定する制御信号ＣＯＮを出力する。制御部１８は、更に所定時間の後に過渡データ保持／出力部１５からのデータ出力が完了すると、選択信号ＳＥＬでセレクタ１７の第２入力を選択し、ロック検出部１６からの検出信号ＤＥＴを待つようになっている。

セレクタ１７の出力側には、ＤＡＣ１９が接続されている。ＤＡＣ１９は、セレクタ１７から出力されるデジタルデータ（デジタルデータＤＩＧ，平均値ＡＶＥ，過渡データＴＲＡ）をアナログの制御電圧ＶＣ２に変換して出力するもので、この制御電圧ＶＣ２がＶＣＯ２０に与えられている。

ＶＣＯ２０は、制御電圧ＶＣ２に応じた周波数の発振信号ＯＵＴを出力する発振器である。発振信号ＯＵＴは、図示しない内部の回路に供給されると共に、分周部２１に与えられている。分周部２１は、発振信号ＯＵＴの周波数を１／ｎに分周し、内部基準信号ＳＩＧとして位相比較部１１に与えるものである。

図３は、図１の動作を示す信号波形図である。以下、この図３を参照しつつ、図１のＰＬＬ回路の動作を説明する。

図３の時刻Ｔ０において、外部から参照基準信号ＲＥＦが与えられた状態で、ＰＬＬ回路が起動されると、先ず、制御部１８によってセレクタ１７の第１入力が選択され、位相比較部１１〜ＬＰＦ１２〜ＡＤＣ１３〜ＤＡＣ１９〜ＶＣＯ２０〜分周部２１〜位相比較部１１のループが形成される。これにより、制御電圧ＶＣ１，ＶＣ２はほぼ等しくなり、例えば位相比較部１１の上限出力電圧から振動を繰り返しながら平均値ＡＶＥに近づく。

時刻Ｔ１において、制御電圧ＶＣ１が予め設定された上限と下限の間に収まり、かつ、その変動が一定値以下となり、その状態が一定時間継続すると、この制御電圧ＶＣ１を変換して得られたデジタルデータＤＩＧを監視しているロック検出部１６が同期確立状態と判定して検出信号ＤＥＴを出力する。これにより、制御部１８の制御に基づいて、平均値算出部１４によってデジタルデータＤＩＧの平均値ＡＶＥの算出が開始されると共に、過渡データ保持／出力部１５によって現時点を遡る所定時間（例えば、１秒）の間のデジタルデータＤＩＧの保持が開始される。

時刻Ｔ２において、例えば参照基準信号ＲＥＦが停止したとする。これにより、位相比較部１１の出力は上限出力電圧となり、ＬＰＦ１２から出力される制御電圧ＶＣ１は上昇する。これに伴ってＡＤＣ１３から出力されるデジタルデータＤＩＧの値も増加し、ΔＴ時間後の時刻Ｔ３において、ロック検出部１６から出力されていた検出信号ＤＥＴが停止する。一方、ＬＰＦ１２から出力される制御電圧ＶＣ１は、位相比較部１１の上限出力電圧まで上昇する。

時刻Ｔ３において検出信号ＤＥＴが停止すると、制御部１８からセレクタ１７に対して第３入力を選択させる選択信号ＳＥＬが出力される共に、過渡データ保持／出力部１５に対してデータ出力を指定する制御信号ＣＯＮが出力される。これにより、ＡＤＣ１３とＤＡＣ１９の間でループが切断され、過渡データ保持／出力部１５に保持されていた同期外れ直前の所定時間（この場合、１秒間）のデジタルデータＤＩＧが、現在から過去に遡って（即ち、書き込まれた順序とは逆の順序で）読み出される。

更に、読み出されたデータの値は、平均値ＡＶＥを境にして対称的な値に変換され、過渡データＴＲＡとしてセレクタ１７を介してＤＡＣ１９に与えられる。ＤＡＣ１９では、過渡データＴＲＡがアナログの電圧に変換され、制御電圧ＶＣ２としてＶＣＯ２０に与えられる。これにより、ＶＣＯ２０には、時刻Ｔ３を中心にして前後の所定時間（１秒間）の制御電圧ＶＣ２が点対称的に与えられるので、時刻Ｔ２から時刻Ｔ３の間の同期外れによって生じた発振信号ＯＵＴの位相のずれが補正される。

時刻Ｔ３から所定時間が経過した時刻Ｔ４において、制御部１８からセレクタ１７に対して、第２入力を選択させる選択信号ＳＥＬが出力される。これにより、平均値算出部１４で算出されていた同期状態時のデジタルデータＤＩＧの平均値ＡＶＥがセレクタ１７を介してＤＡＣ１９に与えられる。ＤＡＣ１９では、平均値ＡＶＥがアナログの電圧に変換され、制御電圧ＶＣ２としてＶＣＯ２０に与えられる。これにより、ＶＣＯ２０は、同期状態時の平均値ＡＶＥに従ったフリーラン状態となる。この状態で、ロック検出部１６による監視が継続される。

時刻Ｔ５において、外部からの参照基準信号ＲＥＦが復旧すると、位相比較部１１で検出される位相差が小さくなり、ＬＰＦ１２から出力される制御電圧ＶＣ１は徐々に低下する。

時刻Ｔ６において、ロック検出器１６によって同期状態と判定されると、このロック検出器１６から制御部１８に検出信号ＤＥＴが出力され、制御部１８からセレクタ１７に対して、第１入力を選択させるための選択信号ＳＥＬが出力される。これにより、ＰＬＬ回路は、時刻Ｔ１のときと同様のループ構成となり、フリーラン状態からＰＬＬによる発振動作に戻る。

以上のように、本実施例のＰＬＬ回路は、正常に動作している状態における制御電圧ＶＣ１の平均値を算出する平均値算出部１４と、最新の所定時間における制御電圧ＶＣ１の状態を保持する過渡データ保持／出力部１５を有している。このため、参照基準信号ＲＥＦの異常によって同期外れが発生したときに、過渡データ保持／出力部１５に保持されている同期外れ直前の制御電圧に基づいて位相補正を行うための制御電圧ＶＣ２を生成し、その後、平均値算出部１４で算出した平均値に基づいて制御電圧ＶＣ２を生成し、ＶＣＯ２０に与えることができる。

これにより、同期外れ検出からフリーラン状態になるまでに生ずる位相のずれを補正することができ、更に、参照基準信号ＲＥＦが正常に復旧するまでの間、適切な制御電圧ＶＣ２によってフリーランを続けることが可能になる。従って、参照基準信号に異常が生じても長期間安定した発振を継続することができるという利点がある。

なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ） 過渡データ保持／出力部１５で保持するデジタルデータＤＩＧの時間は、１秒間に限定するものではない。ＬＰＦ１２等の応答時間に基づいて適切な時間に設定する必要がある。
（ｂ） 平均値算出部１４や過渡データ保持／出力部１５は、セレクタ１７と制御部１８も含めてマイクロコンピュータ等で構成することができる。
（ｃ） 発振信号ＯＵＴを参照基準信号ＲＥＦの周波数と同一にする場合は、分周部２１は不要である。
（ｄ） ロック検出部１６は、デジタルデータＤＩＧを監視することによってＰＬＬ回路が同期状態にあるか否かを検出しているが、制御電圧ＶＣ１を監視するアナログ回路で構成しても良い。
（ｅ） ＶＣＯ２０に代えて、ＶＣＸＯ（電圧制御水晶発振器）を用いても良い。

本発明の実施例を示すＰＬＬ回路の構成図である。 従来のＰＬＬ回路の構成図である。 図１の動作を示す信号波形図である。

符号の説明

１１ 位相比較部
１２ ＬＰＦ（低域通過フィルタ）
１３ ＡＤＣ（アナログ／デジタル変換器）
１４ 平均値算出部
１５ 過渡データ保持／出力部
１６ ロック検出部
１７ セレクタ
１８ 制御部
１９ ＤＡＣ（デジタル／アナログ変換器）
２０ ＶＣＯ（電圧制御発振器）
２１ 分周部

Claims (1)

1. 参照基準信号と発振信号またはこれを分周して得られた内部基準信号との位相差に応じた信号を出力する位相比較部と、
   前記位相差に応じた信号を積分して第１の制御電圧を出力するループフィルタと、
   前記第１の制御電圧をデジタルデータに変換するアナログ／デジタル変換器と、
   前記位相差に応じた信号または前記デジタルデータを監視して前記発振信号が前記参照基準信号に同期しているか否かを検出する同期検出部と、
   前記発振信号が前記参照基準信号に同期している期間における前記デジタルデータの平均値を算出する平均値算出部と、
   現時点から所定時間前までの間の前記デジタルデータを保持するデータ保持部と、
   制御信号によって指定されたときに、前記データ保持部に保持されているデジタルデータを現在から過去に遡って読み出し、前記平均値を境にして対称的な値に変換して過渡データとして出力するデータ出力部と、
   前記同期検出部によって同期状態が検出されているときには前記デジタルデータを選択し、同期外れが検出された時点で前記制御信号を出力することによって前記データ出力部から出力される過渡データを選択し、該過渡データの出力が終了した時点で前記平均値を選択して出力する制御部と、
   前記制御部から出力されるデータを第２の制御電圧に変換するデジタル／アナログ変換器と、
   前記第２の制御電圧に応じて前記発振信号の周波数を制御して出力する電圧制御発振器とを、
   備えたことを特徴とする位相同期発振回路。

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