JP5000420B2 - Ｐｌｌシンセサイザー回路 - Google Patents

Description

本発明は、ＰＬＬ（Phase Locked Loop）シンセサイザー回路に係り、特に、電源変動等に対して安定的にロック状態に復帰させることができるＰＬＬシンセサイザー回路に関する。

［従来のＰＬＬシンセサイザー回路］
従来のＰＬＬシンセサイザー回路は、分周比を１／ｍと１／ｎに切り替えられるパルススワロー方式のＰＬＬシンセサイザーＩＣと位相比較用分周設定用のＣＰＵが一般的に使用されている。

ところが、ＰＬＬシンセサイザーＩＣとＣＰＵの組み合わせで電源変動によるＰＬＬシンセサイザーＩＣ内の分周データが消滅してリセット状態を検出できないことがあるため、一般には、電圧検出用リセットＩＣにて電圧を監視して、電圧低下時はＣＰＵをリセットして再度の分周データを１回の書き込み動作で行っている。

尚、関連する先行技術として、特開平０５−３０４４７０号公報（特許文献１）、特開昭５５−２８６４４号公報（特許文献２）がある。

特許文献１には、ＰＬＬ周波数シンセサイザー回路において、電源投入時及び周波数変更時におけるロックアップ時間を短縮し、消費電力を低減するために、分周データ保持回路に分周データを転送した時、或いは、アンロック検出回路からアンロック検出信号が出力された時、分周出力を計数するタイマ回路からタイマ出力が所定の間隔で出力される毎に、同期パルス発生回路から分周出力と同期したプリセットパルスを発生し、可変分周回路のプリセット動作を行わせることが示されている。

特許文献２には、受信周波数等の任意に変化するデータを順次記憶する記憶装置において、データを記憶するデータレジスタの内容が変化してから所定時間以上変化しないことを検出し、データレジスタの内容をメモリの所定の番地に書き込むようにしたことが示されている。

特開平０５−３０４４７０号公報 特開昭５５−２８６４４号公報

しかしながら、上記従来のＰＬＬシンセサイザー回路では、サージによる電源変動では変動幅が狭く、正確に電源変動を検出できないで、ＰＬＬシンセサイザーＩＣのみがリセット状態になる場合が生じると、分周データは初期状態となってロック外れとなってしまい、このような状態に陥ると、電源を一旦断して再度電源投入するしか復帰する方法がないという問題点があった。

また、ロックしたかどうかを示す検出信号はあるものの、電源投入時は不定であり、その場合、ロック外れを検出できないという問題点があった。

上記問題点の解決手段として、電源変動の有無に関係なく、定期的に、分周データを書き込む方法があるが、分周データの書き込み直前で一旦ロック外れとなったり、デジタルノイズが重畳される欠点があり、正確にロック状態に復帰できないという問題点があった。

本発明は上記実情に鑑みて為されたもので、電源変動等が生じると、外部からの割込信号により不定期間を待って再度分周データをＰＬＬシンセサイザーＩＣに書き込むことで、安定的にロック状態に復帰させることができるＰＬＬシンセサイザー回路を提供することを目的とする。

また、本発明は、ロック信号をＣＰＵが監視して、ロック外れを検出すると、自ら再度分周データをＰＬＬシンセサイザーＩＣに書き込むことができるＰＬＬシンセサイザー回路を提供することを目的とする。

上記従来例の問題点を解決するための本発明は、ＰＬＬシンセサイザー回路において、制御電圧に対応する周波数の信号を発振する電圧制御型水晶発振器と、電圧制御型水晶発振器からの出力信号を入力して分周データに基づいて分周し、当該分周した信号と基準信号との位相差の信号を出力すると共にロック状態信号又はアンロック状態信号を出力するＰＬＬシンセサイザーＩＣと、ＰＬＬシンセサイザーＩＣからの位相差の信号について高周波を除去するフィルタと、ロック状態信号又はアンロック状態信号を入力して、ロック状態又はアンロック状態を検出し、割込信号の入力を判定し、割込信号の入力がある場合には、ＰＬＬシンセサイザーＩＣの電源変動後に分周データを受信できるようになるまでの不定期間を待って分周データをＰＬＬシンセサイザーＩＣに出力し、当該分周データの出力後に、ロック検出に必要な時間を待ってロック状態を検出し、割込信号の入力がない場合にアンロック状態を検出すると、分周データをＰＬＬシンセサイザーＩＣに出力し、ロック検出に必要な時間を待つことなくロック状態を検出するマイクロプロセッサと、ＰＬＬシンセサイザーＩＣの電源変動を監視し、電源変動時に割込信号をマイクロプロセッサに出力する監視手段とを有することを特徴とする。

本発明は、上記ＰＬＬシンセサイザー回路において、マイクロプロセッサが、ＰＬＬシンセサイザーＩＣにおけるアンロック状態を検出すると、分周データをＰＬＬシンセサイザーＩＣに出力し、割込信号の入力があると、当該分周データの出力後に、ロック検出に必要な時間を待ってロック状態を検出し、割込信号の入力がないと、当該分周データの出力後に、ロック検出に必要な時間を待つことなくロック状態を検出することを特徴とする。

本発明は、上記ＰＬＬシンセサイザー回路において、マイクロプロセッサが、アンロック状態の時に、割込信号の入力がある場合に、分周データ出力とロック検出に必要な時間を待ってのロック検出を繰り返すことを特徴とする。

本発明によれば、マイクロプロセッサがロック状態信号又はアンロック状態信号を入力して、ロック状態又はアンロック状態を検出し、割込信号の入力を判定し、割込信号の入力がある場合には、ＰＬＬシンセサイザーＩＣの電源変動後に分周データを受信できるようになるまでの不定期間を待って分周データをＰＬＬシンセサイザーＩＣに出力し、当該分周データの出力後に、ロック検出に必要な時間を待ってロック状態を検出し、割込信号の入力がない場合にアンロック状態を検出すると、分周データをＰＬＬシンセサイザーＩＣに出力し、ロック検出に必要な時間を待つことなくロック状態を検出し、監視手段がＰＬＬシンセサイザーＩＣの電源変動を監視し、電源変動時に割込信号をマイクロプロセッサに出力するＰＬＬシンセサイザー回路としているので、ＰＬＬシンセサイザーＩＣの電源変動でも再立ち上げすることなく、安定的にロック状態に復帰できる効果がある。

［実施の形態の概要］
本発明の実施の形態について図面を参照しながら説明する。
本発明の実施の形態に係るＰＬＬシンセサイザー回路は、ＰＬＬシンセサイザーＩＣの電源投入時にマイクロプロセッサ（ＣＰＵ）への割込を監視手段が発生させ、ＣＰＵはＰＬＬシンセサイザーＩＣの電源投入後の不定期間に相当する期間をウエイトして（待って）、分周データをＰＬＬシンセサイザーＩＣに出力して書き込みを行い、更に分周データ出力後にロック状態となるまでの期間ウエイトするものであり、ＰＬＬシンセサイザーＩＣの電源投入後の不定期間があっても、安定してロック状態にすることができる。

また、本発明の実施の形態に係るＰＬＬシンセサイザー回路は、監視手段がＰＬＬシンセサイザーＩＣの電源変動を監視し、電源変動が発生した場合に、ＣＰＵに割込を行い、ＣＰＵはＰＬＬシンセサイザーＩＣの電源変動後の不定期間に相当する期間をウエイトして（待って）、分周データをＰＬＬシンセサイザーＩＣに出力して書き込みを行い、更に分周データ出力後にロック状態となるまでの期間ウエイトするものであり、ＰＬＬシンセサイザーＩＣの電源変動後の不定期間があっても、安定してロック状態にすることができる。

また、本発明の実施の形態に係るＰＬＬシンセサイザー回路は、監視手段が電源投入時又は電源変動時を監視して、電源投入時又は電源変動時でない場合は、ＣＰＵがＰＬＬシンセサイザーＩＣから出力されるアンロック状態（ロック外れ状態）を検出すると、上記不定期間に相当する期間をウエイトすることなく、分周データをＰＬＬシンセサイザーＩＣに出力して書き込みを行うものであり、アンロック状態を早期にロック状態に復帰できる。

本発明の実施の形態に係るＰＬＬシンセサイザー回路では、電源変動で、ＰＬＬシンセサイザーＩＣがリセットとなれば、ロック検出状態の論理不定となるが、ロック外れを示す“Ｌ（Low）”を一旦検出できれば、ロック外れ検出となるから、マイクロプロセッサ（ＣＰＵ）は、データ再書き込み動作を行うことができる。

ここで、ＣＰＵは、ロック検出状態を周期的に観測してロック外れであれば、再度データの書き込み動作を行い、前もって決められたロック状態まで必要時間を待機した後、再度ロック検出状態を周期的に観測する。

ロック検出状態を観測してロック状態である“Ｈ（High）”であれば、ＣＰＵはなにもせず、次のロック検出状態まで待機する動作を繰り返す。
更に、外部からの要求信号により、再度、周波数シンセサイザーＩＣへの分周データの書き込み動作を行う。

本発明の実施の形態に係るＰＬＬシンセサイザー回路について図１を参照しながら説明する。図１は、本発明の実施の形態に係るＰＬＬシンセサイザー回路の構成ブロック図である。
本発明の実施の形態に係るＰＬＬシンセサイザー回路（本回路）は、図１に示すように、基準信号入力端子１０１と、トリガー端子１０２と、プルアップ抵抗１０３と、マイクロプロセッサ（ＣＰＵ）１０４と、分周データ出力信号線１０５と、ＰＬＬシンセサイザーＩＣ１０６と、位相比較出力信号線１０７と、ローパスフィルタ（ＬＰＦ：Low Pass Filter）１０８と、制御電圧信号線１０９と、電圧制御型水晶発振器（ＶＣＸＯ：Voltage Controlled Crystal Oscillator）１１０と、発振器出力線１１１と、バッファ１１２と、周波数出力端子１１３と、ロック状態出力信号線１１４と、ロック状態出力端子１１５と、監視手段として電圧コンパレータ１１７、アンドゲート１１８、抵抗器１１９、フリップフロップ（Ｆ／Ｆ）１２０とを基本的に有している。

本回路の各部について具体的に説明する。
基準信号入力端子１０１は、ＰＬＬシンセサイザーＩＣ１０６に基準信号を供給する端子である。
トリガー端子１０２は、ＣＰＵ１０４にトリガー信号を供給するための端子である。
プルアップ抵抗１０３は、電源電圧ＶCCを分圧してＣＰＵ１０４に一定の電圧を供給するための抵抗である。

マイクロプロセッサ（ＣＰＵ）１０４は、トリガー端子１０２からのトリガー信号又はＰＬＬシンセサイザーＩＣ１０６のＬＤ端子からのアンロック状態検出信号により、ロック状態に復帰させるために、後述する復帰処理を行う。
ＣＰＵ１０４とＰＬＬシンセサイザーＩＣ１０６とは、動作電源電圧が異なっている。
分周データ出力信号線１０５は、ＣＰＵ１０４からＰＬＬシンセサイザーＩＣ１０６に分周データを出力する信号線である。

ＰＬＬシンセサイザーＩＣ１０６は、基準信号入力端子１０１からの基準信号とＶＣＸＯ１１０からの発振出力信号との位相を比較し、位相差の信号をＰＣ端子からＬＰＦ１０８に出力する。
また、ＰＬＬシンセサイザーＩＣ１０６は、分周データ出力信号線１０５から入力される分周データによって分周データの書き込みを行い、当該書き込まれた分周データに基づいて分周を行う。
尚、ＰＬＬシンセサイザーＩＣ１０６は、ＬＤ端子からロック状態（Ｈ：High）又はアンロック状態（Ｌ：Low）を出力する。また、電源投入時又は電源変動時には、ＬＤ端子からは、不定（Ｌ：Low）が出力されるようになっている。

位相比較出力信号線１０７は、ＰＬＬシンセサイザーＩＣ１０６で位相比較された結果（位相差）の信号がＬＰＦ１０８に出力される信号線である。
ローパスフィルタ（ＬＰＦ）１０８は、位相比較出力信号線１０７から位相差の信号を入力し、高周波を除去して平滑化してＶＣＸＯ１１０に制御電圧信号を出力する。
ＬＰＦ１０８は、帰還ループの応答特性を決定するループフィルタである。

制御電圧信号線１０９は、ＬＰＦ１０８からの制御電圧信号をＶＣＸＯ１１０に出力する信号線である。
電圧制御型水晶発振器（ＶＣＸＯ）１１０は、制御電圧信号線１０９から供給される制御電圧信号に対応した周波数を発振する水晶発振器である。

発振器出力線１１１は、ＶＣＸＯ１１０からの発振出力信号をバッファ１１２とＰＬＬシンセサイザーＩＣ１０６に出力する信号線である。
バッファ１１２は、発振器出力線１１１から入力される発振出力信号を増幅して周波数出力端子１１３に出力する。
周波数出力端子１１３は、バッファ１１２で増幅された発振出力信号を出力する端子である。

ロック状態出力信号線１１４は、ＰＬＬシンセサイザーＩＣ１０６のＬＤ端子からの信号をロック状態出力端子１１５とＣＰＵ１０４に出力する信号線である。
ロック状態出力端子１１５は、ＰＬＬシンセサイザーＩＣ１０６のＬＤ端子から出力されるロック状態、アンロック状態、不定状態の信号を取り出すための端子であり、ロック状態がＨ（High）となり、それ以外がＬ（Low）となる。

監視手段の一部を構成する電圧コンパレータ１１７は、電源電圧ＶCCの電圧変動がなければ、出力はＨ（High）であり、電源電圧ＶCCの電圧変動（電源投入時を含む）を検出すると、出力がＬ（Low）となる。

アンドゲート１１８は、電圧コンパレータ１１７からの信号がＨ（電源変動がない場合）であって、ロック状態出力端子１１５からの信号がＨ（ロック状態）であれば、Ｈを出力する。
また、アンドゲート１１８は、電源変動がなくて（Ｈの場合）、アンロック状態の場合（ロック状態出力端子１１５からの信号がＬ）には、Ｌを出力する。
また、アンドゲート１１８は、電源変動の場合は、電圧コンパレータ１１７の出力がＬで、ロック状態出力端子１１５の出力がロック状態であればＨで、アンロック状態であればＬとなるので、いずれの場合にしてもアンドゲート１１８の出力はＬとなる。

フリップフロップ１２０は、電源電圧ＶCCが抵抗１１９を介して入力端子（Ｄ）に入力され、ＣＰＵ１０４からのトリガー解除クロックがクロック端子（ＣＫ）に入力され、アンドゲート１１８からの出力がリセット端子（Ｒ）に入力され、出力端子（Ｑ）から出力がトリガー端子１０２に出力されるようになっている。
フリップフロップ１２０は、リセット端子（Ｒ）がＬ入力で、入力ＣＫに関係なく、出力端子（Ｑ）はＬとなるが、リセット端子（Ｒ）がＨ入力で、出力端子（Ｑ）は変化しない。
そして、フリップフロップ１２０は、入力ＣＫがＬからＨになると、リセット端子（Ｒ）がＨ入力の条件で、入力端子（Ｄ）の入力が出力端子（Ｑ）の出力となる。

フリップフロップ１２０は、電圧変動がなく、ロック状態の場合は、アンドゲート１１８からの出力はＨであり、リセット端子（Ｒ）への入力はＨとなり、ＣＰＵ１０４からトリガー解除クロックがＬからＨとなり、クロック端子（ＣＫ）に入力され、入力端子（Ｄ）からの信号Ｈが出力端子（Ｑ）から出力されて、トリガー端子１０２がＨとなる。

そして、アンロック状態となった場合、若しくは、電圧変動があった場合、アンドゲート１１８からの信号がＬとなり、フリップフロップ１２０のリセット端子（Ｒ）にはＬが入力されてリセットされ、出力端子（Ｑ）からの信号がＬとなり、トリガー端子１０２がＬとなる。
尚、ロック状態で電圧変動があった場合にも、トリガー端子１０２の状態はＬとなり、その後、ロック状態出力端子１１５がアンロック状態（Ｌ）となっても、トリガー端子１０２の状態はＬのままである。

本回路において、ロック状態となるまでは、ロック状態出力端子１１５がＬであるため、アンドゲート１１８の出力はＬであり、フリップフロップ１２０のリセット端子にはＬが入力され、フリップフロップ１２０の出力はＬとなって、トリガー端子１０２がＬとなる。
よって、ロック状態となるまではロック状態出力端子１１５がＬ、トリガー端子１０２がＬ（トリガー信号がＬ）の状態で、ＣＰＵ１０４は、トリガー信号のＬを検出し、内部に記憶する分周データをＰＬＬシンセサイザーＩＣ１０６に出力する。ここで、トリガー信号Ｌは、トリガー開始を示す。

そして、ロック状態となった後は、ロック状態出力端子１１５がＨとなるため、アンドゲート１１８の出力はＨであり、フリップフロップ１２０のリセット端子にはＨが入力され、フリップフロップ１２０の出力はＨとなって、トリガー端子１０２がＨとなる。
よって、ロック状態となった後はロック状態出力端子１１５がＨとなるので、ＣＰＵ１０４は、これを検出して、フリップフロップ１２０のクロック端子（ＣＫ）にトリガー解除クロック（ＬからＨ）を出力する。このトリガー解除クロックのＨによって、フリップフロップ１２０の出力端子（Ｑ）はＨとなり、トリガー端子１０２がＨとなってトリガー解除となる。

つまり、電圧コンパレータ１１７、アンドゲート１１８、抵抗器１１９、フリップフロップ１２０によって構成される監視手段は、ロック状態出力端子１１５の状態を監視し、更に、電源投入時、若しくは、動作中における電源変動を監視し、電源投入時又は電源変動時を検出し、トリガー端子１０２にトリガー信号（Ｌ：Low）を出力する。

［本回路の動作］
本回路における動作を説明する。
ＣＰＵ１０４は、トリガー端子１０２から入力されたトリガー信号によりＰＬＬシンセサイザーＩＣ１０６に分周データを出力する。
ＰＬＬシンセサイザーＩＣ１０６は、ＣＰＵ１０４からの分周データを書き込み（設定し）、基準信号入力端子１０１からの基準信号とＶＣＸＯ１１０からの発振出力信号の位相を比較し、位相差信号をＰＣ端子からＬＰＦ１０８に出力する。

ＬＰＦ１０８で高周波成分が除去され、制御電圧信号がＶＣＸＯ１１０に出力される。
ＶＣＸＯ１１０で制御電圧信号に対応した発振周波数が出力され、バッファ１１２で増幅され、周波数出力端子１１３から出力される。
また、ＶＣＸＯ１１０からの発振出力信号は、ＰＬＬシンセサイザーＩＣ１０６にフィードバックして入力される。

また、ＰＬＬシンセサイザーＩＣ１０６は、ＬＤ端子からロック状態（Ｈ）信号又はアンロック状態（Ｌ）信号を出力するものであり、アンロック状態信号の場合、ＣＰＵ１０４は、当該信号を入力してロック状態とするための分周データをＰＬＬシンセサイザーＩＣ１０６に出力し、分周データの再設定（再書き込み）を行う。

また、ＰＬＬシンセサイザーＩＣ１０６の電源投入時には、電源投入の操作によって監視手段１１６がトリガー端子１０２に割込信号を発生させてからＰＬＬシンセサイザーＩＣ１０６に電源が供給される。

そして、ＰＬＬシンセサイザーＩＣ１０６が分周データ信号を受信できるようになるまでの時間Ａの期間、ＣＰＵ１０４は分周データの出力をウエイトする。更に、ＣＰＵ１０４は、分周データ出力後に、ロック状態検出可能となるまでの時間Ｂの期間、ウエイトするものである。

［動作のタイムチャート：図２，３］
次に、本回路の動作について図２、３を参照しながら説明する。図２は、本回路の電源投入時の動作タイムチャートであり、図３は、本回路の電源変動時の動作タイムチャートである。
［電源投入時：図２］
図２に示すように、ＰＬＬシンセサイザーＩＣ１０６への電源電圧ＶCCがオンになっても、トリガー端子１０２がＬ（Low）のままである。

当該トリガー端子１０２のＬによってＣＰＵ１０４は、一定時間（ウエイトＡ）待って、分周データをＰＬＬシンセサイザーＩＣ１０６に出力し、ＰＬＬシンセサイザーＩＣ１０６で分周データの書き込みを行う。

ＰＬＬシンセサイザーＩＣ１０６のＬＤ端子から出力は、ロック状態出力端子１１５で得られるものであり、分周データがＰＬＬシンセサイザーＩＣ１０６に入力されるまでは、その出力は不定であるが、分周データ入力後は、一旦、アンロック状態となる。
分周データがＰＬＬシンセサイザーＩＣ１０６に入力されてから特定期間は、ロック検出時間であり、ＣＰＵ１０４は、ロック検出時間に相当する期間（ウエイトＢ）を待つようにする。

また、ロック状態出力端子１１５で、アンロック状態（Ｌ：Low）を検出すると、ＣＰＵ１０４は、ＰＬＬシンセサイザーＩＣ１０６に分周データを出力し、分周データの再設定（再書き込み）を行わせる。

［電源変動時：図３］
そして、図３に示すように、ＰＬＬシンセサイザーＩＣ１０６における電源変動時も電源投入時と同様に動作するようになっている。尚、図３に示すように、電圧変動幅が狭くても、トリガー端子１０２はＬとなる。
つまり、監視手段がＰＬＬシンセサイザーＩＣ１０６における電源変動を監視し、電源変動時を判定すると、トリガー端子１０２に割込信号（Ｌ）を出力し、ＣＰＵ１０４に分周データをＰＬＬシンセサイザーＩＣ１０６に出力させる。

割込信号の入力を受けたＣＰＵ１０４は、電源投入時と同様に、時間Ａをウエイトして、分周データを出力し、更にロック検出時間Ｂをウエイトする。
本回路によれば、電源変動時にＰＬＬシンセサイザーＩＣ１０６について電源再立ち上げしなくても、ロック状態にできる効果がある。図示はしていないが、基準信号の入力が断となっても、アンロック状態となり、同様の振る舞いをすることとなる。

［ＣＰＵでの処理：図４］
本回路において、ＣＰＵ１０４での処理について図４を参照しながら説明する。図４は、ＣＰＵでの処理を示すフローチャートである。
ＣＰＵ１０４での処理は、図４に示すように、処理が開始される前に、外部割込があるとＣＰＵ１０４内でフラグオンが為される（Ｓ１０）。尚、ＣＰＵ１０４内で外部割込のフラグがオンとなるためには、トリガー端子１０２がＬ（Low）となってＣＰＵ１０４に割込信号（Ｌ）が入力されるものである。

そして、ＣＰＵ１０４は、その後の割込を禁止（ＤＩ：Disable Interrupt）し（Ｓ１１）、信号端子の入出力方向決定他、ワークメモリ等の初期設定を行う（Ｓ１２）。
次に、ＰＬＬシンセサイザーＩＣ１０６が立ち上がるまで一定時間（時間Ａ）ウエイト（待つ）する（Ｓ１３）。

次に、トリガー端子１０２からの外部割込であるのか否かの判定を行う（Ｓ１４）。外部割込の判定は、上記フラグオンか否かで為される。
外部割込である場合（Ｙｅｓの場合）、分周データをＰＬＬシンセサイザーＩＣ１０６に出力する（Ｓ１５）。

更に、分周データ出力後、ロック状態検出要の一定時間（時間Ｂ）をウエイト（待つ）する（Ｓ１６）。
尚、判定処理Ｓ１４で、外部割込でない場合（Ｎｏの場合）、つまり、電源変動がなく、単純にアンロック状態となった場合、分周データをＰＬＬシンセサイザーＩＣ１０６に出力し（Ｓ１７）、処理Ｓ１８に移行する。

そして、ＰＬＬシンセサイザーＩＣ１０６でロック状態になったか否かを検出し（Ｓ１８）、ロック状態が検出されなければ（Ｎｏの場合）、処理Ｓ１５に戻る。ロック状態を検出すると（Ｙｅｓの場合）、トリガー解除処理を行う（Ｓ１９）。
トリガー解除処理Ｓ１９は、ＣＰＵ１０４がフリップフロップ１２０のクロック端子（ＣＫ）にトリガー解除クロックを出力することで実現される。

次に、ＣＰＵ１０４内における外部割込のフラグをオフ（クリア）にして（Ｓ２０）、低消費電力モードであるスリープモードでかつ割込許可（ＥＩ：Enable Interrupt）にする（Ｓ２１）。

［実施の形態の効果］
本回路によれば、電源投入時又は電源変動時にＣＰＵ１０４が不定期間（時間Ａ）を待って分周データをＰＬＬシンセサイザーＩＣ１０６に書き込ませてロック状態に復帰するようにしているので、安定的にロック状態に復帰できる効果がある。
特に、ＰＬＬシンセサイザーＩＣ１０６の電源変動時には、当該ＩＣを電源再投入しなくてもロック状態に復帰できる効果がある。

また、本回路によれば、ＣＰＵ１０４はＰＬＬシンセサイザーＩＣ１０６のアンロック状態を検出すると、直ちに分周データの書き込みを行って、ロック状態に早期に復帰できる効果がある。

本発明は、電源変動等が生じると、外部からの割込信号により不定期間を待って再度分周データをＰＬＬシンセサイザーＩＣに書き込むことで、安定的にロック状態に復帰させることができるＰＬＬシンセサイザー回路に好適である。

本発明の実施の形態に係るＰＬＬシンセサイザー回路の構成ブロック図である。 本回路の電源投入時の動作タイムチャートである。 本回路の電源変動時の動作タイムチャートである。 ＣＰＵでの処理を示すフローチャートである。

符号の説明

１０１…基準信号入力端子、 １０２…トリガー端子、 １０３…プルアップ抵抗、 １０４…マイクロプロセッサ（ＣＰＵ）、 １０５…分周データ出力信号線、 １０６…ＰＬＬシンセサイザーＩＣ、 １０７…位相比較出力信号線、 １０８…ローパスフィルタ（ＬＰＦ）、 １０９…制御電圧信号線、 １１０…電圧制御型水晶発振器（ＶＣＸＯ）、 １１１…発振器出力線、 １１２…バッファ、 １１３…周波数出力端子、 １１４…ロック状態出力信号線、 １１５…ロック状態出力端子、 １１７…電圧コンパレータ、 １１８…アンドゲート、 １１９…抵抗器、 １２０…フリップフロップ（Ｆ／Ｆ）

Claims (3)

1. 制御電圧に対応する周波数の信号を発振する電圧制御型水晶発振器と、
   前記電圧制御型水晶発振器からの出力信号を入力して分周データに基づいて分周し、当該分周した信号と基準信号との位相差の信号を出力すると共にロック状態信号又はアンロック状態信号を出力するＰＬＬシンセサイザーＩＣと、
   前記ＰＬＬシンセサイザーＩＣからの位相差の信号について高周波を除去するフィルタと、
   前記ロック状態信号又は前記アンロック状態信号を入力して、ロック状態又はアンロック状態を検出し、割込信号の入力を判定し、割込信号の入力がある場合には、前記ＰＬＬシンセサイザーＩＣの電源変動後に分周データを受信できるようになるまでの不定期間を待って分周データを前記ＰＬＬシンセサイザーＩＣに出力し、当該分周データの出力後に、ロック検出に必要な時間を待ってロック状態を検出し、割込信号の入力がない場合にアンロック状態を検出すると、分周データを前記ＰＬＬシンセサイザーＩＣに出力し、前記ロック検出に必要な時間を待つことなくロック状態を検出するマイクロプロセッサと、
   前記ＰＬＬシンセサイザーＩＣの電源変動を監視し、電源変動時に割込信号を前記マイクロプロセッサに出力する監視手段とを有することを特徴とするＰＬＬシンセサイザー回路。
2. マイクロプロセッサは、ＰＬＬシンセサイザーＩＣにおけるアンロック状態を検出すると、分周データを前記ＰＬＬシンセサイザーＩＣに出力し、割込信号の入力があると、当該分周データの出力後に、前記ロック検出に必要な時間を待ってロック状態を検出し、割込信号の入力がないと、当該分周データの出力後に、前記ロック検出に必要な時間を待つことなくロック状態を検出することを特徴とする請求項１記載のＰＬＬシンセサイザー回路。
3. マイクロプロセッサは、アンロック状態の時に、割込信号の入力がある場合に、分周データ出力とロック検出に必要な時間を待ってのロック検出を繰り返すことを特徴とする請求項１又は２記載のＰＬＬシンセサイザー回路。

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