JP2009044215A - Pllシンセサイザー回路 - Google Patents
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Abstract
【解決手段】 PLLシンセサイザーIC106の電源投入時又は電源変動時にマイクロプロセッサ(CPU)104への割込を監視手段が発生させ、CPU104はPLLシンセサイザーIC106の電源投入後又は電源変動後の不定期間に相当する期間を待って、分周データをPLLシンセサイザーIC106に出力して書き込みを行い、更に分周データ出力後にロック状態となるまでの期間ウエイトするPLLシンセサイザー回路である。
【選択図】 図1
Description
従来のPLLシンセサイザー回路は、分周比を1/mと1/nに切り替えられるパルススワロー方式のPLLシンセサイザーICと位相比較用分周設定用のCPUが一般的に使用されている。
本発明の実施の形態について図面を参照しながら説明する。
本発明の実施の形態に係るPLLシンセサイザー回路は、PLLシンセサイザーICの電源投入時にマイクロプロセッサ(CPU)への割込を監視手段が発生させ、CPUはPLLシンセサイザーICの電源投入後の不定期間に相当する期間をウエイトして(待って)、分周データをPLLシンセサイザーICに出力して書き込みを行い、更に分周データ出力後にロック状態となるまでの期間ウエイトするものであり、PLLシンセサイザーICの電源投入後の不定期間があっても、安定してロック状態にすることができる。
更に、外部からの要求信号により、再度、周波数シンセサイザーICへの分周データの書き込み動作を行う。
本発明の実施の形態に係るPLLシンセサイザー回路(本回路)は、図1に示すように、基準信号入力端子101と、トリガー端子102と、プルアップ抵抗103と、マイクロプロセッサ(CPU)104と、分周データ出力信号線105と、PLLシンセサイザーIC106と、位相比較出力信号線107と、ローパスフィルタ(LPF:Low Pass Filter)108と、制御電圧信号線109と、電圧制御型水晶発振器(VCXO:Voltage Controlled Crystal Oscillator)110と、発振器出力線111と、バッファ112と、周波数出力端子113と、ロック状態出力信号線114と、ロック状態出力端子115と、監視手段として電圧コンパレータ117、アンドゲート118、抵抗器119、フリップフロップ(F/F)120とを基本的に有している。
基準信号入力端子101は、PLLシンセサイザーIC106に基準信号を供給する端子である。
トリガー端子102は、CPU104にトリガー信号を供給するための端子である。
プルアップ抵抗103は、電源電圧VCCを分圧してCPU104に一定の電圧を供給するための抵抗である。
CPU104とPLLシンセサイザーIC106とは、動作電源電圧が異なっている。
分周データ出力信号線105は、CPU104からPLLシンセサイザーIC106に分周データを出力する信号線である。
また、PLLシンセサイザーIC106は、分周データ出力信号線105から入力される分周データによって分周データの書き込みを行い、当該書き込まれた分周データに基づいて分周を行う。
尚、PLLシンセサイザーIC106は、LD端子からロック状態(H:High)又はアンロック状態(L:Low)を出力する。また、電源投入時又は電源変動時には、LD端子からは、不定(L:Low)が出力されるようになっている。
ローパスフィルタ(LPF)108は、位相比較出力信号線107から位相差の信号を入力し、高周波を除去して平滑化してVCXO110に制御電圧信号を出力する。
LPF108は、帰還ループの応答特性を決定するループフィルタである。
電圧制御型水晶発振器(VCXO)110は、制御電圧信号線109から供給される制御電圧信号に対応した周波数を発振する水晶発振器である。
バッファ112は、発振器出力線111から入力される発振出力信号を増幅して周波数出力端子113に出力する。
周波数出力端子113は、バッファ112で増幅された発振出力信号を出力する端子である。
ロック状態出力端子115は、PLLシンセサイザーIC106のLD端子から出力されるロック状態、アンロック状態、不定状態の信号を取り出すための端子であり、ロック状態がH(High)となり、それ以外がL(Low)となる。
また、アンドゲート118は、電源変動がなくて(Hの場合)、アンロック状態の場合(ロック状態出力端子115からの信号がL)には、Lを出力する。
また、アンドゲート118は、電源変動の場合は、電圧コンパレータ117の出力がLで、ロック状態出力端子115の出力がロック状態であればHで、アンロック状態であればLとなるので、いずれの場合にしてもアンドゲート118の出力はLとなる。
フリップフロップ120は、リセット端子(R)がL入力で、入力CKに関係なく、出力端子(Q)はLとなるが、リセット端子(R)がH入力で、出力端子(Q)は変化しない。
そして、フリップフロップ120は、入力CKがLからHになると、リセット端子(R)がH入力の条件で、入力端子(D)の入力が出力端子(Q)の出力となる。
尚、ロック状態で電圧変動があった場合にも、トリガー端子102の状態はLとなり、その後、ロック状態出力端子115がアンロック状態(L)となっても、トリガー端子102の状態はLのままである。
よって、ロック状態となるまではロック状態出力端子115がL、トリガー端子102がL(トリガー信号がL)の状態で、CPU104は、トリガー信号のLを検出し、内部に記憶する分周データをPLLシンセサイザーIC106に出力する。ここで、トリガー信号Lは、トリガー開始を示す。
よって、ロック状態となった後はロック状態出力端子115がHとなるので、CPU104は、これを検出して、フリップフロップ120のクロック端子(CK)にトリガー解除クロック(LからH)を出力する。このトリガー解除クロックのHによって、フリップフロップ120の出力端子(Q)はHとなり、トリガー端子102がHとなってトリガー解除となる。
本回路における動作を説明する。
CPU104は、トリガー端子102から入力されたトリガー信号によりPLLシンセサイザーIC106に分周データを出力する。
PLLシンセサイザーIC106は、CPU104からの分周データを書き込み(設定し)、基準信号入力端子101からの基準信号とVCXO110からの発振出力信号の位相を比較し、位相差信号をPC端子からLPF108に出力する。
VCXO110で制御電圧信号に対応した発振周波数が出力され、バッファ112で増幅され、周波数出力端子113から出力される。
また、VCXO110からの発振出力信号は、PLLシンセサイザーIC106にフィードバックして入力される。
次に、本回路の動作について図2、3を参照しながら説明する。図2は、本回路の電源投入時の動作タイムチャートであり、図3は、本回路の電源変動時の動作タイムチャートである。
[電源投入時:図2]
図2に示すように、PLLシンセサイザーIC106への電源電圧VCCがオンになっても、トリガー端子102がL(Low)のままである。
分周データがPLLシンセサイザーIC106に入力されてから特定期間は、ロック検出時間であり、CPU104は、ロック検出時間に相当する期間(ウエイトB)を待つようにする。
そして、図3に示すように、PLLシンセサイザーIC106における電源変動時も電源投入時と同様に動作するようになっている。尚、図3に示すように、電圧変動幅が狭くても、トリガー端子102はLとなる。
つまり、監視手段がPLLシンセサイザーIC106における電源変動を監視し、電源変動時を判定すると、トリガー端子102に割込信号(L)を出力し、CPU104に分周データをPLLシンセサイザーIC106に出力させる。
本回路によれば、電源変動時にPLLシンセサイザーIC106について電源再立ち上げしなくても、ロック状態にできる効果がある。図示はしていないが、基準信号の入力が断となっても、アンロック状態となり、同様の振る舞いをすることとなる。
本回路において、CPU104での処理について図4を参照しながら説明する。図4は、CPUでの処理を示すフローチャートである。
CPU104での処理は、図4に示すように、処理が開始される前に、外部割込があるとCPU104内でフラグオンが為される(S10)。尚、CPU104内で外部割込のフラグがオンとなるためには、トリガー端子102がL(Low)となってCPU104に割込信号(L)が入力されるものである。
次に、PLLシンセサイザーIC106が立ち上がるまで一定時間(時間A)ウエイト(待つ)する(S13)。
外部割込である場合(Yesの場合)、分周データをPLLシンセサイザーIC106に出力する(S15)。
尚、判定処理S14で、外部割込でない場合(Noの場合)、つまり、電源変動がなく、単純にアンロック状態となった場合、分周データをPLLシンセサイザーIC106に出力し(S17)、処理S18に移行する。
トリガー解除処理S19は、CPU104がフリップフロップ120のクロック端子(CK)にトリガー解除クロックを出力することで実現される。
本回路によれば、電源投入時又は電源変動時にCPU104が不定期間(時間A)を待って分周データをPLLシンセサイザーIC106に書き込ませてロック状態に復帰するようにしているので、安定的にロック状態に復帰できる効果がある。
特に、PLLシンセサイザーIC106の電源変動時には、当該ICを電源再投入しなくてもロック状態に復帰できる効果がある。
Claims (5)
- 制御電圧に対応する周波数の信号を発振する電圧制御型水晶発振器と、
前記電圧制御型水晶発振器からの出力信号を入力して分周データに基づいて分周し、当該分周した信号と基準信号との位相差の信号を出力するPLLシンセサイザーICと、
前記PLLシンセサイザーICからの信号について高周波を除去するフィルタと、
割込信号によって前記PLLシンセサイザーICの電源変動時の不定期間を待って分周データを前記PLLシンセサイザーICに出力するマイクロプロセッサと、
前記PLLシンセサイザーICの電源変動を監視し、電源変動時に割込信号を前記マイクロプロセッサに出力する監視手段とを有することを特徴とするPLLシンセサイザー回路。 - 制御電圧に対応する周波数の信号を発振する電圧制御型水晶発振器と、
前記電圧制御型水晶発振器からの出力信号を入力して分周データに基づいて分周し、当該分周した信号と基準信号との位相差の信号を出力するPLLシンセサイザーICと、
前記PLLシンセサイザーICからの信号について高周波を除去するフィルタと、
割込信号によって前記PLLシンセサイザーICの電源投入時の不定期間を待って分周データを前記PLLシンセサイザーICに出力するマイクロプロセッサと、
前記PLLシンセサイザーICの電源投入を監視し、電源投入時に割込信号を前記マイクロプロセッサに出力する監視手段とを有することを特徴とするPLLシンセサイザー回路。 - マイクロプロセッサは、PLLシンセサイザーICにおけるロック外れを検出すると、分周データを前記PLLシンセサイザーICに出力することを特徴とする請求項1又は2記載のPLLシンセサイザー回路。
- マイクロプロセッサは、PLLシンセサイザーICに分周データを出力した後、ロック検出に必要な時間を待ってロック外れを検出することを特徴とする請求項1乃至3のいずれか記載のPLLシンセサイザー回路。
- マイクロプロセッサは、ロック外れ時に、分周データ出力とロック検出を繰り返すことを特徴とする請求項1乃至4のいずれか記載のPLLシンセサイザー回路。
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