JP2009044215A - Pllシンセサイザー回路 - Google Patents

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Abstract

【課題】 電源変動等が生じると、外部からの割込信号により不定期間を待って再度分周データをPLLシンセサイザーICに書き込むことで、安定的にロック状態に復帰させることができるPLLシンセサイザー回路を提供する。
【解決手段】 PLLシンセサイザーIC106の電源投入時又は電源変動時にマイクロプロセッサ(CPU)104への割込を監視手段が発生させ、CPU104はPLLシンセサイザーIC106の電源投入後又は電源変動後の不定期間に相当する期間を待って、分周データをPLLシンセサイザーIC106に出力して書き込みを行い、更に分周データ出力後にロック状態となるまでの期間ウエイトするPLLシンセサイザー回路である。
【選択図】 図1

Description

本発明は、PLL(Phase Locked Loop)シンセサイザー回路に係り、特に、電源変動等に対して安定的にロック状態に復帰させることができるPLLシンセサイザー回路に関する。
[従来のPLLシンセサイザー回路]
従来のPLLシンセサイザー回路は、分周比を1/mと1/nに切り替えられるパルススワロー方式のPLLシンセサイザーICと位相比較用分周設定用のCPUが一般的に使用されている。
ところが、PLLシンセサイザーICとCPUの組み合わせで電源変動によるPLLシンセサイザーIC内の分周データが消滅してリセット状態を検出できないことがあるため、一般には、電圧検出用リセットICにて電圧を監視して、電圧低下時はCPUをリセットして再度の分周データを1回の書き込み動作で行っている。
尚、関連する先行技術として、特開平05−304470号公報(特許文献1)、特開昭55−28644号公報(特許文献2)がある。
特許文献1には、PLL周波数シンセサイザー回路において、電源投入時及び周波数変更時におけるロックアップ時間を短縮し、消費電力を低減するために、分周データ保持回路に分周データを転送した時、或いは、アンロック検出回路からアンロック検出信号が出力された時、分周出力を計数するタイマ回路からタイマ出力が所定の間隔で出力される毎に、同期パルス発生回路から分周出力と同期したプリセットパルスを発生し、可変分周回路のプリセット動作を行わせることが示されている。
特許文献2には、受信周波数等の任意に変化するデータを順次記憶する記憶装置において、データを記憶するデータレジスタの内容が変化してから所定時間以上変化しないことを検出し、データレジスタの内容をメモリの所定の番地に書き込むようにしたことが示されている。
特開平05−304470号公報 特開昭55−28644号公報
しかしながら、上記従来のPLLシンセサイザー回路では、サージによる電源変動では変動幅が狭く、正確に電源変動を検出できないで、PLLシンセサイザーICのみがリセット状態になる場合が生じると、分周データは初期状態となってロック外れとなってしまい、このような状態に陥ると、電源を一旦断して再度電源投入するしか復帰する方法がないという問題点があった。
また、ロックしたかどうかを示す検出信号はあるものの、電源投入時は不定であり、その場合、ロック外れを検出できないという問題点があった。
上記問題点の解決手段として、電源変動の有無に関係なく、定期的に、分周データを書き込む方法があるが、分周データの書き込み直前で一旦ロック外れとなったり、デジタルノイズが重畳される欠点があり、正確にロック状態に復帰できないという問題点があった。
本発明は上記実情に鑑みて為されたもので、電源変動等が生じると、外部からの割込信号により不定期間を待って再度分周データをPLLシンセサイザーICに書き込むことで、安定的にロック状態に復帰させることができるPLLシンセサイザー回路を提供することを目的とする。
また、本発明は、ロック信号をCPUが監視して、ロック外れを検出すると、自ら再度分周データをPLLシンセサイザーICに書き込むことができるPLLシンセサイザー回路を提供することを目的とする。
上記従来例の問題点を解決するための本発明は、PLLシンセサイザー回路において、制御電圧に対応する周波数の信号を発振する電圧制御型水晶発振器と、電圧制御型水晶発振器からの出力信号を入力して分周データに基づいて分周し、当該分周した信号と基準信号との位相差の信号を出力するPLLシンセサイザーICと、PLLシンセサイザーICからの信号について高周波を除去するフィルタと、割込信号によってPLLシンセサイザーICの電源変動時の不定期間を待って分周データをPLLシンセサイザーICに出力するマイクロプロセッサと、PLLシンセサイザーICの電源変動を監視し、電源変動時に割込信号をマイクロプロセッサに出力する監視手段とを有することを特徴とする。
本発明は、PLLシンセサイザー回路において、制御電圧に対応する周波数の信号を発振する電圧制御型水晶発振器と、電圧制御型水晶発振器からの出力信号を入力して分周データに基づいて分周し、当該分周した信号と基準信号との位相差の信号を出力するPLLシンセサイザーICと、PLLシンセサイザーICからの信号について高周波を除去するフィルタと、割込信号によってPLLシンセサイザーICの電源投入時の不定期間を待って分周データをPLLシンセサイザーICに出力するマイクロプロセッサと、PLLシンセサイザーICの電源投入を監視し、電源投入時に割込信号を前記マイクロプロセッサに出力する監視手段とを有することを特徴とする。
本発明は、上記PLLシンセサイザー回路において、マイクロプロセッサが、PLLシンセサイザーICにおけるロック外れを検出すると、分周データをPLLシンセサイザーICに出力することを特徴とする。
本発明は、上記PLLシンセサイザー回路において、マイクロプロセッサは、PLLシンセサイザーICに分周データを出力した後、ロック検出に必要な時間を待ってロック外れを検出することを特徴とする。
本発明は、上記PLLシンセサイザー回路において、マイクロプロセッサが、PLLシンセサイザーICに分周データを出力した後、ロック検出に必要な時間を待ってロック外れを検出することを特徴とする。
本発明によれば、マイクロプロセッサが割込信号によってPLLシンセサイザーICの電源変動時の不定期間を待って分周データをPLLシンセサイザーICに出力し、監視手段がPLLシンセサイザーICの電源変動を監視し、電源変動時に割込信号をマイクロプロセッサに出力するPLLシンセサイザー回路としているので、PLLシンセサイザーICの電源変動でも再立ち上げすることなく、安定的にロック状態に復帰できる効果がある。
本発明によれば、マイクロプロセッサが割込信号によってPLLシンセサイザーICの電源投入時の不定期間を待って分周データをPLLシンセサイザーICに出力すると、監視手段が、PLLシンセサイザーICの電源投入を監視し、電源投入時に割込信号を前記マイクロプロセッサに出力するPLLシンセサイザー回路としているので、PLLシンセサイザーICの電源投入時に、安定的にロック状態に復帰できる効果がある。
[実施の形態の概要]
本発明の実施の形態について図面を参照しながら説明する。
本発明の実施の形態に係るPLLシンセサイザー回路は、PLLシンセサイザーICの電源投入時にマイクロプロセッサ(CPU)への割込を監視手段が発生させ、CPUはPLLシンセサイザーICの電源投入後の不定期間に相当する期間をウエイトして(待って)、分周データをPLLシンセサイザーICに出力して書き込みを行い、更に分周データ出力後にロック状態となるまでの期間ウエイトするものであり、PLLシンセサイザーICの電源投入後の不定期間があっても、安定してロック状態にすることができる。
また、本発明の実施の形態に係るPLLシンセサイザー回路は、監視手段がPLLシンセサイザーICの電源変動を監視し、電源変動が発生した場合に、CPUに割込を行い、CPUはPLLシンセサイザーICの電源変動後の不定期間に相当する期間をウエイトして(待って)、分周データをPLLシンセサイザーICに出力して書き込みを行い、更に分周データ出力後にロック状態となるまでの期間ウエイトするものであり、PLLシンセサイザーICの電源変動後の不定期間があっても、安定してロック状態にすることができる。
また、本発明の実施の形態に係るPLLシンセサイザー回路は、監視手段が電源投入時又は電源変動時を監視して、電源投入時又は電源変動時でない場合は、CPUがPLLシンセサイザーICから出力されるアンロック状態(ロック外れ状態)を検出すると、上記不定期間に相当する期間をウエイトすることなく、分周データをPLLシンセサイザーICに出力して書き込みを行うものであり、アンロック状態を早期にロック状態に復帰できる。
本発明の実施の形態に係るPLLシンセサイザー回路では、電源変動で、PLLシンセサイザーICがリセットとなれば、ロック検出状態の論理不定となるが、ロック外れを示す“L(Low)”を一旦検出できれば、ロック外れ検出となるから、マイクロプロセッサ(CPU)は、データ再書き込み動作を行うことができる。
ここで、CPUは、ロック検出状態を周期的に観測してロック外れであれば、再度データの書き込み動作を行い、前もって決められたロック状態まで必要時間を待機した後、再度ロック検出状態を周期的に観測する。
ロック検出状態を観測してロック状態である“H(High)”であれば、CPUはなにもせず、次のロック検出状態まで待機する動作を繰り返す。
更に、外部からの要求信号により、再度、周波数シンセサイザーICへの分周データの書き込み動作を行う。
本発明の実施の形態に係るPLLシンセサイザー回路について図1を参照しながら説明する。図1は、本発明の実施の形態に係るPLLシンセサイザー回路の構成ブロック図である。
本発明の実施の形態に係るPLLシンセサイザー回路(本回路)は、図1に示すように、基準信号入力端子101と、トリガー端子102と、プルアップ抵抗103と、マイクロプロセッサ(CPU)104と、分周データ出力信号線105と、PLLシンセサイザーIC106と、位相比較出力信号線107と、ローパスフィルタ(LPF:Low Pass Filter)108と、制御電圧信号線109と、電圧制御型水晶発振器(VCXO:Voltage Controlled Crystal Oscillator)110と、発振器出力線111と、バッファ112と、周波数出力端子113と、ロック状態出力信号線114と、ロック状態出力端子115と、監視手段として電圧コンパレータ117、アンドゲート118、抵抗器119、フリップフロップ(F/F)120とを基本的に有している。
本回路の各部について具体的に説明する。
基準信号入力端子101は、PLLシンセサイザーIC106に基準信号を供給する端子である。
トリガー端子102は、CPU104にトリガー信号を供給するための端子である。
プルアップ抵抗103は、電源電圧VCCを分圧してCPU104に一定の電圧を供給するための抵抗である。
マイクロプロセッサ(CPU)104は、トリガー端子102からのトリガー信号又はPLLシンセサイザーIC106のLD端子からのアンロック状態検出信号により、ロック状態に復帰させるために、後述する復帰処理を行う。
CPU104とPLLシンセサイザーIC106とは、動作電源電圧が異なっている。
分周データ出力信号線105は、CPU104からPLLシンセサイザーIC106に分周データを出力する信号線である。
PLLシンセサイザーIC106は、基準信号入力端子101からの基準信号とVCXO110からの発振出力信号との位相を比較し、位相差の信号をPC端子からLPF108に出力する。
また、PLLシンセサイザーIC106は、分周データ出力信号線105から入力される分周データによって分周データの書き込みを行い、当該書き込まれた分周データに基づいて分周を行う。
尚、PLLシンセサイザーIC106は、LD端子からロック状態(H:High)又はアンロック状態(L:Low)を出力する。また、電源投入時又は電源変動時には、LD端子からは、不定(L:Low)が出力されるようになっている。
位相比較出力信号線107は、PLLシンセサイザーIC106で位相比較された結果(位相差)の信号がLPF108に出力される信号線である。
ローパスフィルタ(LPF)108は、位相比較出力信号線107から位相差の信号を入力し、高周波を除去して平滑化してVCXO110に制御電圧信号を出力する。
LPF108は、帰還ループの応答特性を決定するループフィルタである。
制御電圧信号線109は、LPF108からの制御電圧信号をVCXO110に出力する信号線である。
電圧制御型水晶発振器(VCXO)110は、制御電圧信号線109から供給される制御電圧信号に対応した周波数を発振する水晶発振器である。
発振器出力線111は、VCXO110からの発振出力信号をバッファ112とPLLシンセサイザーIC106に出力する信号線である。
バッファ112は、発振器出力線111から入力される発振出力信号を増幅して周波数出力端子113に出力する。
周波数出力端子113は、バッファ112で増幅された発振出力信号を出力する端子である。
ロック状態出力信号線114は、PLLシンセサイザーIC106のLD端子からの信号をロック状態出力端子115とCPU104に出力する信号線である。
ロック状態出力端子115は、PLLシンセサイザーIC106のLD端子から出力されるロック状態、アンロック状態、不定状態の信号を取り出すための端子であり、ロック状態がH(High)となり、それ以外がL(Low)となる。
監視手段の一部を構成する電圧コンパレータ117は、電源電圧VCCの電圧変動がなければ、出力はH(High)であり、電源電圧VCCの電圧変動(電源投入時を含む)を検出すると、出力がL(Low)となる。
アンドゲート118は、電圧コンパレータ117からの信号がH(電源変動がない場合)であって、ロック状態出力端子115からの信号がH(ロック状態)であれば、Hを出力する。
また、アンドゲート118は、電源変動がなくて(Hの場合)、アンロック状態の場合(ロック状態出力端子115からの信号がL)には、Lを出力する。
また、アンドゲート118は、電源変動の場合は、電圧コンパレータ117の出力がLで、ロック状態出力端子115の出力がロック状態であればHで、アンロック状態であればLとなるので、いずれの場合にしてもアンドゲート118の出力はLとなる。
フリップフロップ120は、電源電圧VCCが抵抗119を介して入力端子(D)に入力され、CPU104からのトリガー解除クロックがクロック端子(CK)に入力され、アンドゲート118からの出力がリセット端子(R)に入力され、出力端子(Q)から出力がトリガー端子102に出力されるようになっている。
フリップフロップ120は、リセット端子(R)がL入力で、入力CKに関係なく、出力端子(Q)はLとなるが、リセット端子(R)がH入力で、出力端子(Q)は変化しない。
そして、フリップフロップ120は、入力CKがLからHになると、リセット端子(R)がH入力の条件で、入力端子(D)の入力が出力端子(Q)の出力となる。
フリップフロップ120は、電圧変動がなく、ロック状態の場合は、アンドゲート118からの出力はHであり、リセット端子(R)への入力はHとなり、CPU104からトリガー解除クロックがLからHとなり、クロック端子(CK)に入力され、入力端子(D)からの信号Hが出力端子(Q)から出力されて、トリガー端子102がHとなる。
そして、アンロック状態となった場合、若しくは、電圧変動があった場合、アンドゲート118からの信号がLとなり、フリップフロップ120のリセット端子(R)にはLが入力されてリセットされ、出力端子(Q)からの信号がLとなり、トリガー端子102がLとなる。
尚、ロック状態で電圧変動があった場合にも、トリガー端子102の状態はLとなり、その後、ロック状態出力端子115がアンロック状態(L)となっても、トリガー端子102の状態はLのままである。
本回路において、ロック状態となるまでは、ロック状態出力端子115がLであるため、アンドゲート118の出力はLであり、フリップフロップ120のリセット端子にはLが入力され、フリップフロップ120の出力はLとなって、トリガー端子102がLとなる。
よって、ロック状態となるまではロック状態出力端子115がL、トリガー端子102がL(トリガー信号がL)の状態で、CPU104は、トリガー信号のLを検出し、内部に記憶する分周データをPLLシンセサイザーIC106に出力する。ここで、トリガー信号Lは、トリガー開始を示す。
そして、ロック状態となった後は、ロック状態出力端子115がHとなるため、アンドゲート118の出力はHであり、フリップフロップ120のリセット端子にはHが入力され、フリップフロップ120の出力はHとなって、トリガー端子102がHとなる。
よって、ロック状態となった後はロック状態出力端子115がHとなるので、CPU104は、これを検出して、フリップフロップ120のクロック端子(CK)にトリガー解除クロック(LからH)を出力する。このトリガー解除クロックのHによって、フリップフロップ120の出力端子(Q)はHとなり、トリガー端子102がHとなってトリガー解除となる。
つまり、電圧コンパレータ117、アンドゲート118、抵抗器119、フリップフロップ120によって構成される監視手段は、ロック状態出力端子115の状態を監視し、更に、電源投入時、若しくは、動作中における電源変動を監視し、電源投入時又は電源変動時を検出し、トリガー端子102にトリガー信号(L:Low)を出力する。
[本回路の動作]
本回路における動作を説明する。
CPU104は、トリガー端子102から入力されたトリガー信号によりPLLシンセサイザーIC106に分周データを出力する。
PLLシンセサイザーIC106は、CPU104からの分周データを書き込み(設定し)、基準信号入力端子101からの基準信号とVCXO110からの発振出力信号の位相を比較し、位相差信号をPC端子からLPF108に出力する。
LPF108で高周波成分が除去され、制御電圧信号がVCXO110に出力される。
VCXO110で制御電圧信号に対応した発振周波数が出力され、バッファ112で増幅され、周波数出力端子113から出力される。
また、VCXO110からの発振出力信号は、PLLシンセサイザーIC106にフィードバックして入力される。
また、PLLシンセサイザーIC106は、LD端子からロック状態(H)信号又はアンロック状態(L)信号を出力するものであり、アンロック状態信号の場合、CPU104は、当該信号を入力してロック状態とするための分周データをPLLシンセサイザーIC106に出力し、分周データの再設定(再書き込み)を行う。
また、PLLシンセサイザーIC106の電源投入時には、電源投入の操作によって監視手段116がトリガー端子102に割込信号を発生させてからPLLシンセサイザーIC106に電源が供給される。
そして、PLLシンセサイザーIC106が分周データ信号を受信できるようになるまでの時間Aの期間、CPU104は分周データの出力をウエイトする。更に、CPU104は、分周データ出力後に、ロック状態検出可能となるまでの時間Bの期間、ウエイトするものである。
[動作のタイムチャート:図2,3]
次に、本回路の動作について図2、3を参照しながら説明する。図2は、本回路の電源投入時の動作タイムチャートであり、図3は、本回路の電源変動時の動作タイムチャートである。
[電源投入時:図2]
図2に示すように、PLLシンセサイザーIC106への電源電圧VCCがオンになっても、トリガー端子102がL(Low)のままである。
当該トリガー端子102のLによってCPU104は、一定時間(ウエイトA)待って、分周データをPLLシンセサイザーIC106に出力し、PLLシンセサイザーIC106で分周データの書き込みを行う。
PLLシンセサイザーIC106のLD端子から出力は、ロック状態出力端子115で得られるものであり、分周データがPLLシンセサイザーIC106に入力されるまでは、その出力は不定であるが、分周データ入力後は、一旦、アンロック状態となる。
分周データがPLLシンセサイザーIC106に入力されてから特定期間は、ロック検出時間であり、CPU104は、ロック検出時間に相当する期間(ウエイトB)を待つようにする。
また、ロック状態出力端子115で、アンロック状態(L:Low)を検出すると、CPU104は、PLLシンセサイザーIC106に分周データを出力し、分周データの再設定(再書き込み)を行わせる。
[電源変動時:図3]
そして、図3に示すように、PLLシンセサイザーIC106における電源変動時も電源投入時と同様に動作するようになっている。尚、図3に示すように、電圧変動幅が狭くても、トリガー端子102はLとなる。
つまり、監視手段がPLLシンセサイザーIC106における電源変動を監視し、電源変動時を判定すると、トリガー端子102に割込信号(L)を出力し、CPU104に分周データをPLLシンセサイザーIC106に出力させる。
割込信号の入力を受けたCPU104は、電源投入時と同様に、時間Aをウエイトして、分周データを出力し、更にロック検出時間Bをウエイトする。
本回路によれば、電源変動時にPLLシンセサイザーIC106について電源再立ち上げしなくても、ロック状態にできる効果がある。図示はしていないが、基準信号の入力が断となっても、アンロック状態となり、同様の振る舞いをすることとなる。
[CPUでの処理:図4]
本回路において、CPU104での処理について図4を参照しながら説明する。図4は、CPUでの処理を示すフローチャートである。
CPU104での処理は、図4に示すように、処理が開始される前に、外部割込があるとCPU104内でフラグオンが為される(S10)。尚、CPU104内で外部割込のフラグがオンとなるためには、トリガー端子102がL(Low)となってCPU104に割込信号(L)が入力されるものである。
そして、CPU104は、その後の割込を禁止(DI:Disable Interrupt)し(S11)、信号端子の入出力方向決定他、ワークメモリ等の初期設定を行う(S12)。
次に、PLLシンセサイザーIC106が立ち上がるまで一定時間(時間A)ウエイト(待つ)する(S13)。
次に、トリガー端子102からの外部割込であるのか否かの判定を行う(S14)。外部割込の判定は、上記フラグオンか否かで為される。
外部割込である場合(Yesの場合)、分周データをPLLシンセサイザーIC106に出力する(S15)。
更に、分周データ出力後、ロック状態検出要の一定時間(時間B)をウエイト(待つ)する(S16)。
尚、判定処理S14で、外部割込でない場合(Noの場合)、つまり、電源変動がなく、単純にアンロック状態となった場合、分周データをPLLシンセサイザーIC106に出力し(S17)、処理S18に移行する。
そして、PLLシンセサイザーIC106でロック状態になったか否かを検出し(S18)、ロック状態が検出されなければ(Noの場合)、処理S15に戻る。ロック状態を検出すると(Yesの場合)、トリガー解除処理を行う(S19)。
トリガー解除処理S19は、CPU104がフリップフロップ120のクロック端子(CK)にトリガー解除クロックを出力することで実現される。
次に、CPU104内における外部割込のフラグをオフ(クリア)にして(S20)、低消費電力モードであるスリープモードでかつ割込許可(EI:Enable Interrupt)にする(S21)。
[実施の形態の効果]
本回路によれば、電源投入時又は電源変動時にCPU104が不定期間(時間A)を待って分周データをPLLシンセサイザーIC106に書き込ませてロック状態に復帰するようにしているので、安定的にロック状態に復帰できる効果がある。
特に、PLLシンセサイザーIC106の電源変動時には、当該ICを電源再投入しなくてもロック状態に復帰できる効果がある。
また、本回路によれば、CPU104はPLLシンセサイザーIC106のアンロック状態を検出すると、直ちに分周データの書き込みを行って、ロック状態に早期に復帰できる効果がある。
本発明は、電源変動等が生じると、外部からの割込信号により不定期間を待って再度分周データをPLLシンセサイザーICに書き込むことで、安定的にロック状態に復帰させることができるPLLシンセサイザー回路に好適である。
本発明の実施の形態に係るPLLシンセサイザー回路の構成ブロック図である。 本回路の電源投入時の動作タイムチャートである。 本回路の電源変動時の動作タイムチャートである。 CPUでの処理を示すフローチャートである。
符号の説明
101…基準信号入力端子、 102…トリガー端子、 103…プルアップ抵抗、 104…マイクロプロセッサ(CPU)、 105…分周データ出力信号線、 106…PLLシンセサイザーIC、 107…位相比較出力信号線、 108…ローパスフィルタ(LPF)、 109…制御電圧信号線、 110…電圧制御型水晶発振器(VCXO)、 111…発振器出力線、 112…バッファ、 113…周波数出力端子、 114…ロック状態出力信号線、 115…ロック状態出力端子、 117…電圧コンパレータ、 118…アンドゲート、 119…抵抗器、 120…フリップフロップ(F/F)

Claims (5)

  1. 制御電圧に対応する周波数の信号を発振する電圧制御型水晶発振器と、
    前記電圧制御型水晶発振器からの出力信号を入力して分周データに基づいて分周し、当該分周した信号と基準信号との位相差の信号を出力するPLLシンセサイザーICと、
    前記PLLシンセサイザーICからの信号について高周波を除去するフィルタと、
    割込信号によって前記PLLシンセサイザーICの電源変動時の不定期間を待って分周データを前記PLLシンセサイザーICに出力するマイクロプロセッサと、
    前記PLLシンセサイザーICの電源変動を監視し、電源変動時に割込信号を前記マイクロプロセッサに出力する監視手段とを有することを特徴とするPLLシンセサイザー回路。
  2. 制御電圧に対応する周波数の信号を発振する電圧制御型水晶発振器と、
    前記電圧制御型水晶発振器からの出力信号を入力して分周データに基づいて分周し、当該分周した信号と基準信号との位相差の信号を出力するPLLシンセサイザーICと、
    前記PLLシンセサイザーICからの信号について高周波を除去するフィルタと、
    割込信号によって前記PLLシンセサイザーICの電源投入時の不定期間を待って分周データを前記PLLシンセサイザーICに出力するマイクロプロセッサと、
    前記PLLシンセサイザーICの電源投入を監視し、電源投入時に割込信号を前記マイクロプロセッサに出力する監視手段とを有することを特徴とするPLLシンセサイザー回路。
  3. マイクロプロセッサは、PLLシンセサイザーICにおけるロック外れを検出すると、分周データを前記PLLシンセサイザーICに出力することを特徴とする請求項1又は2記載のPLLシンセサイザー回路。
  4. マイクロプロセッサは、PLLシンセサイザーICに分周データを出力した後、ロック検出に必要な時間を待ってロック外れを検出することを特徴とする請求項1乃至3のいずれか記載のPLLシンセサイザー回路。
  5. マイクロプロセッサは、ロック外れ時に、分周データ出力とロック検出を繰り返すことを特徴とする請求項1乃至4のいずれか記載のPLLシンセサイザー回路。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9946165B2 (en) 2013-10-02 2018-04-17 Asml Netherlands B.V. Methods and apparatus for obtaining diagnostic information relating to an industrial process

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6072341A (ja) * 1983-09-28 1985-04-24 Toshiba Corp Pllシンセサイザ回路のチャネル設定方式
JPS6389941A (ja) * 1986-10-03 1988-04-20 Nippon Telegr & Teleph Corp <Ntt> マイクロプロセツサ応用機器の監視制御装置
JPH05304469A (ja) * 1992-04-24 1993-11-16 Sanyo Electric Co Ltd Pll周波数シンセサイザ回路
JPH10111737A (ja) * 1996-10-09 1998-04-28 Nec Home Electron Ltd リセット装置
JP2001177403A (ja) * 1999-12-17 2001-06-29 Nec Corp Pll回路
JP2005151704A (ja) * 2003-11-17 2005-06-09 Meidensha Corp ディジタル形保護継電装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6072341A (ja) * 1983-09-28 1985-04-24 Toshiba Corp Pllシンセサイザ回路のチャネル設定方式
JPS6389941A (ja) * 1986-10-03 1988-04-20 Nippon Telegr & Teleph Corp <Ntt> マイクロプロセツサ応用機器の監視制御装置
JPH05304469A (ja) * 1992-04-24 1993-11-16 Sanyo Electric Co Ltd Pll周波数シンセサイザ回路
JPH10111737A (ja) * 1996-10-09 1998-04-28 Nec Home Electron Ltd リセット装置
JP2001177403A (ja) * 1999-12-17 2001-06-29 Nec Corp Pll回路
JP2005151704A (ja) * 2003-11-17 2005-06-09 Meidensha Corp ディジタル形保護継電装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9946165B2 (en) 2013-10-02 2018-04-17 Asml Netherlands B.V. Methods and apparatus for obtaining diagnostic information relating to an industrial process
US10274834B2 (en) 2013-10-02 2019-04-30 Asml Netherlands B.V. Methods and apparatus for obtaining diagnostic information relating to an industrial process
US10642162B2 (en) 2013-10-02 2020-05-05 Asml Netherlands B.V. Methods and apparatus for obtaining diagnostic information relating to an industrial process
US11385550B2 (en) 2013-10-02 2022-07-12 Asml Netherlands B.V. Methods and apparatus for obtaining diagnostic information relating to an industrial process
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