KR100625295B1 - 라스 액티브 시간 룩 아웃 제어 장치 - Google Patents

라스 액티브 시간 룩 아웃 제어 장치 Download PDF

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Abstract

본 발명은 노멀 모드에서 외부 클럭을 이용하고, 파워다운 모드의 셀프리프레쉬와 같이 외부 클럭이 디스에이블 상태에서 내부 발진 신호를 이용하여 라스 액티브 시간 룩아웃(tRAS look out) 제어를 수행하는 라스 액티브 시간 룩 아웃 제어 장치를 개시한다.
본 발명의 라스 액티브 시간 룩 아웃 제어 장치는, 외부 칩셋으로부터 제공되는 명령신호, 외부 클럭 및 EMRS 코드를 이용하여 DRAM에서 라스 액세스 동작을 제어하며, 노멀 모드에서 상기 외부 클럭을 이용한 룩 아웃 신호로써 상기 EMRS 코드에 대응되는 룩 아웃 신호를 출력하고, 상기 외부 클럭이 디스에이블되면 상기 EMRS 코드에 대응되는 주기를 갖는 발진 신호를 생성하며, 상기 발진 신호로써 상기 EMRS 코드에 대응되는 상기 룩 아웃 신호를 출력하는 라스 액세스 시간 조절부; 및 상기 외부 칩셋의 명령신호에 대응하여 상기 라스 액세스 시간 조절부의 룩아웃 신호 출력을 제어하며, 상기 룩 아웃 신호 출력에 따라 뱅크의 동작을 제어하는 중앙제어회로를 구비한다.
메모리, 라스액티브, 파워다운모드

Description

라스 액티브 시간 룩 아웃 제어 장치{tRAS look out control apparatus}
도 1은 본 발명에 따른 라스 액티브 시간 룩 아웃 제어 장치의 바람직한 실시예를 나타내는 블록도.
도 2는 도 1의 룩아웃 조절부의 상세 블록도.
도 3은 도 1의 카운터의 상세 회로도.
도 4는 도 1의 오실레이터의 상세 회로도.
도 5는 도 4의 발진회로 주기 조절부의 상세 회로도.
도 6은 클럭 인에이블 신호가 인에이블 상태("H")의 카운터의 타이밍 다이어그램.
도 7은 클럭 인에이블 신호가 디스에이블 상태("L")의 카운터의 타이밍 다이어그램.
본 발명은 라스 액티브 시간 룩 아웃 제어 장치에 관한 것으로서, 보다 상세하게는 노멀 모드에서 외부 클럭을 이용하고, 파워다운 모드의 셀프리프레쉬와 같이 외부 클럭이 디스에이블 상태에서 내부 발진 신호를 이용하여 라스 액티브 시간 룩아웃(tRAS look out) 제어를 수행하는 라스 액티브 시간 룩 아웃 제어 장치에 관한 것이다.
통상, 디램(DRAM)의 외부 클럭을 이용한 라스 액티브 시간 룩 아웃("tRAS look out" 또는 "tRAS minimum time") 제어는 기존 딜레이 체인(Delay chain) 및 RC 딜레이를 이용한 기술을 이용하거나 또는 외부클럭을 이용한 기술을 이용하여 구현될 수 있다. 이들 기술 중 외부 클럭을 이용한 라스 액티브 시간 룩 아웃 제어 기술이 공정, 전압, 및 온도 변화에 안정성이 보다 더 확보될 수 있다.
구체적으로 기존 딜레이 체인(Delay chain) 및 RC 딜레이를 이용한 라스 액티브 시간 룩 아웃 제어 기술은 상기 공정, 전압 및 온도 변화에 대한 불안정한 특성 뿐만 아니라 딜레이를 구현하기 위하여 넓은 면적의 레이아웃이 필요한 문제점이 있었다.
상기한 기존 딜레이 체인(Delay chain) 및 RC 딜레이를 이용한 기술의 문제점은 외부 클럭을 이용한 라스 액티브 시간 룩 아웃 제어 기술을 이용하여 해결하고자 시도되고 있으며, 외부 클럭을 이용한 경우 DRAM은 공정, 전압, 온도 변화에 비교적 안정적인 특성을 갖는다. 그러나, 외부 클럭을 이용한 기술도 파워다운 모드의 셀프 리프레쉬와 같이 외부 클럭이 디스에이블되는 상태에서 룩 아웃 제어가 어려운 문제점이 있었다.
그러므로, 외부 클럭을 이용한 경우의 문제점을 해결하기 위하여, 파워 다운 모드의 셀프리프레쉬와 같이 외부 클럭이 디스에이블되는 경우, 이에 대응하기 위한 인버터 딜레이 체인 및 RC 딜레이의 구성이 필요하다. 그러나, 이들 구성은 넓 은 면적의 레이아웃이 필요한 문제점이 있었다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 노멀 모드에서 외부 클럭을 이용하고, 파워다운 모드의 셀프리프레쉬와 같이 외부 클럭이 디스에이블된 경우에 내부 발신 신호를 이용하여 라스 액세스 시간 룩 아웃 제어를 수행함으로써 부품의 구성에 넓은 레이아웃을 필요하지 않고 정확한 라스 액티브 룩 아웃을 제어를 수행함에 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 라스 액티브 시간 룩 아웃 제어 장치는, 외부 칩셋으로부터 제공되는 명령신호, 외부 클럭 및 EMRS 코드를 이용하여 DRAM에서 라스 액세스 동작을 제어하며, 노멀 모드에서 상기 외부 클럭을 이용한 룩 아웃 신호로써 상기 EMRS 코드에 대응되는 룩 아웃 신호를 출력하고, 상기 외부 클럭이 디스에이블되면 상기 EMRS 코드에 대응되는 주기를 갖는 발진 신호를 생성하며, 상기 발진 신호로써 상기 EMRS 코드에 대응되는 상기 룩 아웃 신호를 출력하는 라스 액세스 시간 조절부; 및 상기 외부 칩셋의 명령신호에 대응하여 상기 라스 액세스 시간 조절부의 룩아웃 신호 출력을 제어하며, 상기 룩 아웃 신호 출력에 따라 뱅크의 동작을 제어하는 중앙제어회로를 구비한다.
그리고, 상기 중앙제어회로는 상기 외부 칩셋의 상기 명령신호에 대응하여 액티브 동작 신호를 출력함과 동시에 상기 라스 액세스 시간 조절부로 카운터 인에이블 신호를 제공하고, 상기 명령신호로써 상기 외부 클럭이 디스에이블됨에 대응 되는 클럭 인에이블 신호를 상기 라스 액세스 시간 조절부로 제공하도록 구성될 수 있다. 여기에, 상기 중앙제어회로는 상기 카운터 인에이블 신호와 상기 클럭 인이에블 신호에 대응하여 상기 라스 액세스 시간 조절부로부터 룩 아웃 신호가 제공되면, 그에 대응한 액티브 동작 신호를 재출력함이 바람직하다.
상기 라스 액세스 시간 조절부는, 상기 클럭 인에이블 신호가 상기 외부클럭이 디스에이블된 상태에 대응되는 레벨로 인가되면 상기 EMRS 코드 값에 대응되는 주기로 발진 신호를 생성하여 출력하는 오실레이터; 상기 카운터 인에이블 신호가 입력되면 클럭 인에이블 신호로써 외부 클럭과 상기 발진 신호 중 어느 하나를 선택하여 소정 비트 시프트 시킨 후 상기 EMRS 코드 값에 대응되는 비트를 상기 룩 아웃 신호로 출력하는 카운터; 및 상기 외부 칩셋에서 제공되는 코드 값이 세팅되어서, 상기 오실레이터 및 상기 카운터에 상기 코드 값을 제공하는 EMRS를 구비할 수 있다.
여기에서, 상기 오실레이터는, 클럭 인에이블 신호와 피드백 신호를 조합하는 낸드게이트; 상기 낸드 게이트의 출력을 지연시켜서 상기 피드백 신호로 제공하면서 상기 발진신호로 출력하는 인버터 체인; 및 상기 인버터 체인 사이에 직렬로 구성되고, 상기 EMRS 코드 값에 따라 지연을 수행하여 출력되는 상기 발진신호의 주기를 조절하는 발진회로 주기 조절부를 구비할 수 있다.
그리고, 상기 발진회로 주기 조절부는, 직렬로 연결된 다수의 지연수단; 및 상기 각 지연수단의 출력을 각각 스위칭하는 전송게이트들로 이루어진 스위칭 수단을 구비하고, 상기 스위칭 수단은 상기 EMRS 코드 값에 따라 택일적으로 턴온됨이 바람직하다.
그리고, 상기 발진회로 주기 조절부에 제공되는 상기 EMRS 코드 값은 상기 외부 클럭에 비하여 상기 발진 신호의 주기가 같거나 길도록 설정될 수 있다.
그리고, 상기 카운터는, 상기 클럭 인에이블 신호에 의하여 동작되고, 상기 외부 클럭과 상기 발진 신호를 제공받아서 상기 클럭 인에이블 신호의 상태에 따라 택일하여 시프트 동작을 수행하는 N-비트 시프트 레지스터; 및 상기 N-비트 시프트 레지스터에서 출력되는 출력 중 상기 EMRS 코드 값에 대응되는 비트를 선택하여 룩 아웃 신호로 출력하는 멀티플렉서를 구비할 수 있다.
여기에서, 상기 N-비트 시프트 레지스터는, 상기 클럭 인에이블 신호에 의하여 상기 외부 클럭과 상기 발진 신호 중 어느 하나를 선택하는 스위칭 수단; 및 제 1 출력과 제 2 출력을 다수의 플립플롭을 구비하며, 이 중 제 1 플립플롭은 상기 상기 카운트 인에이블 신호에 의하여 동작되고, 다른 플립 플롭의 다른 플립 플롭의 제 2 출력을 입력받아서 동작되며, 상기 스위칭 수단에 의하여 선택된 신호를 클럭으로 이용하는 플립플롭부를 구비할 수 있다. 그리고, 상기 플립플롭부의 각 플립플롭의 지연 시간은 동일하거나 서로 상이하게 구성될 수 있다.
그리고, 상기 멀티플렉서는 상기 N-비트 시프트 레지스터각 비트에 해당하는 출력에 대응하여 구성되는 전송게이트들로 구성되며, 상기 전송게이트들은 상기 EMRS 코드 값에 의하여 어느 하나가 턴온됨이 바람직하다.
이하, 본 발명에 따른 라스 액티브 시간 룩 아웃 제어 장치의 바람직한 실시예에 대하여 첨부 도면을 참조하여 설명한다.
본 발명에 따른 실시예는 노멀 모드에서 외부 클럭을 이용한 라스 액티브 룩 아웃 제어를 수행하고, 파워 다운 모드의 셀프 리프레쉬와 같이 외부 클럭이 디스에이블 된 경우에 내부 발진 신호를 카운트를 수행한다.
도 1을 참조하면, 외부 칩셋(10)은 명령신호 COM, 클럭 신호 CLK 및 코드 CODE를 DRAM(20)에 제공한다. 여기에서 명령신호 COM는 액티브 명령, 프리차지 명령, 오토리프레쉬 명령, 셀프리프레쉬 명령을 포함하며, 클럭 신호 CLK는 DRAM(20) 관점에서 외부 클럭 신호이고, 코드 CODE는 MRS(Mode resister set) 및 EMRS(Extended mode resister set) 코드를 포함한다.
DRAM(20)에는 라스 액세스 시간 조절부(30), 중앙제어회로(40), 로우패스 제어 회로(50) 및 뱅크(60)가 구성되며, 라스 액세스 시간 조절부(30)는 EMRS(32), 카운터(34), 및 오실레이터(36)를 구비한다.
상기한 구성에서, 외부 칩셋(10)은 셀프리프레쉬를 포하한 명령 신호 COM를 중앙제어회로(40)에 제공하고, 클럭신호 CLK를 카운터(34)로 제공하며, 코드 CODE를 EMRS(32)로 제공한다.
DRAM의 노멀 동작 이전에, EMRS(32)는 코드 CODE에 의한 세팅으로 외부 인가 클럭 주파수에 알맞은 라스 액세스 시간(tRMSmin time)을 세팅하기 위한 값을 가지며, 세팅 값을 카운터(34)와 오실레이터(36)로 제공한다.
그리고, 카운터(34)는 카운터 인에이블 신호 CNT_EN에 의하여 외부 클럭 CLK에 의한 카운트 동작을 수행하게나 오실레이터(36)로부터 제공되는 발진 신호 OSC에 의한 카운트 동작을 수행하고, 그 결과로써 룩 아웃 신호 tRASmin_out를 중앙제 어회로(40)로 출력한다.
그리고, 오실레이터는 중앙제어회로(40)에서 제공되는 클럭 인에이블 신호 CKE가 로우로 천이되면, EMRS(32)에서 제공되는 값에 대응되는 주기를 갖는 발진신호 OSC를 생성하여 카운터(34)로 출력한다.
또한, 중앙제어회로(40)는 외부 칩셋(10)에서 액티브 동작을 위한 명령 신호 COM가 인가되면, 로우패스 제어 회로(50)에 액티브 동작신호 RACT를 출력함과 동시에 카운터(34)에 카운터 인에이블 신호 CNT_EN를 출력한다.
그리고, 로우패스 제어회로(50)는 중앙제어회로(40)에서 제공되는 액티브 동작 신호 RACT와 프리차지 동작 신호 RPCG에 대응한 액티브 제어 신호 ACT와 프리차지 제어신호 PCG를 뱅크(60)로 제공한다. 여기에서 뱅크(60)는 메모리 셀 어레이의 조합이다.
상술한 바와 구성됨으로써, 노멀 모드 이전에 외부 칩셋(10)에서 제공도는 코드 CODE에 의하여 EMRS(32)는 발진 신호의 주기를 조절하기 위한 특정 값으로 세팅된다.
이와 같이 EMRS(32)가 먼저 세팅된 상태에서, 중앙제어회로(40)는 외부 칩셋(10)에서 액티브 동작을 위한 명령 신호 COM가 인가되면, 로우패스 제어 회로(50)에 액티브 동작신호 RACT를 출력함과 동시에 카운터(34)에 카운터 인에이블 신호 CNT_EN를 출력한다.
라스 액세스 시간 조절부(30)의 카운터(34)는 EMRS(32)에 세팅된 값에 해당하는 시간만큼 외부 클럭 CLK을 N-비트 시프트 카운트하고, 그 후 라스 액세스 시 간 룩 아웃이 보장되었음을 알리는 룩 아웃 신호 tRASmin_out를 중앙제어회로(40)로 출력한다. 이때 카운터(34)는 외부 클럭이 활성화된 상태이므로 오실레이터(36)로부터 입력되는 신호는 참조하지 않는다.
중앙제어회로(40)는 룩 아웃 신호 tRASmin_out를 프리차지에 관련된 명령신호들과 조합하고, 그에 대응하여 프리차지 동작 신호 RPCG를 로우패스 제어회로(50)에 제공한다. 그리고, 로우패스 제어회로(50)는 상술한 바와 같이 프리차지 동작 신호 RPCG에 대응되는 프리차지 제어신호 PCG를 뱅크(60)로 출력하고, 그에 따라 뱅크(60)는 프리차지된다.
상기한 구성 및 동작에서 카운터(34)는 도 2와 같이 구성되며, 카운터(34)는 6비트 코드를 EMRS(32)로부터 제공받는 것으로 실시되고 있다.
만약, 외부클럭 CLK이 디스에이블된 경우, 일예로 클럭 인에이블 신호 CKE가 "로우"로 천이되는 파워다운 모드의 셀프리프레쉬 경우, 카운터(34)는 외부 클럭 CLK를 사용할 수 없다.
이때 클럭 인에이블 신호 CKE에 의하여 발진회로인 오실레이터(36)가 동작하며, 오실레이터(36)의 발진동작 주기는 EMRS(32)에 세팅된 코드에 대응된다.
카운터(34)는 오실레이터(36)의 발진 신호 OSC를 외부 클럭 CLK 대신에 이용하며, 카운터(34)는 발진 신호 OSC를 이용하여 후술되는 도 2와 같은 방법으로 룩 아웃 신호 tRASmin_out를 출력한다.
이때, 오실레이터(36)의 발진 신호 OSC의 주기는 상술한 바와 같이 미리 외부 클럭 CLK을 고려하여 EMRS(32)에 세팅된 코드에 대응한 값을 갖는다. 그러므로, 카운터(34)는 외부 클럭 CLK가 입력되는 노멀 모드와 대비하여 오동작없이 카운트를 수행할 수 있다. 그리고, 중앙제어회로(40)는 발진 신호 OSC를 이용하여 카운터(34)에서 제공되는 룩 아웃 신호 tRASmin_out 신호를 이용하여 동작된다.
한편, 도 2를 참조하면 상술한 카운터(34)는 N-비트 시프트 레지스터(38)와 멀티플렉서(39)를 구비하며, N-비트 시프트 레지스터(38)는 카운터 인에이블 신호 CNT_EN와 외부 클럭신호 CLK를 인가받고, 멀티플렉서(39)는 N-비트 시프트 레지스터(38)에서 출력되는 딜레이 신호 D<0:5>를 입력받아서 EMRS(32)에 설정된 코드에 따라 어느 하나를 선택하여 룩 아웃 신호 tRASmin_out로 출력한다.
도 2의 카운터(34)의 상세 회로도는 도 3과 같이 구성될 수 있다.
도 3에서 카운터(34)의 N-비트 시프트 레지스터(38)는 세 개의 D플립플롭으로 구성되며, 각 D플립플롭(381, 382, 383)은 Q1과 Q2로 두 개의 출력단과 각각 입력단 D를 갖는다. D플립플롭(382)의 입력단(D)에는 D플립플롭(381)의 출력이 입력되며, D플립플롭(383)의 입력단(D)에는 D플립플로(382)의 출력이 입력된다. 그리고 D플립플롭(381)의 입력단에는 카운터 인에이블 신호 CNT_EN가 입력된다. 그리고, 각 D플립플롭(381, 382, 382)의 클럭입력 단자에는 외부 클럭 CLK 또는 오실레이터(36)의 발진 신호 OSC가 선택적으로 인가된다.
외부 클럭 CLK 또는 오실레이터(36)의 발진 신호 OSC의 선택은 상호 배타적으로 스위칭되는 전송게이트 T1, T2에 의하여 수행되며, 전송게이트 T1, T2는 클럭 인에이블 신호와 인버터 IN1에 의하여 반전된 클럭 인에이블 신호에 의하여 스위칭 동작된다.
그리고, D플립플롭(381, 382, 383)의 출력은 멀티플렉서(39)로 입력되며, 멀티플렉서(39)는 D플립플롭(381, 382, 383)의 출력단에 일대일 대응되는 전송게이트 T11, T12, T13, T14, T15, T16에 의하여 선택동작이 이루어진다. 그리고, 각 전송게이트 T11, T12, T13, T14, T15, T16는 EMRS(32)로부터 각각 1비트씩 입력되는 값 tRASmin<0:5>에 의하여 어느 하나가 턴온되고, 턴온된 전송게이트에 실린 D플립플롭의 출력이 룩 아웃 신호 tRASmin_out로 출력된다. 여기에서 전송게이트 T11, T12, T13, T14, T15, T16는 EMRS(32)의 1비트 코드 값과 인버터 IN2, IN3, IN4, IN5, IN6, ON7에 의하여 반전된 값이 인가됨으로써 스위칭된다.
상술한 도 3은 6비트 시프트 레지스터와 전송게이트로 구성된 실시예를 도시하였으나, 본 발명에 따른 실시예는 EMRS(32)의 코드 할당에 따라 시프트 레지스터와 전송게이트의 수를 늘이거나 줄여서 비트를 가변하여 구성될 수 있다.
도 3의 실시예는 클럭 인에이블 신호 CKE가 "하이" 상태로 인가되면 외부 클럭 CLK가 D플립플롭(381, 382, 383)으로 전달되고, 클럭 인에이블 신호 CKE가 "로우" 상태로 인가되면 오실레이터(36)의 발진 신호 OSC가 D플립플롭(381, 382, 383)으로 전달된다. 그리고, 플립플롭(381, 382, 383)으로 입력된 외부 클럭 CLK 또는 오실레이터(36)의 발진 신호 OSC는 EMRS(32)에 의하여 세팅된 시간만큼 시프트되어 룩 아웃 신호 tRASmin_out로 출력된다. 일예로 EMRS(32)가 "001"로 세팅되면 tRASmin<3>에 의하여 스위칭되는 전송게이트 T13가 턴온되고, 카운트 인에이블 신호 CNT_EN가 인가된 후 외부 클럭 CLK(또는 오실레이터(36)의 출력 신호 OSC) 기준으로 4번째 라이징 신호에서 룩 아웃 신호 tRASmin_out가 출력된다.
그리고, 도 4는 오실레이터(36)의 상세회로도이며, 오실레이트(36)는 클럭 인에이블 신호 CKE가 인가되는 인버터 IN21, 피드백되는 출력과 인버터 IN2의 출력을 조합하는 낸드게이트(361), 직렬 연결된 인버터IN22, IN23, IN24, 및 인버터 IN22와 인버터 IN23 사이에 구성된 발진회로 주기 조절부(362)로 구성된다. 여기에서 IN23의 출력이 낸드게이트(361)에 피드백되며, 발진회로 주기 조절부(362)는 EMRS(32)로부터 발진주기를 조절하기 위하여 세팅된 값 tRASmin<0:5>을 제공받는다.
상술한 바에 의하여 외부클럭 CLK이 디스에이블되면, 클럭 인에이블 신호 CKE가 "로우" 상태로 천이되며, 그에 따라 오실레이터(36)는 세팅 값 tRASmin<0:5>에 의하여 주기가 조절된 상태에서 발진동작을 수행한다.
오실레이터(36)는 외부클럭 CLK의 주기와 동일한 주기를 갖도록 제어됨이 바람직하다. 그러나, 파워다운 모드의 셀프리프레쉬의 경우 그 주기를 의도적으로 크게하여 전류소모를 줄일 수 있다.
도 4의 발진회로 주기조절부(362)는 도 5와 같이 구성될 수 있다. 발진회로 주기조절부(362)는 복수의 지연수단(400, 402, 404, 406, 408, 410)이 직렬로 연결되고, 이들 지연 수단 사이에는 전송게이트 T41, T42, T43, T44, T45, T46를 통하여 신호를 출력하는 노드가 형성되며, 각 전송게이트 T41, T42, T43, T44, T45, T46는 EMRS(32)로부터 제공되는 값 tRASmin<0:5>이 각각 인가되며, 각 전송 게이트는 스위칭을 위하여 tRASmin<0:5>를 반전시키기 위한 인버터 IN41, IN42, IN43, IN44, IN45, IN46가 각각 구성된다.
상술한 바 구성에 따라서 발진회로 주기조절부(362)는 EMRS(32)로부터 제공되는 값에 따라서 지연시간을 제어함으로써 출력되는 신호의 주기를 의도적으로 조절할 수 있다.
상술한 바와 같이 본 발명이 구성됨으로써 본 발명은 노멀 동작인 경우 외부 클럭 CLK을 이용하여 동작되고, 외부 클럭이 디스에이블 상태이면 내부 발진 회로를 동작시켜서 EMRS에 세팅된 상태에 따라 라스 액세스 시간의 카운트가 이루어질 수 있다.
일예로, DRAM이 시스템 클럭 주기(tCK)의 7.5n의 외부 클럭 133MHz로 동작하는 "DDR266"이고, tRASmin EMRS 코드를 <0:5>까지 지원하며, 라스 액세스 시간이 45n라고 가정하면, DRAM이 133MHz로 동작하고 있다면 외부 칩셋은 라스 액세스 시간에 대한 EMRS 세팅을 "101" 즉 tRASmin<5>로 세팅한다. 따라서, 시스템 클럭을 6번 카운트하면 45n가 만족된다.
그러나, 실제 설계 상에서는 설계자의 관점에 따라 내부 지연 시간에 준하는 클럭을 제외하거나 더하여 실제 클럭을 설정하게된다. 그러므로, 실제로 tRASmin<3> 또는 tRASmin<4>로 설정하여 카운트를 4회 또는 5회 실시한다. 이는 외부 클럭 카운트 이외에 내부적인 동작 지연을 계산하기 위하여 조정되는 것이다.
이와 더불어 EMRS 코드는 DRAM 노멀 동작 이전에 발진 주기부에도 세팅되며, 외부 클럭이 디스에이블 되었을 경우 발진회로에서 출력되는 발진신호의 주기는 외부 클럭 주기인 7.5n와 동일하게 맞춰지거나 DRAM 내부 동작에 알맞게 발진 신호의 주기가 결정된다.
셀프리프레쉬의 경우, 발진신호의 주기는 외부 클럭 주기와 동일하게 설정하지 않아도된다. 이는 셀프리프레쉬의 라스 액세스 시간은 노멀 동작에 비하여 마진이 크고, 발진 주기를 크게하면 파워 다운 모드시 파워 소모를 줄일수 있다. 그러므로, 셀프리프레쉬의 경우 발진신호의 주기를 외부 클럭 주기보다 크게 할 수 있다.
참고로, 도 6을 참조하여 클럭 인에이블 신호 CKE가 "하이 상태인 경우의 동작을 설명하고, 도 7을 참조하여 클럭 인에이블 신호 CKE가 "로우"로 천이되는 상태인 경우의 동작을 설명한다.
도 6은 클럭 인에이블 신호 CKE가 "하이" 상태인 경우, 카운터의 타이밍 다이어그램이다.
클럭 인에이블 신호 CKE는 "하이" 상태이다. 그러므로 카운터 인에이블 신호 CNT_EN는 외부 클럭의 라이징 신호에 맞춰 시프트 레지스터에 의해 D<1>, D<2>, D<3>, D<4>, D<5>와 같이 순차적으로 시프트된다. 일예로 EMRS가 "101"로 세팅된 상태이면 D<5>가 인가된 전송게이트가 턴온된 상태이다. 그러므로 D<5>가 룩 아웃 신호 tRASmin_out으로 출력된다.
그리고, 도 7은 클럭 인에이블 신호 CKE가 "로우"로 천이된 경우, 카운터의 타이밍 다이어그램이다.
클럭 인에이블 신호 CKE가 "하이"에서 "로우"로 천이되면서 외부 클럭 CLK이 디스에이블된다. 그러면 클럭 인에이블 신호 CKE에 의하여 오실레이터(36)의 출력 OSC가 선택되며, 발진신호 OSC의 두번째 클럭 만에 셀프 리플레쉬 플래그 "sref"가 인가되면서 카운터 인에이블 신호 CNT_EN가 입력된다. 카운터 인에이블 신호 CNT_EN이 이력되면 EMRS 세팅에 알맞은 클럭만큼 시프트되어 룩 아웃 신호 tRASmin_out이 출력된다. 도 7은 EMRS 값이 "010"으로 세팅되어서 tRASmin<2>이 턴온된 상태이다.
따라서, 본 발명에 의하면 외부 클럭이 디스에이블되는 상태에서도 내부 발진 신호를 이용하여 카운트 동작이 수행되므로, 공정, 전압 및 온도 변화에 따른 라스 액세스 시간 사양의 불안정성이 감소될 수 있고, DRAM의 동작 특성이 향상될 수 있다.
또한, 내부 발진 신호의 생성과 카운트를 수행하기 위한 부품을 구성하는데 레이 아웃이 크게 필요하지 않다. 그러므로 셀의 레이아웃 효용성이 증대될 수 있다.

Claims (13)

  1. 외부 칩셋으로부터 제공되는 명령신호, 외부 클럭 및 EMRS 코드를 이용하여 DRAM에서 라스 액세스 동작을 제어하는 라스 액세스 시간 룩 아웃 제어 장치에 있어서,
    노멀 모드에서 상기 외부 클럭을 이용한 룩 아웃 신호로써 상기 EMRS 코드에 대응되는 룩 아웃 신호를 출력하고, 상기 외부 클럭이 디스에이블되면 상기 EMRS 코드에 대응되는 주기를 갖는 발진 신호를 생성하며, 상기 발진 신호로써 상기 EMRS 코드에 대응되는 상기 룩 아웃 신호를 출력하는 라스 액세스 시간 조절부; 및
    상기 외부 칩셋의 명령신호에 대응하여 상기 라스 액세스 시간 조절부의 룩아웃 신호 출력을 제어하며, 상기 룩 아웃 신호 출력에 따라 뱅크의 동작을 제어하는 중앙제어회로를 구비함을 특징으로 하는 라스 액세스 시간 룩 아웃 제어 장치.
  2. 제 1 항에 있어서,
    상기 중앙제어회로는 상기 외부 칩셋의 상기 명령신호에 대응하여 액티브 동작 신호를 출력함과 동시에 상기 라스 액세스 시간 조절부로 카운터 인에이블 신호를 제공하고, 상기 명령신호로써 상기 외부 클럭이 디스에이블됨에 대응되는 클럭 인에이블 신호를 상기 라스 액세스 시간 조절부로 제공하도록 구성됨을 특징으로 하는 라스 액세스 시간 룩 아웃 제어 장치.
  3. 제 2 항에 있어서,
    상기 중앙제어회로는 상기 카운터 인에이블 신호와 상기 클럭 인이에블 신호에 대응하여 상기 라스 액세스 시간 조절부로부터 룩 아웃 신호가 제공되면, 그에 대응한 액티브 동작 신호를 재출력함을 특징으로 하는 라스 액세스 시간 룩 아웃 제어 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 라스 액세스 시간 조절부는,
    상기 클럭 인에이블 신호가 상기 외부클럭이 디스에이블된 상태에 대응되는 레벨로 인가되면 상기 EMRS 코드 값에 대응되는 주기로 발진 신호를 생성하여 출력하는 오실레이터;
    상기 카운터 인에이블 신호가 입력되면 클럭 인에이블 신호로써 외부 클럭과 상기 발진 신호 중 어느 하나를 선택하여 소정 비트 시프트 시킨 후 상기 EMRS 코드 값에 대응되는 비트를 상기 룩 아웃 신호로 출력하는 카운터; 및
    상기 외부 칩셋에서 제공되는 코드 값이 세팅되어서, 상기 오실레이터 및 상기 카운터에 상기 코드 값을 제공하는 EMRS;를 구비함을 특징으로 하는 라스 액세스 시간 룩 아웃 제어 장치.
  5. 제 4 항에 있어서,
    상기 오실레이터는,
    클럭 인에이블 신호와 피드백 신호를 조합하는 낸드게이트;
    상기 낸드 게이트의 출력을 지연시켜서 상기 피드백 신호로 제공하면서 상기 발진신호로 출력하는 인버터 체인; 및
    상기 인버터 체인 사이에 직렬로 구성되고, 상기 EMRS 코드 값에 따라 지연을 수행하여 출력되는 상기 발진신호의 주기를 조절하는 발진회로 주기 조절부;를 구비함을 특징으로 하는 라스 액세스 시간 룩 아웃 제어 장치.
  6. 제 5 항에 있어서,
    상기 발진회로 주기 조절부는,
    직렬로 연결된 다수의 지연수단; 및
    상기 각 지연수단의 출력을 각각 스위칭하는 전송게이트들로 이루어진 스위칭 수단;을 구비하고,
    상기 스위칭 수단은 상기 EMRS 코드 값에 따라 택일적으로 턴온됨을 특징으로 하는 라스 액세스 시간 룩 아웃 제어 장치.
  7. 제 5항에 있어서,
    상기 발진회로 주기 조절부에 제공되는 상기 EMRS 코드 값은 상기 외부 클럭에 비하여 상기 발진 신호의 주기가 같거나 길도록 설정됨을 특징으로 하는 라스 액세스 시간 룩 아웃 제어 장치.
  8. 제 4 항에 있어서,
    상기 카운터는,
    상기 클럭 인에이블 신호에 의하여 동작되고, 상기 외부 클럭과 상기 발진 신호를 제공받아서 상기 클럭 인에이블 신호의 상태에 따라 택일하여 시프트 동작을 수행하는 N-비트 시프트 레지스터; 및
    상기 N-비트 시프트 레지스터에서 출력되는 출력 중 상기 EMRS 코드 값에 대응되는 비트를 선택하여 룩 아웃 신호로 출력하는 멀티플렉서;를 구비함을 특징으로 하는 라스 액세스 시간 룩 아웃 제어 장치.
  9. 제 8 항에 있어서,
    상기 N-비트 시프트 레지스터는,
    상기 클럭 인에이블 신호에 의하여 상기 외부 클럭과 상기 발진 신호 중 어느 하나를 선택하는 스위칭 수단; 및
    제 1 출력과 제 2 출력을 다수의 플립플롭을 구비하며, 이 중 제 1 플립플롭은 상기 상기 카운트 인에이블 신호에 의하여 동작되고, 다른 플립 플롭의 다른 플립 플롭의 제 2 출력을 입력받아서 동작되며, 상기 스위칭 수단에 의하여 선택된 신호를 클럭으로 이용하는 플립플롭부;를 구비함을 특징으로 하는 라스 액세스 시간 룩 아웃 제어 장치.
  10. 제 9 항에 있어서,
    상기 플립플롭부의 각 플립플롭의 지연 시간은 동일함을 특징으로 하는 라스 액세스 시간 룩 아웃 제어 장치.
  11. 제 9 항에 있어서,
    상기 플립플롭부의 각 플립플롭의 지연 시간은 서로 상이함을 특징으로 하는 라스 액세스 시간 룩 아웃 제어 장치.
  12. 제 8 항에 있어서,
    상기 멀티플렉서는 상기 N-비트 시프트 레지스터각 비트에 해당하는 출력에 대응하여 구성되는 전송게이트들로 구성되며, 상기 전송게이트들은 상기 EMRS 코드 값에 의하여 어느 하나가 턴온됨을 특징으로 하는 라스 액세스 시간 룩 아웃 제어 장치.
  13. 제 1 항에 있어서,
    상기 라스 액세스 시간 조절부는 노멀 동작 전에 상기 외부 칩셋으로부터 EMRS 코드를 제공받아서 셋팅됨을 특징으로 하는 라스 액세스 시간 룩 아웃 제어 장치.
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