JPH0253292A - ダイナミックメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ダイナミックランダムアクセスメモリ（以下
、ＤＲＡＭと略称する）などのダイナミックメモリに関
する。

従来の技術 ＤＲＡＭは、スタティックランダムアクセスメモリに比
較してより少数の半導体素子によって単位記憶容量の記
憶回路を構成することができる。

したがってｔＡ積回路などによってメモリを構成する場
合には、同一の集積度でスタティックランダムアクセス
メモリよりも大容量のメモリを実現することができる。

しかしながらＤＲＡＭにおいては、いわゆるすフレッシ
ュ動作を行うことが必要である。ずなわちＤＲＡＭでは
、記憶情報を電荷の形でメモリセルに保持しており、そ
のままでは蓄積された電荷がリーク電流などによって放
電して減少してしまう、このため電荷を増幅し、再びメ
モリセルに書込む作業を一定期間内に全メモリセルに対
して周期的に行う必要がある。このような動作は、リフ
レッシュなどと称されている。

従来から、ＤＲＡＭにおいては、−ａ的にＲＡＳオンリ
・リフレッシュと、ＣＡＳビフォアＲＡＳリフレッシュ
との２つの方式のリフレッシュが行われる。

ＲＡＳオンリ・リフレッシュを行う場合のリフレッシュ
に関連する構成は、第８図に示される。

第８図を参照して、制御回路（以下、ＣＰＵと略称する
）１はＤＲＡＭ７に対してデータの書込みまたは読出し
を行うとともに、Ｄ　ＲＡ　Ｍ　７のリフレッシュ動作
を制御する。ｃｐｕｔがＤＲＡＭ７に対してデータの書
込みまたは読出しを行う場合には、書込みまたは読出し
を行うべきＤＲＡＭ７のアドレスを指定するためのアド
レス信号を出力する。リードライ１〜／リフレツシユ判
定回路３は、ＣＰＵＩがアドレス信号を出力しているこ
とを検出し、アドレスマルチプレクサ５の導通態様の切
換制御を行う。

Ｃ’ＰＵＩからのアドレス信号は、行アドレス信号と列
アドレス信号とを含む。行アドレス信号はアドレスマル
チプレクサ５を介してアドレスマルチプレクサ６に導出
される。また列アドレス信号はアドレスマルチプレクサ
６に直接与えられる。

ＣＰＵＩは、アドレス信号を出力した後に、クロック発
生回路２を制御して信号ＲＡ、Ｓをローレベルにする。

このとき信号ＣＡＳはハイレベルである。これによって
アドレスマルチプレクサ６はアドレスマルチプレクサ５
からの行アドレス信号をＤＲＡＭ７に出力する。

この後、ＣＰＵＩはタロツク発生回路２を制御して信号
ＣＡＳをローレベルとする。これによってアドレスマル
チプレクサ６は、ＣＰＵＩからの列アドレス信号をＤＲ
ＡＭ７に出力する５このようにして行アドレス信号およ
び列アドレス信号が時分割されてＤＲＡＭ７に出力され
る。これによって指定されたメモリセルに対してｃｐｕ
ｔとＤＲＡＭ７どの間でデータの入出力が行われる。

このような回路構成において、リフレッシュ動作を行う
場合には、ＣＰＵＩはクロック発生回路２を制御して、
信号ＲＡＳをローレベルとする。

このとき信号ＣＡＳはハイレベルを保持するように制御
される。信号ＲＡＳは第９図（１）に示される。このと
きリードライト／リフレッシュ判定回路３は、ＣＰＵＩ
が入出力動作を行っていないことを判定し、リフレッシ
ュ用アドレスカウンタ４を能動化する。

また、このリードライト／リフレッシュ判定回路３はア
ドレスマルチプレクサ５に制御信号を出力する。これに
よってアドレスマルチプレクサ５は、リフレッシュ用ア
ドレスカウンタ４によって順次計数されている行アドレ
ス信号をアドレスマルチプレクサ６に導出する。アドレ
スマルチプレクサ６は、この行アドレス信号をＤＲＡＭ
７に出力する。ＤＲＡＭ７に入力されるアドレス信号は
、第９図（２）に示されている。

このようにしてＤＲＡＭ７は、指定された行アドレスの
メモリセルに対してリフレッシュ動作を行うことができ
る。

しかしながらこのような方式では、リフレッシュすべき
メモリセルの行アドレスを指定するために、ＤＲＡＭ７
の外部にリフレッシュ用アドレスカウンタ４およびリー
ドライ１−／リフレッシュ判定回路３などが必要であり
、ＤＲＡＭ７の制御に必要な回路構成がむやみに複雑化
する。

−４、ＣＡＳビフォアＲＡＳリフレッシュ方式における
リフレッシヱ方式に関連する構成は第１０図に示される
。この方式では、リフレッシュ動作を行うにあたってＣ
ＰＵＩＩはクロック発生回路１２を制御し、信号ＣＡＳ
をローレベルにし。

次に信号ＲＡＳをローレベルとする。信号ＲＡＳは第１
１図（１）に示され、信号ＣＡＳは第１１図（２）に示
されている。

このような信号ＲＡＳ、ＣＡＳは、ＤＲＡＭＩ５に内蔵
されたリードライト／リフレッシュ判定回路１６に与え
られる。これによってリードライト／リフレッシュ判定
回路１６は、アドレスマルチプレクサ１８を、ＤＲＡＭ
１５に内蔵されるリフレッシュ用アドレスカウンタ１７
からの行アドレス信号を導出するように切換える。

リフレッシュ動作を行うにあたっては、リフレッシュ用
アドレスカウンタ１７からの行アドレス信号によって指
定される全列アドレスのメモリセルのデータに対して、
再書込みが行われ、リフレッシュ動作が行われる。

アドレスマルチプレクサ１４は、ＣＰｔＪｌｌからのア
ドレス信号に含まれる行アドレス信号と列アドレス信号
とを時分割して、ＤＲＡＭ１５に内蔵されるアドレスマ
ルチプレクサ１８に出力する。

このような回路構成においては、リフレッシュ用アドレ
スカウンタ１７とアドレスマルチプレクサ］８とがＤＲ
ＡＭ１５に内蔵されており、外部の回路構成が簡単化さ
れている。

しかしながらＣＰＵＩＩがＤＲＡＭ１５をアクセスして
いないときに、第１１図示のタイミングで信号ＲＡＳ、
ＣＡＳを出力する必要があり、クロック発生回路１２の
構成は複雑化してしまう。

また外部構成の１つとしてリードライト／リフレッシュ
判定回路１３が必要であり、さらにＤＲＡＭＩ５の内部
にもアクセスマルチプレクサ１８の切換えを制御するた
めに、リードライト／リフレッシュ判定回路１６を設け
なければならず、構成に無駄がある。

発明が解決しようとする課題 したがって本発明の目的は、繁雑なリフレッシュ動ｆヤ
を行うにあたって、その外部に必要な回路構成を簡単化
することができ、利便性を向上したダイナミックメモリ
を提供することである。

課題を解決するための手段 本発明は、行アドレスおよび列アドレスによって特定さ
れる複数のメモリセルを有し、外部からの制御信号が入
力されるダイナミックメモリにおいて、 予め定める特定期間毎のタイミング信号を出力するタイ
ミング信号発生手段と、 前記タイミング信号発生手段からのタイミング信号およ
び前記制御信号に応答し、リフレッシュ動作可能である
ときにリフレッシュ信号を出力するリフレッシュ判定手
段と、 前記リフレッシュ信号に基づいてメモリセルの行アドレ
スまたは列アドレスのいずれか一方アドレスを順次指定
するためのアドレス指定手段と、前記リフレッシュ信号
に基づいてダイナミックメモリの書込みまたは読出しが
不可能であることを表す認識信号を外部に出力する認識
信号発生手段とを含み、 リフレッシュ動作を行うにあたってアドレス指定手段に
よって順次指定される前記一方アドレスのメモリセルを
リフレッシュするとともに、このリフレッシュ動作中に
認識信号発生手段からは前記認識信号が外部に出力され
るようにしたことを特徴とするダイナミックメモリであ
る。

作　　用 本発明に従うダイナミックメモリにおいて、タイミング
信号発生手段からは予め定める特定期間毎のタイミング
信号が発生され、リフレッシュ判定手段はこのタイミン
グ信号および外部からの制御信号に基づいてリフレッシ
ュ動作可能であるとき゛にリフレッシュ信号を出力する
。このリフレッシュ信号に基づいてアドレス指定手段に
よって順序指定される行アドレスおよび列アドレスのい
ずれか一方アドレスのメモリセルに対してリフレッシュ
動作が行われる。したがって外部からのリフレ・ンシュ
動作に関連する信号を入力することなくリフレッシュ動
作を自発的に行うことができる。

またこのリフレッシュ動作中には認識信号発生手段から
このダイナミックメモリの書込みおよび読出しが不可能
であることを表す認識信号が外部に出力される。したが
って外部構成において、この認識信号に基づいてそのダ
イナミックメモリがリフレッシュ動作中であり、書込み
または読出しを行うことができないことを認識すること
ができる。

実施例 第１図は、本発明の一実施例のダイナミックメモリであ
るＤＲＡＭ２４の構成を示すブロック図である。第１図
を参照して、ＤＲＡＭ２４は、タイミング信号発生手段
であるタイミング信号発生回路３５と、リフレッシュ判
定手段であるリードライト／リフレッシュ判定回路３６
と、アドレス指定手段であるリフレッシュ用アドレスカ
ウンタ２６と、認識信号発生手段であるアクルッジ信号
発生回路４２と、メモリセル・アレイ３２と、センスア
ンプ３４とを含んで構成される。

制御回路（以下、ＣＰＵという）２１は、このＤＲＡＭ
２４に対してデータの書込みまたは読出しを行う。ＣＰ
Ｕ２１がＤＲＡＭ２４にデータの書込みを行うにあたっ
ては、このＣＰＵ２１はＤＲＡ　Ｍ　２４のアドレスを
指定するためのアドレス信号ＡＤＯをアドレスマルチプ
レクサ２３に導出する。この後、ＣＰＵ２１はクロック
発生回路２２を制御して、信号ＲＡＳをローレベルとす
る。

このときクロック発生回路２２はアドレスマルチプレク
サ２３に切換信号を出力する。これによってアドレスマ
ルチプレクサ２３は、行アドレス信号ＡＤＩおよび列ア
ドレス信号ＡＤ２からなるアドレス信号ＡＤＯに含まれ
る行アドレス信号ＡＤ１をＤＲＡＭ２４のアドレスマル
チプレクサ２７に出力する。

アドレスマルチプレクサ２７は、後述するリフレッシュ
用アドレスカウンタ２６からの行アドレス信号ＡＤ３と
、アドレスマルチプレクサ２３からの行アドレス信号Ａ
ＤＩとを切換えて、行アドレス信号ＡＤ４として行アド
レスバッファ２８に出力する。またこのアドレスマルチ
プレクサ２７は、アドレスマルチプレクサ２３からの列
アドレス信号ＡＤ２を列アドレス信号ＡＤ５として列ア
ドレスバッファ２９に出力する。データの書込みを行う
にあたっては、アドレスマルチプレクサ２７は最初にア
ドレスマルチプレクサ２３からの行アドレス信号ＡＤＩ
を行アドレスバッファ２８に導出する。

また信号ＲＡＳがローレベルになると、クロック発生回
路３７は、行アドレスバッファ２８および行アドレスデ
コーダ３０にタイミング信号を出力し、これによって行
アドレスバッファ２８からの行アドレス信号ＡＤ４が行
アドレスデコーダ３０によってデコードされる。

次にクロック発生回路２２からの信号ＣＡＳがローレベ
ルになると、アドレスマルチプレクサ２３はアドレス信
号ＡＤＯに含まれる列アドレス信号ＡＤ２をアドレスマ
ルチプレクサ２７に導出する。この列アドレス信号ＡＤ
２は、列アドレス信号Ａ、Ｄ５として列アドレスバッフ
ァ２９に与えられる。

論理和回路３８の一方の入力部には信号ＣＡＳが反転さ
れて入力され、この信号ＣＡＳがローレベルであり、ク
ロック発生回路３７からの信号がハイレベルであるとき
に、論理和回路３８はハイレベルとなる信号をクロック
発生回路３９に導出する。これによってクロック発生回
路３つは能動化され、列アドレスバッファ２９および列
アドレスデコード３１にタイミング信号を導出する。

このタイミング信号に基づいて列アドレスバッファ２つ
に記憶される列アドレス信号ＡＤ５が列アドレスデコー
ダ３１によってデコードされる。

このとき、ＣＰＵ２１からはアドレス信号ＡＤＯによっ
て指定されるアドレスに書込むデータＤＡＴＡが出力さ
れている。なお、データの書込みにあたって信号ＷＥは
ローレベルとなっている。

これによってＣＰＵ２１からのデータＤＡＴＡは、入出
力バッファ４１に与えられ、クロック発生回路３つから
の信号に基づいて書込クロック発生回路４０が能動化さ
れる。書込クロック発生回路４０からのタイミング信号
に基づいて入出力バッファ４１からは、ＣＰＵ２１から
のデータＤＡＴＡが入出力ゲート３３に出力される。

メモリセル・アレイ３２付近の構成は、第２図に示され
る。メモリセル・アレイ３２は、複数のメモリセル５０
およびダミーセル５１から構成され、このメモリセル５
０によって１ビツトのデータが記憶される。入出力ゲー
ト３３は、列アドレスデコーダからの複数のラインに個
別的に対応する一対のスイッチング素子を含んで構成さ
れる。

この入出力ゲート３３においては、列アドレスデコーダ
３１にデコードされている列アドレス信号ＡＤ５に基づ
いて１本のラインがハイレベルとなり、そのラインに対
応する一対スイツチング素子が導通状態とされる。

また行アドレスデコーダ３０にデコードされている行ア
ドレス信号Ａ、Ｄ　４に基づいて選択されているライン
におけるメモリセル５０は、第３図に示されるように、
そのスイッチング素子が導通状態とされる。したがって
、人出力バッファ４１からのデータＤＡＴＡに基づいて
選択されているアドレスのメモリセル５０に含まれるコ
ンデンサＣへの充電が行われる。

このようにしてＤＲＡＭ２４への所定のアドレスへのデ
ータＤＡＴＡの書込みが行われる。

なお、ダミーセル５１は、第４図に示されるように放電
用のスイッチング素子を含んで構成され、信号φｐをハ
イレベルにすることによって、プリチャージ期間に接続
点Ａを接地レベルとする。

ＤＲＡＭ２４のデータＤＡＴＡをＣＰＵ２１が読出す場
きには、前述したＤ　ＲＡＭ　２４へのデータＤＡＴＡ
の書込みと同様にアドレスの指定が行われる。ただし、
ＣＰＵ２１からはデータＤＡＴＡは出力されず、信−号
ＷＥはハイレベルのままである。メモリセルアレイ３２
において、行アドレスデコーダ３０および列アドレスデ
コーダ３１によって指定されたメモリセル５０のデータ
は、入出力ゲート３３を介して入出力バッファ４１に与
えられる。入出力バッファ４１からのデータＤＡＴＡは
、ＣＰＵ２１によって読出される。

このようにＤＲＡＭ２４においては、そのメモリセル５
０はコンデンサＣを含んでおり、データＤ　Ａ、　Ｔ　
ＡをこのコンデンサＣに充電゛された電荷として保持す
る。したがってこのような状態では、充電された電荷が
リーク電流などによって放電される。このためＤ　ＲＡ
Ｍ　２４においては、一定期間内たとえば十数μ秒程度
の期間内に全メモリセル５０に対して周期的に再充電を
行い、いわゆるリフレッシュ動作を行う必要がある。

またＤＲＡＭ２４には、リフレッシュ動作に関連して、
リフレッシュ動作を行うべき行アドレスを指定するなめ
のリフレッシュ用アドレスカウンタ２６と、リフレッシ
ュ動作を開始するためのタイミング信号発生回路３らと
、リフレッシュ動作可能なときにリフレッシュ信号Ｓ１
を出力するリードライト／リフレッシュ判定回路３６と
が設けられる。

以下、Ｄ　ＲＡＭ　２４におけるリフレッシュ動作を説
明する。タイミング信号発生回路３５は、たとえば発振
器およびカウンタなどを含んで構成され、第５図に示さ
れるように、リフレッシュサイクル期間Ｔ１を周期とし
、リフレッシュ期間Ｔ２だけハイレベルとなるタイミン
グ信号ＲＦＳを、リードライト／リフレッシュ判定回路
３６に出力する。

リードライト／リフレッシュ判定回路３６は、第６図（
１）〜第６図（３）に示されるように信号ＲＡＳおよび
信号ＣＡＳがハイレベルであるときにタイミング信号Ｒ
ＦＳが立上った場きには、このタイミング信号ＲＦＳを
信号Ｓ１として出力する３このとき行アドレスバッファ
２８に入力される行アドレス信号ＡＤ４は第６図（４）
に示され、アクルッジ信号ＡＣＫは第６図（５）に示さ
れる。

また第７図（１）〜第７図（３）に示されるよくとも一
方がローレベルであるときにタイミング信号ＲＦＳが立
上った場きには、リードライト／リフレッシュ判定回路
３６は信号ＲＡＳおよび信号ＣＡＳの双方がハイレベル
となるのを待ってリフレッシュ期間Ｔ２だけハイレベル
となる信号Ｓ１を出力する。信号Ｓ１は第７図（４）に
示される。信号Ｓ１はリフレッシュ用アドレスカウンタ
２６に与えられ、このリフレッシュ用アドレスカウンタ
２６を能動化する。行アドレス信号ＡＤ４は第７［］（
５）に示され、アクルッジ信号ＡＣＫは第７図（６）に
示されるとおりである。

またアドレスマ４ルチブレクサ２７は、この信号Ｓ１が
ハイレベルのときにはリフレッシュ用アドレスカウンタ
２６からの計数値すなわち行アドレス信号ＡＤ３を行ア
ドレス信号ＡＤ４として行アドレスバッファ２８に導出
する。信号Ｓ１は行アドレスバッファ２８および行アド
レスデコーダ３０にも導出されており、これによって行
アドレスバッファ２８に記憶される行アドレス信号ＡＤ
３は、行アドレスデコーダ３０にデコードされる。

このようにして行アドレスデコーダ３０は、リフレッシ
ュ用アドレスカウンタ２６の計数値に基づいて順次行ア
ドレスを指定してゆく。

センスアンプ３４は、行アドレスデコーダ３０によって
選択されている全列アドレスのメモリセル５０のデータ
を読出し、増幅して再度書込む。

これによってメモリセル５０は再充電され、ＤＲＡＭ２
４においてリフレッシュ動作が行われる。

このようなリフレッシュ動作が行われているリフレッシ
ュ期ｒｒｒＩＴ２ニオイテ、ＣＰＵ２１がデータの書込
みまたは読出しを行うためにアドレス信号ＡＤＯが出力
された場合にＤＲＡＭ２４においてはリフレッシュ動作
が終了するまでデータの書込みまたは読出しを行うこと
ができない。したがっていわゆるアクセスタイムが遅く
なってしまう。

アクルッジ信号発生回路４２には信号ｓ１が入力され、
リフレッシュ期間Ｔ２においてハイインピーダンスとな
るアクルッジ信号ＡＣＫを出力する。ＣＰＵ２１がＤＲ
ＡＭ２４に要求するアクセスタイムが速い場合には、こ
のアクルッジ信号ＡＣＫを利用してＣＰＵ２１にウェイ
トを挿入する。

このアクルッジ信号Ａ　ＣＫは、インターフェイス回路
４３に与えられる。このインターフェイス回路４３は、
周辺機器とのタイミングなどによってアクルッジ信号Ａ
　ＣＫを直接接続できない場きに設けられる。

このように本実施例において、タイミング信号発生回路
３５およびリフレッシュ用アドレスカウンタ２６などを
内蔵しているので、外部からリフレッシュサイクル期間
Ｔ１毎にリフレッシュ動作を行わせるための信号を作成
して与える必要がなく、外部構成が格段に簡単化される
。

またアクルッジ信号発生回路４２を内蔵しており、ＤＲ
ＡＭ２４からはアクル／ジ信号ＡＣＩ（が出力される。

したがってリフレッシュ動作に起因して遅くなるアクセ
スタイムに応じてＣＰＵ２１および周辺機器などからの
データの読出しまたは書込み動作を制御することができ
、ＣＰＵ２１および周辺機器との接続構成を簡単化する
ことができる。

本実施例においては、第２図示されたビット構成を有す
るＤＲＡＭ２４について説明したけれども、他のピント
構成を有するＤＲＡＭについて本発明を実施することも
できる。

発明の詳細 な説明したように本発明によれば、リフレッシュ動作に
間する信号をダイナミックメモリに与える必要がないの
で、ダイナミック、メモリ周辺の回路構成を格段に簡単
化することができ、ダイナミックメモリを使用するにあ
たって、その利便性が向上される。しかもリフレッシュ
動作に起因して応答時閉が遅くなっても外部回路がそれ
を認識することができるので外部回路との接続を複雑化
することがなく、外部回路との接続構成を容易に行うこ
とができる。

【図面の簡単な説明】

第１図は本発明の一実施例のＤＲＡＭ２４の構成を示す
ブロック図、第２図はＤＲＡＭ２４のメモリセル・アレ
イ３２付近の構成を示す図、第３図は、メモリセル・ア
レイ３２を構成するメモリセル５０の回路構成を示す図
、第４図はメモリセル゛・アレイ３２のダミーセル５１
の回路構成を示す図、第５図はＤＲＡＭ２４のタイミン
グ信号発生回路３５から出力されるタイミング信号ＲＦ
Ｓの波形図、第６図および第７図はＤＲＡＭ２４のリフ
レッシュ動作を説明するためのタイミングチャート、第
８図は従来技術のＤＲＡＭ７のリフレッシュ動作に関連
する構成を示すブロック図、第９図はＤＲＡＭ７におけ
るリフレッシュ動作を説明するためのタイミングチャー
ト、第１０図は他の従来技術のＤＲＡＭｌ、５のリフレ
ッシュ動作に関連する構成を示すブロック図、第１１図
はＤＲＡＭｌ５におけるリフレッシュ動作を説明するた
めのタイミングチャートである。 ２１・・・制御回路、２２，３７．３９・・・クロック
発生回路、２６・・・リフレッシュ用アドレスカウンタ
、３２・・・メモリセル・アレイ、３４・・・センスア
ンプ、３５・・・タイミング信号発生回路、３６・・・
リードライト／′リフレッシュ判定回路、４２・・・ア
クルッジ信号発生回路 代理人　　弁理士　画数　圭一部 第 図 第４ 図 第 図 第 図 第 図 第 図 第１０口 第 図

Claims (1)

1. 【特許請求の範囲】 行アドレスおよび列アドレスによって特定される複数の
   メモリセルを有し、外部からの制御信号が入力されるダ
   イナミックメモリにおいて、予め定める特定期間毎のタ
   イミング信号を出力するタイミング信号発生手段と、 前記タイミング信号発生手段からのタイミング信号およ
   び前記制御信号に応答し、リフレッシュ動作可能である
   ときにリフレッシュ信号を出力するリフレッシュ判定手
   段と、 前記リフレッシュ信号に基づいてメモリセルの行アドレ
   スまたは列アドレスのいずれか一方アドレスを順次指定
   するためのアドレス指定手段と、前記リフレッシュ信号
   に基づいてダイナミックメモリの書込みまたは読出しが
   不可能であることを表す認識信号を外部に出力する認識
   信号発生手段とを含み、 リフレッシュ動作を行うにあたってアドレス指定手段に
   よって順次指定される前記一方アドレスのメモリセルを
   リフレッシュするとともに、このリフレッシュ動作中に
   認識信号発生手段からは前記認識信号が外部に出力され
   るようにしたことを特徴とするダイナミックメモリ。