KR100279230B1 - 반도체기억장치 및 그의 액세스방법 - Google Patents

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마찌다 가쯔히꼬
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Abstract

본 발명의 메모리셀 어레이를 구비하는 반도체 기억장치의 복수의 메모리셀을 포함한다. 상기 장치는, 복수 비트의 어드레스 신호를, 적어도 두개의 비트열로 분할하고, 각 비트열을 디코드하여 각 비트열마다 프리디코드 결과를 병렬로 출력하는 프리디코더; 각각이, 각 비트열로 대응하여 제공되고, 대응하는 비트열의 프리디코드 결과를 시프트 데이타로서 수신하여 시프트시키고, 이로 인해 프리디코드 신호를 생성하여 출력하는 1군의 시프트레지스터; 및 상기 1군의 시프트레지스터에서 출력되는 프리디코드 신호를 디코드하고, 디코드 결과에 따라 메모리셀 어레이의 메모리셀을 선택하는 메인 디코더를 포함한다.

Description

반도체 기억장치 및 그의 액세스방법
제 1도는 종래 반도체 기억장치의 블럭도.
제 2도는 제 1도에 보인 종래 반도체 기억장치의 열 프리디코더의 최하위 디코더의 블럭도.
제 3도는 종래 반도체 기억장치의 열 프리디코더의 최상위 디코더의 블럭도.
제 4도는 종래 반도체 기억장치의 동작을 보인 타이밍차트.
제 5도는 종래 다른 반도체 기억장치의 블럭도.
제 6도는 본 발명의 제 1 실시예에 의한 반도체 기억장치의 블럭도.
제 7 도는 본 발명의 제 1 실시예에 의한 반도체 기억장치의 열(column) 프리디코더 및 1군의 열 시프트레지스터의 일부 구성을 도시한 블럭도.
제 8도는 본 발명의 제 1 실시예의 열 프리디코더 및 열 시프트레지스터군의 나머지 부분의 구성을 도시한 블럭도.
제 9도는 상기 열 프리디코더의 최하위 디코더에 입력된 내부 열어드레스 신호 및 대응하는 디코드 결과를 보인 표.
제 10도는 상기 열 프리디코더의 최상위 디코더에 입력된 내부 열어드레스 신호 및 대응하는 디코드 결과를 보인 표.
제 11도는 본 발명의 상기 제 1 실시예에 의한 반도체 기억장치의 행(row) 프리디코더 및 1군의 행 시프트레지스터의 구성을 도시한 블럭도.
제 12도는 상기 행 프리디코더의 최하위 디코더에 입력된 내부 행어드레스 신호 및 대응하는 디코드 결과를 보인 표.
제 13도는 상기 행 프리디코더의 중위 디코더에 입력된 내부 행어드레스 신호 및 대응하는 디코드 결과를 보인 표.
제 14도는 상기 행 프리디코더의 최상위 디코더에 입력된 내부 행어드레스 신호 및 대응하는 디코드 결과를 보인 표.
제 15도는 본 발명의 상기 제 1 실시예에 의한 반도체 기억장치의 열 디코더/셀렉터의 열 디코더의 블럭도.
제 16도는 제 15도에 보인 열디코더의 일부 구성을 보인 블럭도.
제 17도는 본 발명의 상기 제 1 실시예에 의한 반도체 기억장치의 행 디코더의 블럭도.
제 18도는 제 17도에 보인 행디코더의 일부 구성을 보인 블럭도.
제 19도는 본 발명의 상기 제 1 실시예에 의한 반도체 기억장치의 동작을 보인 타이밍차트.
제 20도는 본 발명의 제 2 실시예에 의한 반도체 기억장치의 블럭도.
* 도면의 주요부분에 대한 부호의 설명
1 : 메모리셀 어레이 2 : 열 어드레스 입력버퍼
3 : 행 어드레스 입력버퍼 5 : 열 프리디코더
6 : 열 디코더/셀렉터 7 : 행 프리디코더
8 : 행 디코더 9 : 센스앰프
10 : 출력버퍼 13 : 열시프트레지스터
14 : 행시프트레지스터
본 발명은 어드레스 신호를 디코드하여 메모리셀 어레이를 액세스하기 위한 반도체 기억장치에 관한 것이다.
최근, 마이크로프로세서의 동작속도의 상승에 따라, 반도체 기억장치의 고속화가 더욱 요망되고 있다. 고속 동작을 지향하기 위해서는 통상의 랜덤 액세스시 액세스속도를 증가시키는 것이 중요하다. 그러나, 액세스속도의 지향은 물리적으로 한계가 있다. 따라서, 고속으로 어드레스들을 연속적으로 액세스하기 위해 예컨대 버스트 모드로 불리우는 고속 액세스 동작이 개발되었다.
제 1도는 버스트 코드를 포함하는 종래 반도체 기억장치(200)의 구성례를 나타내는 여기에서, 반도체 기억장치(200)의 메모리셀 어레이(201)는 19비트의 어드레스 신호(어드레스 신호비트 A18~A0)에 의해 액세스된다. 이 어드레스 신호비트 A18~A0는 최하위 7비트의 열 어드레스 신호비트 A6~A0및 최상위 12비트의 행 어드레스 신호비트 A18~A7로 분할된다.
상기 열 어드레스 신호비트 A6~A0및 행 어드레스 신호비트 A18~A7은 각각 열 어드레스 입력버퍼(202)와 행 어드레스 입력버퍼(203)를 통해 단일 래치 카운터(204)에 외부에서 입력 및 공급된다. 어드레스 로드 인에이블 신호(이후, ALE 신호라 함)가 H 레벨(고전압 레벨)에서 L레벨(저전압 레벨)로 되면, 어드레스 신호비트 A18~A0는 래치 카운터(204)에 로드된다. 19비트의 래치 카운터(204)는, ALE신호에 따라 그의 최하위 7비트로서 열 어드레스 신호비트 A6~A0를 로드하고 그의 최상위 12비트로서 행 어드레스 신호비트 A18~A7을 로드한다. 다음, 상기 래치 카운터(204)는 어드레스 신호비트 A18~A7을 초기치로 하여 클럭신호에 따라 카운트한다. 다음 상기 카운트된 결과중 최하위 7비트는 내부 열 어드레스 신호비트 A6~A0로서 출력되고 최상위 12비트는 내부 행 어드레스 신호비트 A18~A7로서 출력된다. 상기 내부 열 어드레스 신호비트 A6~A0및 내부 행 어드레스 신호비트 A18~A7에 더하여, 상기 래치 카운터(204)는 어드레스 신호비트 A18~A7를 반전시켜 얻어진 반전신호 비트 A6바아~A0바아 및 반전 신호 비트 A18바아~A7바아도 출력한다.
상기 내부 열 어드레스 신호비트 A6~A0및 반전신호 비트 A6바아~A0바아는 열 프리디코더(205)에 입력된다. 이 열 프리디코더(205)는 최하위 디코더(205a)및 최상위 디코더(205b)로 구성된다. 상기 7개의 내부 열 어드레스 신호비트 A6~A0는 최하위 3비트의 내부 열 어드레스 신호비트 A2~A0및 최상위 4비트의 내부 열 어드레스 신호비트 A6~A3로 다시 분할된다. 상기 내부 열 어드레스 신호비트 A2~A0는 제 2도에 보인 최하위 디코더(205a)에서 디코드되고, 상기 내부 열 어드레스 신호비트 A6~A3는 제 3도에 보인 최상위 디코더(205b)에 디코드된다. 즉, 최하위 3비트의 상기 내부 열 어드레스 신호비트 A2~A0및 반전 신호 비트 A2바아~A0바아는 제 2도에 보인 최하위 디코더(205a)에 의해 디코드된 다음, 비트들중 임의의 비트가 H 레벨로 되는 8비트(23)의 디코드 결과 CA7~CA0가 출력된다. 또한 최상의 4비트의 상기 내부 열 어드레스 신호비트 A6~A3및 반전 신호 비트 A6바아~A3바아는 제 3도에 보인 최상위 디코더(205b)에 의해 디코드된 다음, 비트들중 어느 비트가 H 레벨로 되는 16비트(24)의 디코드 결과 CB15~CB6이 출력된다. 이들 디코드 결과 CA7~CA0및 CB15~CB0는 열 디코더/셀럭터에 입력된다.
상기 내부 열 어드레스 신호비트 A18~A7및 반전 신호 비트 A18바아~A7바아는 행 프리디코더(207)에 입력된다. 이 행 프리디코더(207)는 최하위 디코더, 중위 디코더 및 최상위 디코더로 구성된다. 12비트의 내부 행 어드레스 신호비트 A18~A7는 최하위 4비트의 내부 행 어드레스 신호비트 A10~A7, 중위 4비트의 내부 행 어드레스 신호비트 A14~A11및 최상위 4비트의 내부 행 어드레스 신호비트 A18~A15로 다시 분할된다. 상기 내부 행 어드레스 신호비트 A10~A7, A14~A11및 A18~A15는 제 3도에 보인 것과 동일한 구성을 갖는 최하위 디코더, 중위 디코더 및 최상위 디코더에서 디코드된다. 따라서, 각각 16비트의 디코드 결과 RA15~RA0, RB15~RB0및 RC15~RC0가 행 프리디코더(207)에서 출력된다. 이들 디코드 결과는 행 디코더(208)에서 해독되어, 메모리셀 어레이(201)의 워드라인 WLi중 어느 하나가 선택된다.
상기 열디코더/셀렉터(206)는 열 프리디코더(205)로 부터 출력된 디코드 결과를 해독하여 메모리셀 어레이(201)의 비트라인중 어느 하나를 선택한다. 이에 따라, 워드라인 WLi 및 선택된 비트라인에 의해 지정된 메모리셀이 액세스될수 있다. 판독동작의 경우, 선택된 메모리셀의 데이타가 센스앰프(209)에서 증폭되어 출력버퍼(21)를 통해 외부 데이터버스 등에 증폭된 데이타를 출력한다.
제 4도에 보인 바와 같이, 외부에서 입력된 어드레스 신호비트 A18~A0를 사용하여 액세스를 완료한 후, 래치 카운터(204)는 클럭신호가 하이일때 시간 t11 및 t12 에서 카운트 동작을 행한다. 다음, 래치 카운터(204)는 초기치를 액세스하기 위해 앞에 사용된 어드레스 신호비트 A18~A0를 사용하여 순차적으로 카운트한다. 일반적으로, 최하위 비트의 내부 어드레스 신호비트 A18~A0가 먼저 변화되기 때문에, 열 프리디코더(205)는 이 변경된 내부 어드레스 신호를 디코드하고 이 디코드 결과 CA7~CA0의 H레벨로 되는 비트를 순차적으로 변화시킨다. 상기 디코드 결과 CA7~CA0가 일순할 때 마다(circulation is completed), 상기 디코드 결과 CB15~CB0의 비트가 순차적으로 H레벨로 변경된다. 따라서, 상기 열디코더/셀렉터(206)는 상기 디코드 결과 CA7~CA0, CB15~CB0를 디코드하여 메모리셀 어레이(201)에 있어서의 다른 메모리셀을 순차적으로 선택하여 액세스한다. 클럭신호가 연속적으로 입력되면, 래치 카운터(204)의 최상위 비트의 행 어드레스 신호비트 A18~A7이 변화된다. 이에 따라, 상기 행 프리디코더(207) 및 행디코더(208)는 디코드 동작을 행하여 워드라인 WLi의 선택을 순차적으로 스위칭한다.
그 결과, 상기 반도체 기억장치는 내부적으로 생성된 클럭신호를 래치 카운터(204)에 공급함으로써 메모리셀 어레이(201)의 연속 어드레스를 순차적으로 액세스할 수 있다.
그러나, 상기한 바와 같이, 상기 어드레스 신호비트 A18~A0가 래치 카운터(204)에 의해 카운트될때, 내부 열 어드레스 신호비트 A6~A0및 어떤 경우에는 내부 행 어드레스 신호비트 A18~A0도 변화된다. 그 결과/ 열디코더/셀렉터(206)와 행디코더(208)는 물론 열 프리디코더(205)와 행 프리디코더(207)도 디코드 동작을 행한다. 이에 따라, 종래 반도체 기억장치에 있어서는, 열 프리디코더(205) 및 행 프리디코더(207)가 디코드 동작을 수행할때 발생되는 지연시간이 고속 액세스 동작을 방해한다. 또한, 이들 열 프리디코더(205) 및 행 프리디코더(207)의 동작시에 다량의 충방전 전류가 흐르기 때문에, 소비전력이 증가하는 문제가 있다.
상기 문제를 해결하기 위해, 종래 시프트 레지스터를 사용한 반도체 기억장치(300)가 개발되었다(일본 특허공개공보 6-275073). 제 5도에 보인 바와 같이, 이 반도체 기억장치는 반도체 기억장치(200)에 포함되어 있는 래치 카운터(204)를 포함하지 않는다. 열 디코더/셀렉터(306)는 열 시프트레지스터(311)를 포함하고, 행 디코더(308)는 행 시프트레지스터(312)를 포함한다. 상기 열 시프트레지스터(311)는 ALE신호에 따라 열 디코더/셀렉터(306)로 부터의 디코드 결과를 병렬로 수신하며, 열 시프트데이타의 시프트 데이타가 일순할때 마다 클럭신호에 따라 시프트 데이타의 값들을 순환 시프트시킨다.
따라서, 상기 반도체 기억장치(300)에 있어서, 열 프리디코더(305)와 열 디코더/셀렉터(306), 또는 행 프리디코더(307)와 행 디코더(308)는 일단 어드레스 신호비트 A18~A7을 디코드한 후, 이후는 디코드 동작을 행하지 않고 열 시프트레지스터(311)와 행 시프트레지스터(312)에 의해 시프트 동작을 행하여 메모리셀 어레이(301)의 연속 어드레스가 즉시 용이하게 액세스될 수 있다. 이에 따라, 열 프리디코더(305)와 행 프리디코더(307)의 지연시간이 액세스의 고속화를 방해하거나 소비전력을 증가시키지 않도록 할수 있다.
그러나, 제5도에 보인 반도체 기억장치(300)에 있어서, 열 시프트레지스터(311)는 128단(27)의 시프트단을 갖고, 행 시프트레지스터(312)는 4096단(212)의 시프트단을 갖기 때문에, 극히 많은 단수의 시프트레지스터를 필요로 하게 된다. 그 결과, 칩상에서 시프트레지스터의 레이아웃 면적이 너무 커지는 문제가 있다.
또한, 상기 일본 특허공개공보 6-275073호에 있어서, 불량셀의 어드레스에 대한 액세스를 용장 셀로 대체시키도록 한 불량셀의 구제기구를 제공한 경우에는 열 시프트레지스터(311) 및 행 시프트레지스터(312)에 의해 행해지는 시프트동작과 동시에 어드레스 카운터에 의해 행해지는 카운트 동작에 의해 자동 생성된 어드레스 불량셀로 되는 지의 여부를 검출할 필요가 발생한다. 이에 따라, 불량 셀을 검출하기 위해서만 제공되는 어드레스 카운터를 제공할 필요가 있다.
본 발명에 의한 반도체 기억장치는 복수의 메모리셀을 포함하는 메모리셀 어레이를 포함한다. 상기 장치는, 복수 비트의 어드레스 신호를, 적어도 두개의 비트열로 분할하고, 각 비트열을 디코드하여 각 비트열마다 프리디코드 결과를 병렬로 출력하는 프리디코더; 각각이, 각 비트열로 대응하여 제공되고, 대응하는 비트열의 프리디코드 결과를 시프트 데이타로서 수신하여 시프트시키고, 이에 따라 프리디코드 신호 비트를 생성하여 출력하는 1군의 시프트레지스터들; 및 상기 복수의 시프트레지스터에서 출력되는 프리디코드 신호 비트를 디코드하고, 디코드 결과에 따라 메모리셀 어레이에서 메모리셀을 선택하는 메인 디코더를 포함한다.
본 발명의 1 실시예에 있어서, 상기 1군의 시프트레지스터는, 제 1 비트열에 대해 제공되고, 입력되는 클럭신호에 따라 상기 시프트데이타를 순환 시프트시키는 제 1 시프트레지스터; 및 적어도 하나의 제 2 비트열에 대해 제공된 적어도 하나의 제 2 시프트레지스터로서, 전단의 시프트레지스터의 시프트데이타가 일순(一巡)할때 마다 자신의 시프트데이타를 순환 시프트시키고, 상기 제 2 시프트레지스터가 최후단의 레지스터인 경우에는 상기 시프트데이타를 순환시키지 않고 단순히 시프트시키는 제 2 시프트레지스터를 포함한다.
본 발명의 다른 실시예에 있어서, 상기 어드레스 신호비트열은 열 어드레스 신호비트열 및 행 어드레스 신호비트열을 포함하며, 이들은 각각 복수의 비트를 갖는다. 상기 프리디코더는 열 어드레스 신호비트 및 행 어드레스 신호비트에 대해 각각 제공된 열 프리디코더 및 행 프리디코더를 포함한다. 상기 열 프리디코더와 행 프리디코더는 각각 열 및 행 프리디코드 결과를 병렬로 출력한다. 상기 시프트레지스터군은 상기 열 프리디코더와 행 프리디코더에 대해 각각 제공된 열 시프트레지스터군 및 행시프트레지스터군을 포함한다. 상기 열 시프트레지스터군은 열 프리디코드 결과를 수신하여 열 프리디코드 신호비트를 발생한다. 상기 행 시프트레지스터군은 행 프리디코드 결과를 수신하여 행 프리디코드 신호비트를 발생한다. 상기 메인 디코더는 열 디코더 및 행 디코더를 포함한다. 열 디코더는 열 프리디코드 신호비트를 디코드하여 메모리셀 어레이에서 메모리셀의 열어드레스를 선택한다. 행 디코더는 행 프리디코드 신호비트를 디코드하여 메모리셀 어레이에서 메모리셀의 행어드레스를 선택한다.
본 발명의 다른 실시예에 있어서, 상기 열시프트레지스터군은 입력 클럭신호에 따라 시프트 데이타를 순환 시프트시키기 위한 제 1 열 시프트레지스터; 및 이전 열시프트레지스터의 시프트 데이타가 일순할때 마다 그의 시프트 데이타를 순환 시프트시키기 위한 적어도 하나의 제 2 열 시프트레지스터를 포함한다. 상기 시프트 데이타는 시프트되나 상기 제 2 열 시프트레지스터가 최후의 시프트레지스터인 경우에는 순환되지 않는다. 상기 행시프트레지스터군은 입력 클럭신호에 따라 시프트 데이타를 순환 시프트시키기 위한 제 1 행 시프트레지스터; 및 이전 행시프트레지스터의 시프트 데이타가 일순할 때 마다 그의 시프트 데이타를 순환 시프트시키기 위한 적어도 하나의 제 2 행 시프트레지스터를 포함한다. 이 시프트 데이타는 시프트되나 상기 제 2 행 시프트레지스터가 최후의 시프트레지스터인 경우에는 순환되지 않는다.
본 발명의 다른 실시예에 있어서, 반도체 기억장치는 어드레스 신호비트를 반전시켜 얻어진 반전 어드레스 신호비트를 출력하기 위한 인버터를 더 포함한다. 상기 프리디코더는 상기 어드레스 신호비트와 반전된 어드레스 신호비트를 사용하여 프리디코드 결과를 발생시킨다.
본 발명의 다른 실시예에 있어서, 상기 인버터는 프리디코더의 근방에 위치된다.
본 발명의 다른 양태에 있어서, 복수의 메모리셀을 포함하는 메모리셀 어레이를 구비하는 반도체 기억장치의 액세스 방법은, 복수 비트의 입력 어드레스 신호를 적어도 2비트 열로 분할하는 단계; 각 비트열을 디코드하고 각 비트열에 대한 프리디코드 결과를 발생하는 단계; 각각의 비트열의 프리디코드결과를 시프트 데이타로서 래치하는 단계; 상기 각각의 시프트 데이타를 순환 시프트시켜 프리디코드 신호비트를 발생하는 단계; 및 상기 프리디코드 신호비트를 디코드하여 디코드 결과에 따라 메모리셀 어레이에 있어서의 메모리셀을 선택하는 단계를 포함한다.
본 발명의 다른 실시예에 있어서, 상기 프리디코드 신호를 발생하는 단계는, 클럭신호에 따라 제 1 비트열에 대응하는 시프트 데이타를 순환 시프트시키는 제 1 시프트 단계; 및 상기 제 1 비트열에 대응하는 시프트 데이타가 일순할때 마다 제 2 비트열에 대응하는 시프트 데이타를 순환 시프트시키는 제 2 시프트 단계를 포함하며, 상기 시프트 데이타는 시프트되나 제 2 시프트 단계가 입력 어드레스 신호의 최후 비트열에 대응하는 시프트 데이타를 시프트시키는 최후 시프트 단계인 경우에는 순환되지 않는다.
따라서, 본 발명은 (1) 프리디코드 결과를 발생하기 위해 입력 어드레스 신호를 프리디코딩하고, 시프트레지스터에 의해 상기 프리디코드 결과를 시프트 또는 순환 시프트시켜 프리디코드 신호를 발생함으로써 시프트레지스터에 대한 시프트단수가 적은 반도체 기억장치를 제공하고; (2) 내부 어드레스를 프리디코드하는데 필요한 시간주기를 감소시키는 반도체 기억장치를 제공한다.
이하, 본 발명의 바람직한 실시예를 첨부 도면을 참조하여 상세히 설명한다.
[실시예 1]
제 6도는 본 발명에 의한 반도체 기억장치(100)를 보인 것이다. 제 6도에 도시한 바와 같이, 반도체 기억장치(100)는 메모리셀 어레이(1), 열 어드레스 입력버퍼(2), 행 어드레스 입력버퍼(3), 열 프리디코더(5), 행 프리디코더(7), 1군의 열시프트레지스터(13), 1군의 행시프트레지스터(14), 열 디코더/셀렉터(6), 행 디코더(8), 센스앰프(9) 및 출력버퍼(10)를 포함한다.
우선, 본 발명에 의한 반도체 기억장치(100)의 동작을 제 6도를 참조하여 설명한다. 어드레스 신호비트는 어드레스 버퍼(즉, 열 및 행 어드레스 버퍼, 2 및 3)에 입력된다. 상기 어드레스 버퍼는 내부 어드레스 신호비트를 발생하여 각각의 프리디코더[즉, 열 프리디코더(5) 및 행 프리디코더(7)]에 출력한다. 이 프리디코더는 상기 내부 어드레스 신호비트를 디코드하여 프리디코드 결과를 출력한다. 이 프리디코드 결과는 각각의 시프트레지스터군[즉, 열 시프트레지스터군(13) 및 행시프트레지스터(14)]에 공급된다. 각 시프트레지스터군은 적어도 2개의 시프트레지스터를 포함한다. 상기 프리디코드결과는 시프트데이타로서 각각의 시프트레지스터에 래치되고, 상기 시프트레지스터군에서 병렬로 출력된다. 상기 시프트레지스터군으로 부터의 출력(즉, 프리디코드신호 CS101 및 RS101)은 메인 디코더[즉, 열디코더/셀렉터(6) 및 행디코더(8)]에서 디코드되어 선택신호 CS102 및 RS102를 각각 얻는다. 메모리셀 어레이(1)에서 액세스될 메모리셀은 이 선택신호에 의해 선택되며 이에 따라 이 선택된 메모리셀에 대한 판독 및 기입동작이 행해진다.
한 시프트레지스터군의 제 1 시프트레지스터에 클럭신호 S103을 공급함으로써, 상기 시프트레지스터군에 래치된 시프트 데이타는 순환 시프트된다. 그 결과, 상기 시프트레지스터군에서 출력된 프리디코드 신호가 변화(시프트)된다. 메인 디코더는 상기 시프트레지스터군에서 출력된 새로운 선택신호를 디코드하여 얻어진 새로운 선택신호에 따라 상기 메모리셀 어레이로 부터 다른 메모리셀을 선택한다. 클럭신호를 계속 공급함으로써, 제 1 시프트레지스터에 있어서의 시프트 데이타가 일순하여 그의 초기치로 복귀한다. 상기 제 1 시프트레지스터에서 일순할때마다, 다음 시프트레지스터의 시프트 데이타가 한 번에 한 비트씩 순환 시프트된다. 이와 같이, 프리디코더에 입력되는 내부 어드레스 신호를 변경하지 않고 한 입력 어드레스 신호의 프리디코드신호를 시프트 및 변경함으로써, 메모리셀 어레이에서 모든 액세스가능한 영역들이 연속적으로 선택되어 판독 및 기입동작을 행한다.
따라서, 상기 반도체 기억장치(100)에 있어서, 각 시프트레지스터군의 시프트 데이타를 순환시프트시킴으로써, 프리디코드신호가 자동적으로 발생되어 메모리셀을 선택하며, 이에 따라 메모리셀을 고속으로 액세스할 수 있다. 새로운 선택신호가 생성되면, 메인 디코더에 입력되는 프리디코드신호가 변경되는 반면에 프리디코더에 입력되어 있는 내부 어드레스 신호비트는 변경되지 않는다. 그 결과, 내부 어드레스 신호비트가 변경될 때 요구되는 프리디코드의 지연시간이 단축될수 있다. 또한, 시프트레지스터군은 메인 디코더에서 출력된 디코드 결과(선택 신호 비트)를 모두 시프트시키는 것이 아니라, 프리디코더에서 출력된 프리디코드결과를 시프트시킨다. 이에 따라, 각 시프트레지스터의 단수가 감소될수 있다.
또한, 상기 반도체 기억장치(100)에 의하면, 연동상태로 접속되는 열시프트레지스터군(13)과 행시프트레지스터(14)은 열 어드레스 신호비트와 행 어드레스 신호비트의 모든 조합을 내부적으로 생성한다. 이에 따라, 메모리셀 어레이(1)의 모든 영역을 고속으로 액세스할 수 있다.
본 발명의 반도체 기억장치(100)의 구성과 동작을 보다 상세히 설명하면 다음과 같다.
본 실시예의 반도체 기억장치(100)에 있어서, 메모리셀 어레이(1)는 19비트의 어드레스 공간을 포함하며, 19비트 A10~A0로 표시된 어드레스 신호를 사용하여 액세스된다. 상기 어드레스 신호비트 A10~A0는 최하위 7비트의 열어드레스 신호비트 A6~A0와 최상위 12비트의 행어드레스 신호비트 A18~A7로 분할된다.
외부로 부터 입력되는 상기 열어드레스 신호비트 A6~A0와 행어드레스 신호비트 A18~A7은 열 어드레스 입력버퍼(2)와 행 어드레스 입력버퍼(3)에 각각 공급된다. 상기 열 어드레스 입력버퍼(2)와 행 어드레스 입력버퍼(3)는 인터페이스 레벨의 진폭을 갖는 열어드레스 신호비트 A6~A0와 행어드레스 신호비트 A18~A7을 내부논리 진폭을 갖는 신호 비트(내부 어드레스 신호비트)로 변환 및 증폭하기 위한 버퍼회로이다. 상기 열 어드레스 입력버퍼(2)는 변환 및 증폭된 내부 열어드레스 신호비트 A6~A0와 그의 반전신호, 즉 반전신호 비트 A6바아~A0바아를 출력한다. 상기 행 어드레스 입력버퍼(3)는 변환 및 증폭된 내부 행어드레스 신호비트 A18~A7과 그의 반전신호, 즉 반전신호 비트 A18바아~A7바아를 출력한다.
상기 열 어드레스 입력버퍼(2)에서 출력되는 상기 내부 열어드레스 신호비트 A6~A0와 그의 반전신호 비트 A6바아~A0바아는 열 프리디코더(5)에 입력된다. 상기 열 프리디코더(5)는 최상위 디코더(5b)(제 8도) 및 최하위 디코더(5a)(제 7도)를 포함한다. 이 열 프리디코더(5)는 7비트의 상기 내부 열어드레스 신호비트 A6~A0를 최하위 3비트의 내부 열어드레스 신호비트 A2~A0및 최상위 4비트의 내부 열어드레스 신호비트 A6~A3로 다시 분할하고, 최하위 디코더(5a) 및 최상위디코더(5b)에서 내부 열어드레스 신호비트 A2~A0및 A6~A3를 각각 디코드한다.
제 7도에 도시된 바와 같이, 최하위 디코더(5a)는 3입력 NAND게이트 및 인버터로 각각 구성되는 8개의 AND게이트(51a)를 포함한다. 상기 내부 열어드레스 신호비트 A2~A0와 대응하는 반전신호 비트 A2바아~A0바아의 어느 하나는 최하위 3비트의 각 비트마다 선택되어 각 AND게이트(51a)에 입력된다. 그 결과, 8비트의 디코드 결과 CA7~CA0가 얻어질 수 있다.
제 9도는 내부 열어드레스 신호비트 A2~A0와 그의 디코드 결과 CA7~CA0를 보인 진리치표이다. 제 9도에 보인 바와 같이, 상기 내부 열어드레스 신호비트 A2~A0의 값에 따라 디코드 결과 CA7~CA0의 어느 한 비트만 일정하게 H레벨로 된다. 제 9도에 있어서, H레벨은 "1"로 표시되고, L레벨은 "0"으로 표시된다. 이는 이후의 진리치표에서도 동일하다.
제 8도에 보인 바와 같이, 최상위 디코더(5b)는 4입력 NAND게이트 및 인버터로 각각 구성되는 8개의 AND게이트(51b)를 포함한다. 상기 내부 열어드레스 신호비트 A6~A3및 대응하는 반전신호 비트 A6바아~A3바아의 어느 하나는 최상위 4비트의 각 비트마다 선택되어 각 AND게이트(51b)에 입력된다. 그 결과, 16비트의 디코드 결과 CB15~CB0가 얻어질수 있다.
제 10도는 상기 내부 열어드레스 신호비트 A6~A3와 그의 디코드 결과 CB15~CB0를 보인 진리치표이다. 제 10도에 보인 바와 같이, 상기 내부 열어드레스 신호비트 A6~A3의 값에 따라 상기 디코드 결과 CB15~CB0의 어느 한 비트만 일정하게 H레벨로 된다.
상기 열 프리디코더(5)에서 출력되는 상기 디코드 결과 CA7~CA0및 CB15~CB0는 상기 열시프트레지스터군(13)에 입력된다. 상기 열시프트레지스터군(13)은 상기 디코드 결과 CA7~CA0를 수신하기 위한 제 1(전단) 시프트레지스터(13a) 및 상기 디코드 결과 CB15~CB0를 수신하기 위한 제 2(후단) 시프트레지스터(13b)(제 8도)로 구성된다.
제 7도에 보인 바와 같이, 상기 제 1 시프트레지스터(13a)는 8개의 래치회로(52a)로 구성된다. 상기 열 프리디코더(5)의 최하위 디코더(5a)에서 출력되는 8비트의 상기 디코드 결과 CA7~CA0는 ALE신호에 따라 시프트데이타로서 상기 래치회로(52a)에 병렬로 입력된다. 이 래치된 시프트 데이타를 프리디코드신호 CS101로서 열 디코더/셀렉터(6)에 출력된다. 또한, 상기 래치회로(52a)에 래치된 시프트 데이타는 클럭신호 S103에 따라 순환시프트되며, 이 시프트결과는 새로운 프리디코드신호 CS101로서 출력된다.
제 8도에 보인 바와 같이, 상기 후단 시프트레지스터(13b)는 16개의 래치회로(52b)로 구성된다. 상기 열 프리디코더(5)의 최상위 디코더(5b)에서 출력되는 16비트의 디코드 결과 CB15~CB0는 ALE신호에 따라 시프트데이타로서 상기 래치회로(52b)에 병렬로 입력된다. 이 래치된 시프트 데이타는 프리디코드신호 CS101로서 열 디코더/셀렉터(6)에 출력된다. 또한, 상기 래치회로(52b)에 래치된 시프트 데이타는 상기 최하위 디코더(5a)로 부터 출력되는 디코드 결과 CA7을 인버터(53)에 의해 반전시켜 얻어진 신호 S105에 따라 순환시프트되며, 이 시프트결과는 새로운 프리디코드신호 CS101로서 출력된다.
제 6도를 다시 참조하면, 상기 행 어드레스 입력버퍼(3)에서 출력된 내부 행 어드레스 신호비트 A18~A7과 반전신호 비트 A18바아~A7바아는 행 프리디코더(7)에 입력된다. 제11도에 보인 바와 같이, 상기 행 프리디코더(7)는 최하위 디코더(7a), 중위 디코더(7b) 및 최상위 디코더(7c)를 포함한다. 상기 행 프리디코더(7)는 또한, 12비트의 내부 행어드레스 신호비트 A18~A7을, 최하위 4비트의 내부 행어드레스 신호비트 A10~A7, 중위 4비트의 내부 행어드레스 신호비트 A14~A11및 최상위 4비트의 내부 행어드레스 신호비트 A18~A15로 분할하며, 최하위 디코더(7a), 중위 디코더(7b) 및 최상위 디코더(7c)에서 내부 행어드레스 신호비트 A10~A7, A14~A11및 A18~A15를 각각 디코드한다.
상기 최하위 디코더(7a), 중위 디코더(7b) 및 최상위 디코더(7c)의 구성은 제 8도에 보인 최상위 디코더(5b)와 동일하며, 각각 4입력 NAND 게이트와 인버터로 구성되는 16개의 AND게이트를 포함한다. 상기 내부 열어드레스 신호비트 A10~A7및 대응하는 반전신호 비트 A10바아~A7바아의 어느 하나는 4비트의 각 비트마다 선택되어 최하위 디코더(7a)의 각 AND게이트(54)에 입력된다. 그 결과, 16비트의 디코드 결과 RA15~RA0가 얻어질수 있다. 이와 같이, 16비트의 디코드 결과 RB15~RB0및 RC15~RC0가 중위 디코더(7b) 및 최상위 디코더(7c)로 부터 각각 얻어질 수 있다.
제 12도 내지 14도는 내부 행 어드레스 신호비트 A10~A7및 그의 디코드 결과 RA15~RA0, 내부 행 어드레스 신호비트 A14~A11과 그의 디코드 결과 RB15~RB0, 및 내부 행 어드레스 신호비트 A18~A15및 그의 디코드 결과 RC15~RC0를 보인 진리치표이다. 제 12도 내지 14도에 보인 바와 같이, 상기 내부 열어드레스 신호비트 RA15~RA0, RB15~RB0및 RC15~RC0의 어느 한 비트만 내부 행 어드레스 신호비트 A10~A7, A14~A11및 A18~A15의 값에 따라 각각 일정하게 H레벨로 된다. 이와 같이, 16비트의 디코드 결과 RA15~RA0, RB15~RB0및 RC15~RC0가 행 프리디코더(7)로 부터 출력된다.
상기 행 프리디코더(7)에서 출력되는 상기 디코드 결과 RA15~RA0, RB15~RB0및 RC15~RC0는 상기 행시프트레지스터군(14)에 입력된다. 제 11도에 보인 바와 같이, 상기 행시프트레지스터(14)은 상기 디코드 결과 RA15~RA0를 수신하기 위한 제 1 시프트레지스터(14a) 및 상기 디코드 결과 RB15~RB0를 수신하기 위한 중위 시프트레지스터(14b) 및 상기 디코드 결과 RC15~RC0를 수신하기 위한 후단 시프트레지스터(14c)를 포함한다. 시프트레지스터 14a 내지 14c의 각각은 16개의 래치회로(55)로 구성된다.
행 프리디코더(7)의 최하위, 중위 및 최상위 디코더 7a 내지 7c로 부터 각각 출력되는 16비트의 상기 프리디코드 결과 RA15~RA0, RB15~RB0 및 RC15~RC0는 ALE신호에 따라 대응하는 시프트레지스터(14a~14c)의 래치회로(55)에 병렬로 입력되며, 시프트 데이타로서 래치된다. 각각의 시프트레지스터에 래치된 시프트 데이타를 프리디코드 신호 RS101로서 행디코더(8)에 출력된다.
또한, 상기 제 1 시프트레지스터(14a)에 래치된 시프트 데이타의 값은 상기 열시프트레지스터군(13)의 후단 시프트레지스터(13b)로 부터 출력되는 디코드 결과 CB15를 인버터(56a)에 의해 반전시켜 얻어진 신호 S107에 따라 순환시프트된다. 이 시프트 데이타의 시프트치는 새로은 프리디코드신호 RS101로서 출력된다.
상기 중위 시프트레지스터(14b)에 래치된 시프트 데이타의 값은 상기 제 1 시프트레지스터(14a)로 부터 출력되는 디코드 결과 RA15를 인버터(56b)에 의해 반전시켜 얻어진 신호 S108에 따라 순환시프트된다. 마찬가지로, 상기 후단 시프트레지스터(14c)에 래치된 시프트 데이타의 값은 상기 중위 시프트레지스터(14b)로 부터 출력되는 디코드 결과 RB15를 인버터(56c)에 의해 반전시켜 얻어진 신호 S109에 따라 순환시프트된다. 상기 시프트 데이타의 시프트치들은 새로운 프리디코드 신호 RS101로서 행디코더(8)에 출력된다.
제 6도에 보인 바와 같이, 열시프트레지스터군(13)의 시프트레지스터(13a,13b)로 부터 병렬로 출력되는 프리디코드신호 CS101(시프트된 프리디코드 신호 CA7'~CA0'및 CB15'~CB0')이 열 디코더/셀렉터(6)에 입력된다. 제 15도에 보인 바와 같이, 상기 열 디코더/셀렉터(6)는 2입력 NAND게이트 및 인버터로 각각 구성되는 128개(= 8 x 16)의 AND게이트(61)를 포함하는 열 디코더(6a), 및 셀렉터(도시되지 않음)을 포함한다. 상기 프리디코드신호 CS101(시프트된 프리디코드신호)는 상기 시프트레지스터군(13)에 일단 래치되고 변경되지 않고 그대로 출력된 프리디코드 결과)즉, 초기 프리디코드 결과 CA7~CA0및 CB15~CB0)를 포함한다. 이는 이하에서 설명하는, 행시프트레지스터군(14)으로 부터 출력되는 프리디코드신호 RS101의 경우에도 마찬가지이다.
제 16도는 열 디코더(6a)에 포함된 하나의 AND게이트(61)를 도시한 것이다. 상기 AND게이트(61)에 프리디코드결과 CAi'~CBj'가 입력되고, AND연산결과 CSeli+8j가 출력된다. 여기에서, 첨가 i는 0~7의 정수이고, j는 0~15의 정수이다. 상기 AND게이트(61)는 첨가 i 및 j의 모든 조합에 대해 제공된다. 이에 따라, 제 15도에 보인 바와 같이, 열 디코더(6a)는 127개의 AND게이트(61)를 포함한다. 셀렉터는 디코드 결과 CSel0~CSel127에 따라 메모리셀 어레이(1)에 있어서의 출력 비트 라인을 선택한다.
제 6도에 보인 바와 같이, 행시프트레지스터군(14)의 시프트레지스터(14a~14c)로 부터 병렬로 출력되는 프리디코드신호 RS101(시프트된 프리디코드결과 RA15'~RA0', RB15'~RB0', 및 RC15'~RC0')이 행디코더(8)에 입력된다. 제 17도에 보인 바와 같이, 행디코더(8)는 3입력 NAND게이트 및 인버터를 각각 구성하는 4096개(= 16 x 16 x 16)의 AND게이트(81)를 포함한다. 제 18도는 행디코더(8)에 포함된 AND게이트(81)를 나타낸다. 이 AND게이트(81)에는 프리디코드결과 RAi', RBj'및 RCk'가 입력되며, AND연산결과 WLi+16j+256k가 출력된다. 여기에서, 첨가 i, j, k는 0~15의 정수이다. 상기 AND게이트(81)는 첨가 i, j 및 k의 모든 조합에 대해 제공된다. 이에 따라, 제 17도에 보인 바와 같이, 행 디코더(8)는 4096개(= 16 x 16 x 16)의 AND게이트(81)를 포함한다.
다음, 행디코더(8)는 프리디코드신호 RS101(시프트된 프리디코드결과 RA15'~RA0', RB15'~RB0', 및 RC15'~RC0')에 따라 AND게이트(81)로 부터의 출력중 어느 하나를 H레벨로 변경시킨다. 이에 따라, 메모리셀 어레이(1)에서 한 워드라인 WLi+16j+256k가 선택된다. 이 때, 열디코더/셀렉터(6)는 입력 어드레스 신호에 따라 출력 비트라인을 선택함으로써 상기 선택된 워드라인 WLi+16j+256k상에 메모리셀을 특정한다. 판독동작의 경우, 상기 특정된 메모리셀의 데이타는 출력버퍼(10)를 통해 외부 데이타 버스등에 출력된다.
제 19도는 반도체 기억장치(100)의 동작을 도시한 것이다. 제 19도에 보인 바와 같이, 반도체 기억장치(100)에 있어서, 외부에서 입력된 어드레스 신호비트 A18~A0의 지정에 의해 액세스 완료된 후, 열시프트레지스터군(13)이 시각 t1 또는 t2에서 클럭신호가 하이로 되었을때 시프트 동작을 행하여, 이에 따라 제 1 시프트레지스터(13a)의 시프트 데이타의 치가 순환시프트된다. 이 시프트 동작에 의해, 제 1 시프트레지스터(13a)의 시프트 데이타가 일순할때 마다, 후단 시프트레지스터(13b)의 시프트 데이타가 다음 단으로 시프트된다.
다음, 후단 시프트레지스터(13b)의 시프트 데이타가 일순할때 마다, 행시프트레지스터군(14)의 제 1 시프트레지스터(13a)의 시프트 데이타가 다음 단으로 시프트 된다. 이와 마찬가지로, 제 1 시프트레지스터(13a)의 시프트 데이타가 일순할때 마다, 중위 시프트레지스터(14b)의 시프트 데이타가 다음 단으로 시프트된다. 또한, 중위 시프트레지스터(14b)의 시프트 데이타 가 일순할 때 마다, 상기 후단 시프트레지스터(14b)의 시프트 데이타가 다음 단으로 시프트된다.
상기 후단 시프트레지스터(14c)는 최후단 시프트레지스터이기 때문에, 순환 시프트로 시프트가 행해질 필요는 없고, 단순한 시프트(논리 시프트)로 충분하다. 그러나, 이 실시예에서, 디코드 결과 RC15, 즉 후단 시프트레지스터(14c)의 최후단 래치회로(55)로 부터의 출력은 최전단 래치회로(55)로 복귀한다. 이에 따라, 메모리 셀 어레이(1)의 최종 어드레스가 액세스된 후, 최초의 어드레스로 복귀함으로써 액세스의 동작을 계속할 수 있다. 상기 일순할때 마다 순환시프트시키는 동작은, 전단 시프트레지스터의 시프트 데이타의 순환이 완료되었을때, 현재 시프트레지스터의 시프트 데이타가 순환시프트될때에만 한정되지 않으며, 전단 시프트레지스터의 시프트 데이타의 치가 한번 순환하는 동안의 소정 타이밍에서 반드시 1회의 순환 시프트를 행하고 상기 순환 시프트가 2회이상 일어나지 않는 경우를 포함한다.
이와 같이, 상기 반도체 기억장치에 있어서, 열시프트레지스터군(13)과 행시프트레지스터(14)은 클럭신호 S101에 따라 순환시프트된다. 그 결과, 프리디코드 신호가 연속적으로 또한 자동적으로 발생된다. 이에 따라, 새로운 어드레스 신호비트를 외부에서 공급하지 않고도 고속으로 연속적 어드레스를 순차적으로 액세스할 수 있다. 또한, 열시프트레지스터군(13)과 행시프트레지스터(14)에 있어서의 순환 시프트에 의해, 열 디코더/셀렉터(6) 및 행디코더(8)에 입력되는 신호 비트는 변경되나, 열 프리디코더(5) 및 행 프리디코더(7)에 입력되는 내부 어드레스는 변경되지 않는다. 따라서, 열 프리디코더(5) 및 행 프리디코더(7)에 있어서의 프리디코드에 필요한 지연 기간이 제거될 수 있어, 더욱 고속화할 수 있다.
또한, 열시프트레지스터군(13)과 행시프트레지스터군(14)은 시프트 데이타로서 열 프리디코더(5) 및 행 프리디코더(7)로 부터의 중간 디코드 결과를 사용하기 때문에, 시프트 단수가 감소될 수 있고, 열시프트레지스터군(13)과 행시프트레지스터군(14)의 칩상에서 점유하는 레이아웃 면적도 축소될 수 있다. 예컨대, 제 5도에 보인 종래 반도체 기억장치(300)에 있어서, 열시프트레지스터군(311)과 행시프트레지스터군(312)의 단수는 각각 128단 및 4096단이다. 한편, 제 6도에 보인 실시예 1의 반도체 기억장치(100)에 있어서, 열시프트레지스터군(13)의 단수(즉, 전단 시프트레지스터 13a와 후단 시프트레지스터 13b의 합)는 24단(= 8 + 16)이고, 행시프트레지스터군(14)의 단수(즉, 모든 시프트레지스터 14a~14c의 합)는 48단( = 16 + 16 + 16)이다. 이 양 군의 시프트레지스터에 있어서, 단수는 매우 감소될수 있다.
또한, 열 프리디코더(5) 및 행 프리디코더(7)로 부터의 프리디코드 결과는 열시프트레지스터군(13)과 행시프트레지스터군(14)에 대한 시프트 데이타로서 사용된다. 상기 프리디코드 결과의 비트수는 상기 열 디코더/셀렉터(6) 및 행디코더(8)와 비교할때 충분히 작다. 이에 따라, 메모리셀 어레이(1)에 발생된 불량셀에 대한 (용장셀을 대체 이용하는) 구제 기구가 제공된 경우, 상기 불량셀의 어드레스가 상기 열 프리디코더(5) 및 행 프리디코더(7)로 부터의 프리디코드 결과의 형태로 기억될 수 있다. 따라서, 상기 발생된 내부 어드레스를 카운트하기 위한 어드레스 카운터가 제공되지 않더라도, 열시프트레지스터군(13)과 행시프트레지스터군(14)에서 출력된 프리디코드 신호가 불량 셀을 나타내는 프리디코드 결과와 직접 비교될수 있어, 이에 따라 상기 발생된 프리디코드 신호로 지시된 어드레스가 불량셀로 되는 지의 여부를 검출한다. 따라서, 여분의 어드레스 카운터를 제공할 필요가 없어 회로구성이 대폭 축소될 수 있다. 그러나, 불량셀이 어드레스 신호비트 A18~A0의 형태로 기억되는 경우와 비교하여, 메모리 용량이 다소 낭비될 수 있다.
[실시예 2]
제 20도는 본 발명에 의한 반도체 기억장치(110)의 구성을 보인 것이다. 제 1 실시예에 의한 반도체 기억장치(100)(제 6도~8도, 11도 및 15도~19도)와 동일한 기능을 갖는 구성부재에는 동일한 부호를 부기하고 설명을 생략한다.
본 실시예의 반도체 기억장치(110)에 있어서, 열어드레스 입력버퍼(2) 및 행 어드레스 입력버퍼(3)는 열어드레스 신호비트 A6~A0및 행어드레스 신호비트 A18~A7만을 출력하고, 반전신호 비트 A6바아~A0바아 및 A18바아~A7바아는 출력하지 않는다. 또한, 제 20도에 보인 바와 같이, 열어드레스 입력버퍼(2)와 열 프리디코더(5)간, 및 행어드레스 입력버퍼(3)와 행 프리디코더(7)에는, 각 복수의 인버터로 이루어지는 인버터군(15) 및 인버터군(16)이 제공되어 있다. 인버터군(15) 및 인버터군(16)은 각각 열 프리디코더(5) 및 행 프리디코더(7)의 근방에 제공되어 있다.
열어드레스 입력버퍼(2)가 출력하는 열어드레스 신호비트 A6~A0는 인버터군(15)에 입력되고, 비트마다 반전되어 반전신호 비트 A6바아~A0바아로서 열 프리디코더(5)에 보내진다. 또한, 행어드레스 입력버퍼(3)가 출력하는 행어드레스 신호비트 A18~A7은 인버터군(16)에 입력되고, 비트마다 반전되어 반전신호 비트 A18바아~A7바아로서 행 프리디코더(7)에 보내진다.
상기 구성의 반도체 기억장치(110)에 의하면, 열어드레스 입력버퍼(2) 및 행어드레스 입력버퍼(3)는 각각, 열어드레스 신호비트 A6~A0및 행어드레스 신호비트 A18~A7만을 출력하기 때문에, 반전신호 비트 A6바아~A0바아 및 A18바아~A7바아의 신호선은 배선할 필요가 없어, 이 배선스페이스분 만큼 레이아웃 면적을 축소할 수 있다. 또한, 열 프리디코더(5)와 행 프리디코더(7)는, 이들이 그의 근방에 제공된 인버터군(15) 및 인버터군(16)으로 부터 반전신호 비트 A6바아~A0바아 및 A18바아~A7바아를 수행하기 때문에, 제 1 실시예와 같이 동작을 행할 수 있다. 열시프트레지스터군(13), 행시프트레지스터군(14), 열디코더/셀렉터(6) 및 행디코더(8)의 구성 및 동작은 제 1 실시예에서 설명한 바와 같다.
이상과 같이 본 발명의 반도체 기억장치에 의하면, 프리디코더의 각 디코드 결과를 시프트레지스터군에 있어서의 각 시프트레지스터의 시프트 데이타로서 사용하고, 각 시프트레지스터에 있어서의 순환 시프트동작에 의해 프리디코드 신호가 자동적으로 생성되기 때문에, 고속액세스 동작이 가능하게 된다.
또한, 시프트레지스터군에 있어서의 순환시프트동작에 의해 새로운 프리디코드신호를 생성함으로써, 메인 디코더에 입력되는 프리디코드신호만 변화하고, 프리디코더에 입력되는 내부 어드레스는 변화하지 않는다. 따라서, 변화된 내부 어드레스를 프리디코드하기 위해 필요한 지연시간을 제거할수 있다. 본 발명에 의하면, 시간지연과 전력소비는 주로 메인 디코더에 의해 발생되기 때문에, 고속 액세스동작을 더욱 고속화할 수 있다.
또한, 시프트레지스터군은, 메인 디코더의 디코드결과(선택신호)를 시프트하는 것이 아니고, 프리디코더의 프리디코드결과(프리디코드신호)를 시프트하는 것이기 때문에, 각 시프트레지스터의 단수를 적게할수 있다. 따라서, 이 시프트레지스터군이 칩상에서 점유하는 레이아웃 면적이 커지는 것을 피할수 있다.
또한, 불량셀의 검출도 여분의 어드레스 카운터를 제공함에 없이 행할 수 있다.
일반적으로 반도체 기억장치에 있어서는, 어드레스 신호가 열어드레스 신호비트와 행어드레스 신호비트로 분할되어 디코드되고, 이러한 디코드결과에 따라 생성되는 선택신호에 의해 매트릭스형태의 메모리셀 어레이로 부터 메모리셀이 선택된다. 따라서, 열어드레스 신호비트와 행어드레스 신호비트의 적어도 하나에 대해 본 발명을 실시함으로써, 열어드레스 신호비트 또는 행어드레스 신호비트에 대응하는 프리디코드신호를 내부적으로 생성할수 있어, 생성된 프리디코드신호에 따라 액세스가능한 메모리셀 어레이의 영역에 대해 고속액세스 동작이 가능하게 된다.
또한, 각 디코더가 입력신호 및 반전신호를 사용하여 디코드를 행하는 경우, 반전신호를 디코더의 근방에 설치한 인버터에 의해 생성함으로써, 반전신호의 신호선을 배선하기 위한 레이아웃 면적을 축소할수 있다.
또한, 본 발명에 사용하는 논리회로는 논리생성을 사용한 선택동작을 수행할수 있다면 어느 논리회로라도 가능하다. 따라서, 반드시 AND게이트로 한정될 필요는 없으며, NAND게이트나 OR게이트에 의해 논리회로를 구성할수도 있다.
당업자들이라면 본 발명과 정신을 벗어나지 않고도 여러가지 변형예를 용이하게 실시할 수 있을 것이다. 따라서, 첨부된 특허청구범위는 본 명세서에 기술된 내용에 제한되지 않고 보다 넓게 해석되어야 한다.

Claims (8)

  1. 복수의 메모리셀을 포함하는 메모리셀 어레이를 구비하는 반도체 기억장치에 있어서,
    복수 비트의 어드레스 신호를 적어도 두개의 비트열로 분할하고, 각 비트열을 디코드하여 각 비트열의 프리디코드 결과를 병렬로 출력하는 프리디코더;
    각 시프트레지스터가, 각 비트열에 대해 제공되고, 대응하는 비트열의 프리디코드 결과를 시프트 데이타로서 수신하여 수신된 시프트 데이타를 시프트시키고, 이로 인해 프리디코드 신호 비트를 생성하여 출력하는 1군의 시프트레지스터들; 및
    상기 복수의 시프트레지스터에서 출력되는 프리디코드 신호 비트를 디코드하고, 그 디코드 결과에 따라 메모리셀 어레이에서 메모리셀을 선택하는 메인 디코더를 포함하는 반도체 기억장치.
  2. 제 1항에 있어서, 상기 1군의 시프트레지스터는,
    제 1 비트열에 대해 제공되고, 입력 클럭신호에 따라 상기 시프트데이타를 순환 시프트시키는(circularly shifting) 제 1 시프트레지스터; 및
    적어도 하나의 제 2 비트열에 대해 제공된 적어도 하나의 제 2 시프트레지스터로서, 전단의 시프트레지스터의 시프트데이타가 일순(一巡)할때 마다 자신의 시프트데이타를 순환 시프트시키고, 상기 제 2 시프트레지스터가 최후단의 레지스터인 경우에는 상기 시프트데이타를 순환시키지 않고 시프트시키는 제 2 시프트레지스터를 포함하는 반도체 기억장치.
  3. 제 1항에 있어서,
    상기 어드레스 신호비트열은 열 어드레스 신호비트열 및 행 어드레스 신호비트열을 포함하고, 이들은 각각 복수의 비트를 가지며;
    상기 프리디코더는 열 어드레스 신호비트 및 행 어드레스 신호비트에 대해 각각 제공된 열 프리디코더 및 행 프리디코더를 포함하고, 상기 열 프리디코더와 행 프리디코더는 각각 열 및 행 프리디코드 결과를 병렬로 출력하며;
    상기 시프트레지스터군은 상기 열 프리디코더와 행 프리디코더에 대해 각각 제공된 열 시프트레지스터군 및 행시프트레지스터군을 포함하고, 상기 열 시프트레지스터군은 열 프리디코드 결과를 수신하여 열 프리디코드 신호비트를 발생하고, 상기 행 시프트레지스터군은 행 프리디코드 결과를 수신하여 행 프리디코드 신호비트를 발생하며;
    상기 메인 디코더는 열 디코더 및 행 디코더를 포함하며, 열 디코더는 열 프리디코드 신호비트를 디코딩하여 메모리셀 어레이에서 메모리셀의 열어드레스를 선택하고, 행 디코더는 행 프리디코드 신호비트를 디코딩하여 메모리셀 어레이에서 메모리셀의 행어드레스를 선택하는 반도체 기억장치.
  4. 제 3항에 있어서, 상기 열시프트레지스터군은,
    입력 클럭신호에 따라 시프트 데이타를 순환 시프트시키기 위한 제 1 열 시프트레지스터; 및
    전단의 열시프트레지스터의 시프트 데이타가 일순할때 마다 그의 시프트 데이타를 순환 시프트시키기 위한 적어도 하나의 제 2 열 시프트레지스터로서, 상기 시프트 데이타는 상기 제 2 열 시프트레지스터가 최후의 시프트레지스터인 경우에는 시프트되나 순환되지 않는 제 2 열 시프트레지스터;를 포함하고,
    상기 행시프트레지스터군은,
    입력 클럭신호에 따라 시프트 데이타를 순환 시프트시키기 위한 제 1 행 시프트레지스터; 및
    전단의 행시프트레지스터의 시프트 데이타가 일순할 때 마다 그의 시프트 데이타를 순환 시프트시키기 위한 적어도 하나의 제 2 행 시프트레지스터로서, 상기 시프트 데이타는 상기 제 2 행 시프트레지스터가 최후의 시프트레지스터인 경우에는 시프트되나 순환되지 않는 제 2 행 시프트레지스터;를 포함하는 반도체 기억장치.
  5. 제 1항에 있어서, 어드레스 신호비트를 반전시켜 얻어진 반전 어드레스 신호비트를 출력하기 위한 인버터를 더 포함하고,
    상기 프리디코더는 상기 어드레스 신호비트와 반전된 어드레스 신호비트를 사용하여 프리디코드 결과를 발생하는 반도체 기억장치.
  6. 제 5항에 있어서, 상기 인버터는 프리디코더의 근방에 위치되는 반도체 기억장치.
  7. 복수의 메모리셀을 포함하는 메모리셀 어레이를 구비하는 반도체 기억장치의 액세스 방법에 있어서,
    복수 비트의 입력 어드레스 신호를 적어도 2 비트열로 분할하는 단계;
    각 비트열을 디코드하고 각 비트열에 대한 프리디코드 결과를 발생하는 단계;
    각각의 비트열의 프리디코드결과를 시프트 데이타로서 래치하는 단계;
    상기 각각의 시프트 데이타를 순환 시프트시켜 프리디코드 신호비트를 발생하는 단계; 및
    상기 프리디코드 신호비트를 디코드하여 그 디코드 결과에 따라 메모리셀 어레이에서 메모리셀을 선택하는 단계를 포함하는 반도체 기억장치의 액세스방법.
  8. 제 7항에 있어서, 상기 프리디코드 신호를 발생하는 단계는,
    클럭신호에 따라 제 1 비트열에 대응하는 시프트 데이타를 순환 시프트시키는 제 1 시프트 단계; 및
    상기 제 1 비트열에 대응하는 시프트 데이타가 일순할때 마다 제 2 비트열에 대응하는 시프트 데이타를 순환 시프트시키는 제 2 시프트 단계로서, 상기 제 2 시프트 단계가 입력 어드레스 신호의 최후 비트열에 대응하는 시프트 데이타를 시프트시키는 최후 시프트 단계인 경우에는 상기 시프트 데이타는 시프트되나 순환되지 않는 제2 시프트 단계;를 포함하는 반도체 기억장치의 액세스방법.
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