KR100218732B1

KR100218732B1 - 고속 프리 디코딩 어드레스 카운터

Info

Publication number: KR100218732B1
Application number: KR1019950072394A
Authority: KR
Inventors: 박기우
Original assignee: 김영환; 현대전자산업주식회사
Priority date: 1995-12-31
Filing date: 1995-12-31
Publication date: 1999-09-01
Also published as: KR970051290A; US5799053A

Abstract

고속 프리디코딩 어드레스 카운터는 전파지연을 최소화하여 클럭신호에 대한 고속응답특성을 갖는 내부 어드레스 신호를 발생할 수 있다.

이를 위하여, 상기 고속 프리디코딩 어드레스 카운터는 세트신호에 응답하여 각각 4비트의 외부 어드레스 디코딩신호를 입력하고, 클럭신호에 응답하여 4개의 출력단자상의 특정 논리값의 논리신호를 4개의 출력단자들 상에서 순환되도록 하기 위하여 직렬 접속된 3개 이상의 4진 카운터와, 최하위 4진 카운터의 최상위 비트 출력신호의 논리값에 따라 상기 클럭신호가 최하위의 4진 카운터쪽으로 전송될 수 있도록 하는 클럭 절환부와, 적어도 2개 이상의 하위 4진 카운터들의 최상위 비트출력 신호들이 모두 특정논리값을 갖는가를 검출하는 적어도 1개 이상의 논리연산수단과, 상기 1개 이상의 논리연산수단 및 상기 하위 두 개의 4진 카운터를 제외한 적어도 1개 이상의 논리연산수단 및 상기 하위 두 개의 4진 카운터를 제외한 적어도 1개 이상의 4진 카운터의 사이에 각각 접속되고, 상기 1개 이상의 논리연산수단의 출력신호에 각각 응답하여 상기 하위 두 개의 4진 카운터를 제외한 적어도 1개 이상의 4진 카운터에 공급될 클릭신호를 절환하는 적어도 1개 이상의 클럭 절환 수단을 구비한다.

Description

고속 프리디코딩 어드레스 카운터

제1도는 종래의 동기식 어드레스 카운터의 회로도.

제2도는 제1도에 도시된 비트 카운터의 상세회로도.

제3도는 제1도의 각 부분의 동작파형도.

제4도는 본 발명의 실시예에 따른 고속 프리 디코딩 어드레스 카운터의 회로도.

제5도는 제1도에 도시된 단위 카운터의 상세회로도.

제6도는 제4도에 도시된 카운터의 각 부분에 대한 동작파형도.

제7도는 본 발명의 실시예에 따른 어드레스 선택기의 회로도.

제8도는 제7도에 도시된 어드레스 선택기의 각 부분에 대한 동작파형도.

* 도면의 주요부분에 대한 부호의 설명

10 내지 24 : 2진 비트 카운터 60내지 66 : 4진 카운터

26 내지 36, 68, 70 : 논리 연산부 80 내지 86 : 제1 내지 제 4 래치

38 내지 52, 72 내지 78 : 클럭 절환부

G1 내지 G21 : NAND 게이트 11 내지 160 : 인버터

MN1 내지 MN18 : NMOS 트랜지스터

MP1 내지 MP18 : PMOS 트랜지스터

본 발명은 반도체 메모리 장치에 설치되어 메모리 셀들을 지정하는 내부 어드레스를 발생하는 어드레스 카운터에 관한 것으로, 특히 높은 주파수의 클럭신호에 응답할 수 있는 고속 프리디코딩 어드레스카운터에 관한 것이다.

일반적으로, 어드레스는 메모리 장치에 포함된 다수의 메모리 셀들을 선택하기 위하여 사용된다. 그리고 상기 메모리 장치는 상기 어드레스를 디코딩하여 다수의 메모리 셀들 중 어느 한 메모리 셀을 액세스한다. 즉, 메모리 장치는 어드레스중 일부 비트의 어드레스를 먼저 디코딩하여 로오(Row)를 선택한 후, 그리고 나머지 비트의 어드레스를 디코팅하여 한 개의 칼럼(Column)을 선택한다.

그리고 내부 어드레스 카운터는 상기 메모리 장치가 셀프-리프레쉬(Self-refresh) 및 페이지 액세스(Page Access)를 달성할 수 있도록 상기 메모리 장치에 제공된다. 상기 내부 어드레스 카운터는 상기 메모리 장치가 고집적화, 저전압화, 및 고속화됨에 따른 빠른 동작속도를 요구하고 있다. 그러나, 종래의 내부 어드레스 카운터는 어드레스의 비트수에 따라 증가되는 전파지연으로 인하여 고속 동작이 곤란하게 되어 있었다. 이러한 문제점은 첨부한 제1도에 도시된 종래의 내부 어드레스 카운터를 살펴보면 더욱 더 명확하게 드러나게 될 것이다.

제1도에 있어서, 종래의 내부 어드레스 카운터는 각각 1비트의 어드레스 신호(EXT-A0-EXT-A7)를 하이논리의 세트(Set)신호가 인가될 때 입력받는 제1 내지 제8 2진 비트 카운터(10 내지 24)와; 상기 제1 내지 제8 2진 비트 카운터(10 내지 24)의 출력신호(A0 내지 A7)를 논리연산하는 제1 내지 제6논리연산부(26 내지 36)와; 상기 제1 내지 제8 2진 비트 카운터(10 내지 24)쪽으로 전송될 클럭신호(Clock)를 절환하기 위한 제1 내지 제8클럭절환부(38 내지 52)를 구비한다.

상기 제1 논리연산부(26)는 하나의 NAND 게이트(G1) 및 하나의 인버터(11)로 구성되어 상기 제 1 및 제2 2진 비트 카운터들(10,12)의 출력신호들(A0,A1)이 모두 1의 논리값을 갖을 경우에만 1의 논리 값을 갖는 제1 논리검출신호(A1')를 발생한다.

비슷하게, 상기 제2 논리연산부(28)는 두 개의 NAND 게이트(G1,G2) 및 두 개의 인버터(11,12)로 구성되어 상기 제1 내지 제3 2진비트 카운터들(10 내지 14)의 출력신호들 (A0 내지 A2)이 모두 1의 논리값을 갖을 경우에 1의 논리값의 제2논리검출신호(A2')를 상기 제3논리연산부(30)는 세 개의 NAND게이트(G1 내지 G3) 및 세 개의 인버터(11 내지 13)로 구성되어 상기 제1 내지 제4 2진 비트 카운터들(10 내지16)의 출력신호들(A0 내지 A3)이 모두 1의 논리값을 갖을 경우에 1의 논리값의 제3논리검출신호(A3')를 상기 제4논리연산부(32)는 네 개의 NAND게이트(G1 내지 G4) 및 네 개의 인버터(11,14)로 구성되어 상기 제1 내지 제5 2진비트 카운터들(10 내지 18)의 출력신호들 (A0 내지 A4)이 모두 1의 논리값을 갖을 경우에 1의 논리값의 제4논리검출신호(A4')를 상기 제5논리연산부(34)는 다섯 개의 NAND게이트(G1 내지 G5) 및 다섯 개의 인버터(11 내지 15)로 구성되어 상기 제1 내지 제6 2진 비트 카운터들(10 내지 20)의 출력신호들(A0 내지 A5)이 모두 1의 논리값을 갖을 경우에 1의 논리값의 제5논리검출신호(A5')를 마지막으로 상기 제6논리연산부(36)는 여섯 개의 NAND게이트(G1 내지 G6) 및 여섯 개의 인버터(11 내지 16)로 구성되어 상기 제1 내지 제7 2진 비트 카운터들(10 내지22)의 출력신호들(A0 내지 A6)이 모두 1의 논리값을 갖을 경우에 1의 논리값의 제6논리검출신호(A6')를 발생한다.

상기 제1클럭절환부(38)는 하나의 NAND게이트(G7) 및 하나의 인버터(17)를 구비하여 전원전압원(VDD)으로부터 전원전압이 공급될 때에 상기 클럭신호(Clock)가 상기 제1 2진 비트 카운터(10)의 클럭단자(CLK)쪽으로 전송될 수 있도록 한다.

상기 제2클럭절환부(40)는 하나의 NAND게이트(G8) 및 하나의 인버터(18)를 구비하여 상기 제1 2진 비트 카운터(10)의 출력신호(A0)가 하이논리를 갖은 경우에 상기 클럭신호(CLK)쪽으로 전송될 수 있도록 한다.

또한, 상기 제3클럭절환부(42)도 하나의 NAND게이트(G9) 및 하나의 인버터(19)를 구비하여 상기 제1논리연산부(26)로 부터의 상기 제1논리검출신호(A')가 1의 논리값을 갖은 경우에 상기 클럭신호(Clock)가 상기 제3 2진 비트 카운터(14)의 클럭단자(CLK)쪽으로 전송될 수 있도록 한다.

상기 제3클럭절환부(42)와, 비슷하게, 상기 제4클럭절환부(44)는 하나의 NAND게이트(G10) 및 하나의 인버터(110)를 구비하여 상기 제2논리연산부(28)로부터의 제2논리검출신호(A2')가 1의 논리값을 갖을 경우, 상기 제5클럭절환부(46)는 하나의 NAND 게이트(G11) 및 하나의 인버터(111)를 구비하여 상기 제3논리연산부(30)로 부터의 제3논리검출신호(A3')가 1의 논리값을 갖을 경우, 상기 제6클럭절환부(48)는 하나의 NAND게이트(G12) 및 하나의 인버터(112)를 구비하여 상기 제4논리연산부(32)로 부터의 제2논리검출부신호(A4')가 1 의 논리값을 갖을 경우, 상기 제7클럭절환부(50)는 하나의 NAND게이트(G13) 및 하나의 인버터(113)를 구비하여 상기 제5논리연산부(34)로 부터의 제5논리검출신호(A5')가 1의 논리값을 갖을 경우, 상기 제8클럭절환부(52)는 하나의 NAND게이트(G14) 및 하나의 인버터(114)를 구비하여 상기 제6논리연산부(36)로 부터의 제6논리검출부신호(A6')가 1의 논리값을 갖을 경우, 각각 상기 클럭신호(Clock)가 해당2진 비트 카운터들(16 내지 24)쪽으로 전송되도록 한다.

끝으로, 상기 제1 내지 제8 2진 비트 카운터들(10 내지 24)은 각각 자신들의 클럭단자(CLK)쪽으로 상기 클럭신호(Clock)가 인가될 때 마다 자신들의 출력신호(A0 내지 A7)의 논리값을 반전시킨다.

다음, 상기 제1 내지 제8 2진 비트 카운터(10 내지 24)의 출력신호들(A0 내지 A7) 및 상기 제1 내지 제6논리검출신호(A1' 내지 A6')는, 제2도에 도시된 바와 같이, 상기 클럭신호(Clock)에 대하여 회로소자에 의한 전파지연시간 만큼 지연된 시간에 응답한다. 제2도에 나타난 바와 같이, 제1 내지 제8 2진 비트 카운터(10 내지 24)의 출력신호들은 상기 클럭신호(Clock)의 상승에너지부터 일정시간 후에 동시에 변화될 수 있으나, 상기 제1 내지 제6 논리검출신호들(A1' 내지 A6')은 상기 제1 내지 제8 2진 비트 카운터(10 내지 24)의 출력신호들(A0 내지 A7)의 응답시점으로부터 일정시간의 간격을 두고 순착적으로 응답한다.

제3도는 제1도에 도시된 2진 비트 카운터를 상세하게 설명한다. 제3도에 있어서, 상기 2진 비트 카운터는 입력단자(EXT-An)로 부터의 외부의 비트 어드레스를 반전시키는 인버터(115)와; 상기 인버터(115)의 출력단자 및 제1노드(N1)의 사이에 병렬 접속되며 게이트로 세트신호(SET)가 인가되는 제1 NMOS 및 게이트로 반전된 세트신호(/SET)가 인가되는 PMOS 트랜지스터(MN1,NP1)와; 세트단자(SET)로 부터의 세트신호를 반전시켜 반전된 세트신호(/SET)를 상기 PMOS트랜지스터(MP1)로 발생되는 인버터(116)와; 그리고 클럭단자(CLK)러 부터의 클럭신호를 반전시켜 반전된 클럭신호(/CLK)를 발생하는 인버터(117)와; 순환루프를 형성하도록 상기 제1노드와 제2노드사이에 병렬 접속된 2개의 인버터(118,119)와; 상기 제2 및 제3노드(N2,N3)사이에 병렬 접속된 제2 NMOS 및 PMOS 트랜지스터(MN2, MP2) 제3노드(N3) 및 제4노드 (N4)사이에 순환루프를 형성하도록 병렬 접속된 2개의 인버터(120,121)와; 상기 제4노드(N4) 및 출력단자(AN)사이에 접속된 인버터(122)와; 상기 제4노드(N4) 및 제1노드(N1)사이에 접속된 인버터(123)를 구비한다.

상기 제1NMOS 트랜지스터(MN1)는, 상기세트단자(SET)로 부터 자신의 게이트쪽으로 하이논리의 세트신호가 인가될 경우, 상기 인버터(115)의 출력신호를 상기 제1노드(N1)쪽으로 전송한다. 그리고 상기 제1 PMOS트랜지스터(MP1)는, 상기 반전된 세트신호(/SET)가 자신의 게이트쪽으로 인가될 경우, 상기 제1 NMOS트랜지스터(MN1)와 동시에 턴-온(Turn-on)되어 상기 인버터(115)의 출력신호를 상기 제1노드(N1)쪽으로 전송한다.

상기 인버터(119)는 자신의 진위 및 보수의 제어단자쪽으로 인가되는 상기 클럭신호(CLK) 및 상기 반전된 클럭신호(/CLK)에 의하여 상기 클럭신호가 로우논리를 유지하는 동안 구동된다. 이때, 상기 인버터(119)는 상기 인버터(118)와 함께 하나의 기억소자의 기능을 하여 상기 제1노드(N1)상의 논리값을 유지한다. 이와는 달리, 상기 클럭신호(CLK)가 하이논리를 유지하는 때, 상기 인버터(118)는 제1노드(N1)상의 논리값을 반전시키고 반전된 논리값을 상기 제2노드(N2)쪽으로 전송한다.

상기 제2 NMOS트랜지스터(MN2)는, 상기 인버터(117)로부터 자신의 게이트쪽으로 하이논리의 상기 반전된 클럭신호(/CLK)가 인가될 경우, 상기 제2노드(N2)상의 논리값을 상기 제3노드(N3)쪽으로 전송한다. 그리고 상기 제2PMOS트랜지스터(MP2)는, 상기 클럭단자(CLK)로부터 클럭신호가 자신의 게이트쪽으로 인가될 경우, 상기 제2NMOS트랜지스터(MN2)와 동시에 턴-온(Turn-on)되어 상기 제2노드(N2)상의 논리값을 상기 제3노드(N3)쪽으로 전송한다.

상기 인버터(121)는 자신의 진위 및 부소의 제어단자쪽으로 인가되는 상기 클럭신호(CLK) 및 상기 반전된 클럭신호(/CLK)에 의하여 상기 클럭신호가 하이논리를 유지하는 동안 구동된다. 이때, 상기 인버터(121)는 상기 인버터(120)와 함께 하나의 기억소자의 기능을 하여 상기 제3노드(N3)상의 논리값을 유지될 수 있도록 한다. 그리고 상기 인버터(120)는 제3노드(N3)상의 논리값을 반전시키고 반전된 논리값을 상기 제4노드(N4)쪽으로 전송한다.

상기 인버터(122)는 상기 제4노드(N4)상의 논리값을 반전시키고 반전된 논리값을 상기 출력단자(AN)를 경유하여 전송한다.

상기 인버터(123)는 자신의 진위 및 보수의 제어단자쪽으로 인가되는 상기 반전된 클럭신호(/CLK) 및 상기 클럭신호(CLK)에 의하여 상기 클럭신호가 하이논리를 유지하는 동안 구동된다. 이때, 상기 인버터(123)는 상기 제4노드(N4)상의 논리값을 반전시키고 반전된 논리값을 상기 제1노드(N1)쪽으로 전송한다.

상기한 바와 같이 종래의 내부 어드레스 발생장치는 어드레스의 비트수가 증가함에 따라 하위의 2진 카운터의 출력신호들을 다단단계로 디코팅하여야 한다. 이로 인하여, 종래의 내부 어드레스 발생장치는 카운트 동작이 과동하게 지연되어 클럭신호에 대하여 고속으로 응답할 수 없다.

따라서, 본 발명의 목적은 전파지연을 최소화하여 클럭신호에 대한 고속응답특성을 갖는 내부 어드레스 신호를 발생할 수 있는 고속프리디코딩 어드레스 카운터를 제공함에 있다.

상기 목적을 달성하기 위하여, 본 발명의 고속 프리디코딩 어드레스 카운터는 세트신호에 응답하여 각각 4비트의 외부 어드레스 디코딩신호를 입력하고, 클럭신호에 응답하여 4개의 출력단자상의 특정 논리값의 논리신호를 4개의 출력단자들상에서 순환되도록 하기 위하여 직렬 접속된 3개 이상의 4진 카운터와, 최하위의 4진 카운터의 최상위비트 출력신호의 논리값에 따라 상기 클럭신호가 최하위의 4진 카운터쪽으로 전송될 수 있도록 하는 클절환부와, 적어도 2개 이상의 하위 4진 카운터들의 최상위 비트 출력신호들이 모두 특정논리값을 갖는 가를 검출하는 적어도 1개 이상의 논리연산수단과, 상기 1개 이상의 논리연산수단 및 상기 하위 두 개의 4진 카운터를 제외한 적어도 1개이상의 4진 카운터의 사이에 각각 접속되고, 상기 1개 이상의 논리연산수단의 출력신호에 각각 응답하여 상기 하위 두 개의 4진 카운터를 제외한 적어도 1개 이상의 4진 카운터에 공급될 클럭신호를 절환하는 적어도 1개 이상의 클럭 절환 수단을 구비한다.

이하, 본 발명의 실시예를 첨부한 제4도 내지 제8도를 참조하여 상세히 설명하기로 한다.

제4도를 참조하면, 각각 4비트의 외부 어드레스 디코딩신호 (EXT-A010 내지 EXT-A673)를 하이논리의 세트(SET)신호가 인가될 때 입력받는 제1 내지 제4 4진 카운터(60 내지 64)의 최상의 비트 출력신호(A013 내지 A453)를 논리연산하는 제1 및 제2 논리연산부(68,70)와; 상기 제1 내지 제4 4진 카운터(60 내지 66)쪽으로 전송될 클럭신호(Clock)를 절환하기 위한 제1 내지 제4클럭절환부(72 내지 78)를 구비하는 본 발명의 실시예에 따른 고속 프링디코딩 내부 어드레스 발생장치가 설명되어 있다.

상기 제1논리연산부(68)는 하나의 NAND게이트(G15) 및 하나의 인버터(125)로 구성되어, 상기 제 1 및 제2 4진 카운터들(60,62)의 최상의 비트 출력신호들(A013, A233)이 모두 1의 논리값을 갖을 경우에만 1의 논리값을 갖는 제1논리검출신호(A23')를 발생한다.

상기 제2논리연산부(70)는 두 개의 NAND게이트(G15, G16) 및 두개의 인버터(125,126)로 구성되어, 상기제 1 및 제3 4진 카운터들(60,내지 64)의 최상의 비트 출력신호들(A013, A233,A453)이 모두 1의 논리값을 갖을 경우에만 1의 논리값을 갖는 제2논리검출신호(A45')를 발생한다.

상기 제1클럭절환부(72)는 하나의 NAND게이트(G17) 및 하나의 인버터(127)로 구성되어, 전원전압원(VDD)으로부터 전원전압이 공급 될 때에 상기 클럭신호(Clock)가 상기 제1 4진 카운터(60)의 클럭단자(CLK)쪽으로 전송될 수 있도록 한다.

제2클럭절환부(74)는 하나의 NAND게이트(G18) 및 하나의 인버터(128)로 구성되어, 상기 제1 4진 카운터(60)의 최상위 비트 출력신호(A013)가 하이논리를 갖을 경우에 상기 클럭신호(Clock)가 상기 제2 4진 카운터(62)의 클럭단자(CLK)쪽으로 전송될 수 있도록 한다.

또한, 상기 제3클럭절환부(76)는 하나의 NAND게이트(G19) 및 하나의 인버터(129)로 구성되어, 상기 제1 논리연산부(68)로 부터의 상기 제1논리검출신호(A23')가 1의 논리값을 갖을 경우에 상기 클럭신호(Clock)가 상기 제3 4진 카운터(64)의 클럭단자(CLK)쪽으로 전송될 수 있도록 한다.

상기 제4클럭절환부(78)는 하나의 NAND게이트(G20) 및 하나의 인버터(130)로 구성되어, 상기 제2 논리연산부(70)로 부터의 제2논리검출신호(A45')가 1의 논리값을 갖을 경우에 상기 클럭신호(Clock)가 상기 제4 4진 카운터(66)의 전송될 수 있도록 한다.

상기 제1 내지 제4 4진 카운터들(60 내지 66)은 각각 자신들의 클럭단자(CLK)쪽으로 상기 클럭신호(Clock)가 인가될 때마다 자신들의 4개의 출력단자들(A010∼AO13,A230∼A233, A450∼A453, A670 ∼A673)중 하나의 출력단자쪽으로 출력되어 하이논리의 출력신호를 상위에 출력단자로 이동시킨다.

상기 제1내지 제4 4진 카운터(60 내지 66)의 출력신호들(A010∼AO13,A230∼A233, A450∼A453, A670 ∼A673), 상기 제1 및 제2논리검출신호(A23', A45')는 제5도에 도시된 바와 같이, 상기 클럭신호(Clock)에 대하여 회로소자에 의한 전파지연시간 만큼 지연된 시간에 응답한다.

즉, 제5도에 나타낸 바와 같이, 제1 4진 카운터(60)는 상기 제1클럭절환부(72)에서 전원 전압 및 (a)의 클럭신호(Clock)를 입력받아 만들어내는 로직신호에 의해 구동하여 (b) 내지 (c)에 도시된 바와 같은 내부 어드레스 신호들(A010내지 A013)을 발생시킨다.

제2 4진 카운터(62)는 상기 제2클럭절환부(74)에서 상기 제1 4진 카운터(60)의 출력인 내부 어드레스 신호 A013와 (a)의 클럭신호(Clock)를 입력받아 만들어내는 로직신호에 의해 구동하여 (f) 내지 (i)에 도시된 바와 같은 내부 어드레스 신호들(A230내지 A233)을 발생시킨다.

이때 상기 제2 4진 카운터(62)는 상기 내부 어드레스 신호 A013과 클럭신호(Clock)의 전위레벨이 로직하이힐 때 구동된다.

다음, 제3 4진 카운터(64)는 상기 제3 클럭절환부(76)에서 상기 제2 4진 카운터(62)의 출력인 내부 어드레스 신호 A233과 상기 내부 어드레스 신호 A013의 신호를 논리연산하는 제1논리연산부(68)의 출력신호(A23') 및 (a)의 클럭신호(Clock)를 입력받아 만들어내는 로직신호에 의해 구동하여 (j) 내지 (m)에 도시된 바와 같은 내부 어드레스 신호들(A450내지 A453)을 발생시킨다.

마찬가지로, 이때에도 상기 제3 4진 카운트(64)는 상기 내부 어드레스 신호 A233과 상기 내부 어드레스 신호 A013의 전위레벨이 로직하이할 때 구동된다.

다음, 제4 4진 카운터(66)는 상기 제3클럭전환부(78)에서 상기 제3 4진 카운터(64)의 출력인 내부 어드레스 신호 A453과 상기 제1 논리연산부(68)의 출력인 A23'의 신호를 논리연산하는 제2 논리연산부(70)의 출력신호(A45') 및 (a)의 클럭신호(Clock)를 입력받아 만들어내는 로직신호에 의해 구동하여 (n) 내지 (q)에 도시된 바와 같은 내부 어드레스 신호들(A670 내지 A673을 발생시킨다.

마찬가지로, 이때에도 상기 제4 4진 카운트(66)는 상기 내부 어드레스 신호 A453과 상기 제1 논리연산부(68)의 출력인 A23'의 전위레벨이 로직하이할 때 구동된다.

정리하면, 상기 제1 내지 제4 4진 카운터(60 내지 66)의 출력신호들(제5도의(b) 내지(q)은 (a)에 도시된 상기 클럭신호(Clock)의 상승에지로부터 일정시간 후에 동시에 변화될 수 있으나, 상기 제1 및 제2논리검출신호들(A23' 내지 A45')은 (r)과 (s)에 도시된 바와 같이 상기 제1 내지 제4 4진 카운터 (60 내지 66)의 출력신호들(A010∼AO13,A230∼A233, A450∼A453, A670 ∼A673)의 응답시점으로부터 일정시간의 간격을 두고 순차적으로 응답한다

그러나, 디코딩 연산을 위한 논리연산부의 수가 최소함됨으로 인하여, 상기 고속 프리디코딩 내부 어드레스 카운터는 자체의 전파지연시간을 최소화 할 수 있고 나아가 클럭신호에 대한 고속 응답하는 프리디코팅된 내부 어드레스 신호들(A010∼AO13, A230∼A233, A450∼A453, A670 ∼A673)을 발생할 수 있다.

이로 인하여, 본 발명의 고속 프리디코팅 내부 어드레스 카운터는 반도체 메모리가 고속으로 억세스 동작을 수행할 수 있도록 한다.

제6도는 제4도에 도시된 제1내지 제4 4진 카운터(60 내지 66)를 상세하게 도시한다. 제6도에 있어서, 상기 4진 카운터(60 내지 66)를 상세하게 도시된다. 제6도에 있어서, 상기 4진 카운터는 클럭신호(CLK) 및 세트신호(SET)를 각각 반전시키는 두 개의 인버터(155,156)와; 순환루프를 구성하도록 접속되고 4비트의 외부 어드레스 디코딩신호(EXT-Aij0 내지 EXT-Aij3)를 각각 입력하는 제1 내지 제4래치회로(80 내지 6)를 구비한다.

상기 제1래치회로(80)는 상기 외부 어드레스 디코딩 신호(EXT-Aij0 내지 EXT-Aij3)를 반전시키는 인버터(131)와; 상기 인버터(131)의 출력단자 및 제1노드(N1)의 사이에 병렬 접속된 제1NMOS 및 PMOS트랜지스터(MN3,MP3)와; 상기 제1 및 제2노드(N1,N2)의 사이에 병렬 접속되어 순환루프를 형성하는 2개의 인버터(132,133)와; 상기 제2 및 제3노드(N2,N3)의 사이에 병렬 접속된 제2 NMOS 및 PMOS 트랜지스터(MN4,MP4)와; 상기 제3노드(N3) 및 제4노드(N4)의 사이에 순환루프를 형성하도록 병렬 접속된 2개의 인버터(134,135)와; 상기 제4 노드(N4) 및 상기 제2래치회로(82)내의 기억소자를 형성하는 인버터 순화루프의 사이에 병렬 접속된 제3 NMOS 및 PMOS 트랜지스터(MN5,MP5)와; 상기 제 4노드(N4) 및 제1 출력단자(Aij,0)사이에 접속된 인버터(136)를 구비한다.

상기 제2 내지 제4 래치회로(82 내지 86는 )상기 제1 래치회로(80)와 동일한 구조를 가지며 따라서 이에 대한 구성은 생략한다.

상기 제1 내지 제4래치회로(80내지 86)는 상기 세트신호(SET)가 하이논리를 유지할 경우에 상기 4비트의 외부 어드레스 디코딩 신호(EXT-Aij0 내지 EXT-Aij3)를 각각 입력받는다. 그리고 상기 제1 내지 제4래치회로(80 내지 86)는 상기 클럭신호가 인가될 때마다 하위의 비트 카운터로 부터의 논리값을 입력하여 상위의 비트 카운터쪽으로 전송한다.

상기 제1 NMOS트랜지스터(MN3)는 상기 세트신호(SET)가 하이논리를 유지할 경우, 상기 인버터(131)의 출력신호를 상기 제1노드(N1)쪽으로 전송한다. 그리고 상기 제1PMOS 트랜지스터(MP3)는 상기 반전된 세트신호(/SET)가 자신의 게이트쪽으로 인가될 경우, 상기 제1NMOS 트랜지스터(MN3)와 동시에 턴-온(Turn-on)되어 상기 인버터(131)의 출력신호를 상기 제1노드(N1)쪽으로 전송한다.

상기 인버터(133)는 자신의 진위 및 보수의 제어단자쪽으로 인가되는 상기 클럭신호(CLK) 및 상기 반전된 클럭신호(/CLK)에 의하여 선택적으로 구동되고, 특히 상기 클럭신호가 로우논리를 유지하는 동안 구동된다.

이때, 상기 인버터(133)는 상기 인버터(132)와 함께 하나의 기억소자의 기능을 하여 상기 제1노드(N1)상의 논리값을 유지한다.

이와는 달리, 상기 클럭신호(CLK)가 하이논리를 유지하는 때, 상기 인버터(132)는 제1노드(N1)상의 논리값을 반전시키고 반전된 논리값을 상기 제2노드(N2)쪽으로 전송한다. 그리고 상기 제1노드(N1)는 상기 제4래치회로(86)의 NMOS 및 PMOS 트랜지스터(MN14,MP14)에 연결된다.

상기 제2 NMOS 트랜지스터(MN4)는, 상기 인버터(155)로부터 자신의 게이트쪽으로 하이논리의 상기 반전된 클럭신호(/CLK)가 인가될 경우, 상기 제2노드(N2)상의 논리값을 상기 제3노드(N3)쪽으로 전송한다. 그리고 상기 제2 PMOS 트랜지스터(MP4)는, 상기 클럭신호(CLK)가 로우논리를 유지할 경우, 상기 제2NMOS 트랜지스터(MN4)와 동시에 턴-온(Turn-on)되어 상기 제2노드(N2)상의 논리값을 상기 제3노드(N3)쪽으로 전송한다.

상기 인버터(135)는 자신의 진위 및 보수의 제어단자쪽으로 인가되는 상기 반전된 클럭신호(/CLK) 및 상기 클럭신호(CLK)에 의하여 선택적으로 구되고, 특히 상기 클럭신호가 하이논리를 유지하는 동안 구동된다.

이때, 상기 인버터(135)는 상기 인버터 (134)와 함께 하나의 기억소자의 기능을 하여 상기 제3노드 (N3)상의 논리값이 유지될 수 있도록 한다. 그리고 상기 인버터(134)는 제3노드(N3)상의 논리값을 반전시키고 반전된 논리값을 상기 제4노드(N4)쪽으로 전송한다.

상기 인버터(136)는 상기 제4노드(N4)상의 논리값을 반전시키고 반전된 논리값을 상기 출력단자(Aij0)를 경우하여 전송한다. 상기 제3PMOS 트랜지스터(MP5)는, 상기 인버터(155)로부터 자신의 게이트쪽으로 로우논리의 상기 반전된 클럭신호(/CLK)가 인가될 경우, 상기 제4노드(N4)상의 논리값을 상기 제2래치회로(82)의 인버터 순환루프(138,139)쪽으로 전송한다. 그리고 상기 제 NMOS 트랜지스터 (MN5)는, 상기 클럭신호(CLK)가 하이논리를 유지할 경우, 상기 제3PMOS 트랜지스터(MP5)와 동시에 턴-온(Turn-on)되어 상기 제4노드(N4)상의 논리값을 상기 제2래치회로(82)의 상기 인버터 순환루프(138,139)쪽으로 전송한다.

제7도에는 외부 어드레스 신호 및 내부 어드레스 신호를 선택적으로 출력하는 어드레스 선택기를 설명한다. 제7도에 있어서, 상기 어드레스 선택기는 선택기호(SET)를 반전시키는 인버터(157)와; 내부 어드레스 입력단자(INTAij) 및 제1노드(N1)의 사이에 병렬 접속된 NMOS 및 PMOS 트랜지스터(MN15, MP151)와 ; 상기 내부 어드레스 입력단자(INT-Aij) 및 제2노드(N2)사이에 병렬 접속된 NMOS 및 PMOS 트랜지스터(N18,MP18)와; 제1외부 어드레스 입력단자 (EXT-Ai) 및 상기 제1노드 (N1)사이에 병렬 접속된 NMOS 및 PMOS 트랜지스터(MN16,MP16)와; 제2 외부 어드레스 입력단자(EXT-Ai) 및 상기 제2노드 (N2)사이에 병렬 접속된 NMOS 및 PMOS 트랜지스터(MN17,MP17)와; 상기 제1 및 제2노드(N1,N2)로부터 어드레스 신호들을 입력받는 NAND 게이트(G21)와; 상기 NAND게이트(G21)의 출력단자에 직렬 접속된 3개의 인버터(158 내지 160)를 구비한다.

다음, 상기 내부 어드레스 입력단자(INT-Aij)에 공급되는 내부어드레스 신호는, 프리디코딩된 내부 어드레스 신호로서, 제4도 및 제6도에 도시된 4진 카운터로부터 공급되는 신호이다.

상기 NMOS 트랜지스터(MN15)는 상기 인버터(157)로부터 자신의 게이트쪽으로 인가되는 반전된 선택신호가 하이논리를 유지할 경우에 상기 내부 어드레스 입력단자(INTAij)로부터의 상기 내부 어드레스 신호를 상기 제1노드(N1)쪽으로 전송한다.

상기 PMOS 트랜지스터(MP15)는 자신의 게이트쪽으로 인가되는 상기 선택신호(SET)가 로우논리를 유지할 경우에 상기 NMOS 트랜지스터(MN15)와 동시에 턴-온되어 상기 내부 어드레스 신호가 상기 제1노드(N1)쪽으로 전송되도록 한다.

상기 NMOS트랜지스터(MN18)는 상기 인버터(157)로부터 자신의쪽으로 인가되는 상기 반전된 선택신호가 하이논리를 유지할 경우에 상기 내부 어드레스 입력단자(INTAij)로 부터의 상기 내부 어드레스신호를 상기 제2노드(N2)쪽으로 전송한다.

상기 PMOS 트랜지스터 (MP18)는 자신의 게이트 쪽으로 인가되는 상기 선택신호(SEL)가 로우논리를 유지할 경우에 상기 NMOS 트랜지스터 (MN18)와 동시에 턴-온되어 상기 내부 어드레스 신호가 상기 제2 노드(N2) 쪽으로 전송되도록 한다.

상기 제 1 및 제2 외부 어드레스 입력단자(EXT-Ai,EXT-Aj)에 공급되는 제1 및 제2 외부 어드레스 신호는 디코딩되지 않은 어드레스 신호들이며, 필요에 따라 인버터에 의하여 일부 또는 전부가 미리 반전된다.

상기 NMOS 느랜지스터(MN16)는 자신의 게이트 쪽으로 인가되는 상기 선택신호(SEL)가 하이논리를 유지할 경우에 상기 제1 외부 어드레스 입력단자(EXT-Ai)로 부터의 상기 제1외부 어드레스 신호를 상기 제1 노드(N1)쪽으로 전송한다.

상기 PMOS 트랜지스터(MP16)는 상기 인버터(157)로 부터의 반전된 선택신호가 로우논리를 유지할 경우에 상기 NMOS 트랜지스터(MN15)와 동시에 턴-온되어 상기 제1외부 어드레스 신호가 상기 제1 노드(N1)쪽으로 전송되도록 한다.

상기 NMOS 트래지스터(MN17)는 자신의 게이트쪽으로 인가되는 상기 선택신호(SEL)가 하이논리를 유지할 경우에 상기 제2 외부어드레스 입력단자(EXT-Aj)로 부터의 상기 제2 외부 어드레스 신호(EXT-Aj)를 상기 제2 노드(N2)쪽으로 전송한다.

상기 PMOS 트랜지스터(MP17)는 상기 인버터(157)로 부터의 반전된 선택신호가 로우논리를 유지할 경우에 상기 NMOS 트랜지스터(MN17)와 동시에 턴-온되어 상기 제2 외부 어드레스 신호가 상기 제2 노드(N2)쪽으로 전송되도록 한다.

상기 NAND 게이트 (G21)는 상기 제1 및 제2 노드들(N1,N2)상의 어드레스 신호들이 모두 하이논리를 갖을 경우에만 로우논리의 프리디코딩된 어드레스 신호가 발생되도록 한다.

상기 인버터 직렬회로(158 내지 160)는 상기 NAND 게이트(G21)의 출력신호를 반전 및 지연시켜 어드레스 디코딩 신호(Aij)를 발생시킨다.

상기 어드레스 디코딩 신호(Aij)는 반도체 메모리의 제어회로에 공급된다. 그리고 상기 제1 및 제2 외부 어드레스 신호(EXT-Ai, EXT-Aj), 상기 내부 어드레스 신호(INT-Aij) 및 상기 어드레스 디코딩 신호(Aij)는 제8도에 도시된 바와 같은 파형을 갖는다.

제8도에 도시된 바와 같이, 상기 외부 어드레스 신호(EXT-Ai,EXT-Aj) 및 상기 내부 어드레스 신호(INT-Aij)는 상기 선택신호(SEL)의 논리상태에 따라 선택적으로 출력되고, 그리고 상기 외부 어드레스 신호(EXT-Ai,EXT-Aj)는 디코딩된다. 그리고 상기 어드레스 디코딩 신호(Aij)는 상기 내부 어드레스 카운터에 공급되는 상기 클럭신호(CLK)에 대하여 고속으로 응답하다.

상술한 바와 같이, 본 발명의 고속 프리디코딩 어드레스 카운터는 4진 카운터를 사용하여 디코딩 과정을 최소화하고 자체의 전파지연 시간을 최소화 할 수 있다.

이로 인하여, 본 발명의 고속 프리디코딩 내부 어드레스 카운터는 클럭신호에 대하여 고속 응답특성을 갖는 내부 어드레스 신호를 발생할 수 있다. 그리고 본 발명의 고속 프리디코딩 내부 어드레스 카운터는 프리디코딩된 내부 어드레스 신호를 발생하여 반도체 메모리의 어드레스 디코딩 동작을 제거한다.

이로 인하여, 본 발명의 고속 프리디코딩 내부 어드레스 카운터는 반도체 메모리로 하여금 고속으로 액세스 동작을 수행할 수 있도록 하는 이점을 제공한다.

위에서 설명한 바와 같이, 본 발명의 고속 프리디코딩 내부 어드레스 카운터의 실시예를 4진 카운터를 포함한 경우에 대하여 설명하였으나, 통상의 지식을 가진 자라면 본 발명의 요지 및 범위를 벗어남없이 약간의 변경 또는 변형에 의하여 본 발명을 실시할 수 있을 것이다.

예를 든다면, 제4도에 도시된 4진 카운터 대신에 8진 카운터를 사용하여 논리연산부 및 클럭절환부의 수를 더욱 감소시키는 다른 실시예가 창안될 수 있을 것이다.

따라서, 본 발명은 실시예에 국한되지 않고 다음의 특허청구의범위에 의하여 제한되어야 할 것이다.

Claims

세트신호에 응답하여 각각 4비트의 외부 어드레스 디코딩신호를 입력하고, 클럭신호에 응답하여 4개의 출력단자상의 특정 논리값의 논리신호를 4개의 출력단자들사에서 순환 되도록 하기 위하여 직렬 접속된 3개 이상의 4진 카운터와, 최하위의 4진 카운터의 최상위 비트 출력신호의 논리값에 따라 상기 클럭신호가 최하위의 4진 카운터쪽으로 전송될 수 있도록 하는 클럭 절환부와, 2개 이상의 하위 4진 카운터들의 최상위 비트 출력신호들이 모두 특정논리값을 갖는가를 검출하는 1개 이상의 논리연산수단과, 상기 1개 이상의 논리연산수단 및 상기 하위 두 개의 4진 카운터를 제외한 1개 이상의 4진 카운터의 사이에 각각 접속되고, 상기 1개이상의 논리연산수단의 출력신호에 각각 응답하여 상기 하위 두 개의 4진 카운터를 제외한 1개 이상의 4진 카운터에 공급될 클럭신호를 절환하는 1개 이상의 4진 카운터에 공급될 클럭신호를 절환하는 1개 이상의 클럭 절환 수단을 구비한 것을 특징으로 하는 고속 프리디코딩 어드레스 카운터.
제 1 항에 있어서, 상기 전원접압의 공급 여부에 따라 상기 최하위 4진 카운터에 공급될 상기 클럭신호를 절환하는 제2 클럭 절환부를 추가로 구비한 것을 특징으로 하는 고속 프리디코딩 어드레스 카운터.
제 1 항에 있어서, 상기 1개 이상의 논리 연산 수단이 앤드 연산을 수행하는 것을 특징으로 하는 고속 프리 디코딩 어드레스 카운터.
제 1 항에 있어서, 상기 클럭 절환부가 앤드 연산에 의하여 상기 클럭신호를 절환하는 것을 특징으로 하는 고속 프리 디코딩 어드레스 카운터.
제 1 항에 있어서, 상기 4진 카운터들의 각 출력단자들로 부터의 디코딩된 어드레스를 메모리 주변회로쪽으로 전송하는 동작 및 2비트의 외부 어드레스 디코딩하여 메모리 주변회로쪽으로 전송하는 동작을 선택적으로 각각 수행하는 다수의 어드레스 절환 수단을 추가로 구비한 것을 특징으로 하는 고속 프리디코딩 어드레스 카운터.
세트신호에 응답하여 각각 8비트의 외부 어드레스 디코딩신호를 입력하고, 클럭신호에 응답하여 특정 논리값의 논리신호를 8개의 출력단자들상에서 순환되도록 하기위하여 직렬 접속된 3개 이상의 8진 카운터와, 최하위의 8진 카운터의 최상위 비트 출력신호의 논리값에 따라 상기 클럭신호가 최하위의 8진 카운터쪽으로 전송될 수 있도록 하는 클럭 절환부와, 2개 이상의 하위 8진 카운터들의 최상위 비트 출력신호들이 모두 특정논리값을 갖는가를 검출하는 1개 이상의 논리연산수단과, 상기 1개 이상의 논리연산수단 및 상기 하위 두 개의 8진 카운터를 제외한 1개 이상의 8진 카운터의 사이에 각각 접속되고, 상기 1개이상의 논리연산수단의 출력신호에 각각 응답하여 상기 하위 두 개의 8진 카운터를 제외한 1개 이상의 8진 카운터에 공급될 클럭신호를 절환하는 1개 이상의 클럭 절환 수단을 구비한 것을 특징으로 하는 고속 프리디코딩 어드레스 카운터.