KR100424167B1

KR100424167B1 - 반도체 메모리 장치의 컬럼 어드레스 카운팅 회로

Info

Publication number: KR100424167B1
Application number: KR10-2000-0062584A
Authority: KR
Inventors: 박종태
Original assignee: 주식회사 하이닉스반도체
Priority date: 2000-10-24
Filing date: 2000-10-24
Publication date: 2004-03-24
Also published as: KR20020031834A

Abstract

본 발명은 반도체 메모리 장치의 컬럼 어드레스 카운터 회로에 관한 것으로, 기존의 카운터회로에 디코딩 기능을 추가하여 카운팅을 수행하면서 동시에 디코딩까지 함께 수행하도록 하므로써, 시간 지연을 줄여 동작 속도를 향상시키고 칩의 면적을 줄였다. 그리고, 카운터 회로의 유니트 회로의 수를 최소화하여 캐리어 발생 횟수를 줄임으로써 고주파수에도 동작할 수 있다. 이를 위한 본 발명의 컬럼 어드레스 카운터 회로는, 외부 커맨드 신호에 의해 외부에서 수신된 어드레스 신호를 카운팅과 동시에 디코딩을 수행하는 다수개의 카운팅 및 디코딩 수단과, 상기 다수개의 카운팅 및 디코딩 수단이 수신된 버스트 길이에 따라 동작하도록 제어하는 버스트 길이 제어수단을 구비한 것을 특징으로 한다.

Description

반도체 메모리 장치의 컬럼 어드레스 카운팅 회로{COLUMN ADDRESS COUNTING CIRCUIT OF SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 메모리 장치의 컬럼 어드레스 카운터 회로에 관한 것으로, 특히 종래의 메모리에서 카운터(counter)와 디코더(decoder)를 분리해서 사용하던 것과는 달리 어드레스 경로에서 카운팅(conuting)을 수행하면서 동시에 디코딩(decoding)까지 함께 수행하므로써, 시간 지연을 막을 수 있고 칩의 면적을 줄일 수 있는 컬럼 어드레스 카운터 회로에 관한 것이다.

도 1은 종래의 반도체 메모리 장치의 어드레스 경로를 도시한 블록도로서, TTL 레벨의 외부 어드레스 신호를 CMOS 레벨로 버퍼링하여 출력하는 어드레스 버퍼부(11)와, 상기 어드레스 버퍼부(11)에서 출력된 외부 어드레스 신호(14)를 입력하여 카운팅한 내부 어드레스 신호(15)를 프리 디코더부(13_n)로 각각 출력하는 컬럼 카운터부(12)로 구성되어 있다.

도시된 바와 같이, 종래의 반도체 메모리 장치에서는 상기 어드레스 버퍼부(11)에서 출력된 외부 어드레스 신호(14)를 컬럼 카운터부(12)에 보내 카운팅을 하고, 상기 컬럼 카운터부(12)의 출력인 내부 어드레스 신호(15)를 외부 어드레스 신호(14)와 구별하여 각각의 프리 디코더부(13_n)로 보내게 된다.

따라서 컬럼 카운터부(12)에서 프리 디코더부(13_n) 사이의 어드레스 라인이 외부 어드레스 라인(14)과 내부 어드레스 라인(15)이 같이 루팅(routing)되는 비효율성을 가지고 있다. 그리고, 카운팅과 디코딩을 따로 분리해서 하므로 그만큼 스피드(speed) 측면에서도 손해이다.

그리고, 상기 컬럼 카운터부(12)의 내부(도시하지 않음) 동작을 보게되면 카운팅 유니트(counting unit)가 1비트이므로 각각의 유니트(unit)에서 캐리어(carry)를 발생하며 증가한다. 그러므로, 상위 비트에서는 하위 비트의 모든 캐리어를 보고 증가해야하는 부담 때문에 고주파수에서는 동작이 불가능하다는 단점을 가지고 있다.

따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 카운터에 디코딩 기능을 추가하여 카운팅을 수행하면서 동시에 디코딩까지 함께 수행하므로써, 시간 지연을 줄여 동작 속도를 향상시키고 칩의 면적을 줄인 컬럼 어드레스 카운팅 회로를 제공하는데 있다.

또한 본 발명의 다른 목적은 컬럼 어드레스 카운팅 회로의 유니트 회로의 수를 최소화하여 캐리어 발생 횟수를 줄임으로써 고주파수에도 동작할 수 있는 컬럼 어드레스 카운팅 회로를 제공하는데 있다.

상기 목적을 달성하기 위하여, 본 발명의 컬럼 어드레스 카운팅 회로는 외부 커맨드 신호에 의해 외부에서 수신된 어드레스 신호를 카운팅과 동시에 디코딩을 수행하는 다수개의 카운팅 및 디코딩 수단과, 상기 다수개의 카운팅 및 디코딩 수단이 수신된 버스트 길이에 따라 동작하도록 제어하는 버스트 길이 제어수단을 구비한 것을 특징으로 한다.상기 카운팅 및 디코딩 수단은, 제 1 및 제 2 어드레스를 프리디코딩하여 카운팅하는 제 1 카운터 유니트부와, 제 3 및 제 4 어드레스를 프리디코딩하여 카운팅하는 제 2 카운터 유니트부와, 제 5 및 제 6 어드레스를 프리디코딩하여 카운팅하는 제 3 카운터 유니트부와, 제 7 및 제 8 어드레스를 프리디코딩하여 카운팅하는 제 4 카운터 유니트부를 포함하여 이루어진 것을 특징으로 한다.

상기 제 1 카운터 유니트부는, 상기 제 1 및 제 2 어드레스를 각각 입력하여 프리디코딩하는 4개의 프리디코딩부와, 상기 4개의 프리디코딩부로 부터의 출력 신호를 각각 입력하여 카운팅하는 4개의 제 1 카운터부와, 상기 4개의 제 1 카운터부의 출력 신호를 각각 카운팅하여 제 1 내지 제 4 출력 노드로 각각 출력하는 4개의 제 2 카운터부와, 상기 4개의 제 1 카운터부로 각각 입력되는 제 1 제어 신호와 상기 4개의 제 2 카운터부로 각각 입력되는 제 2 제어 신호를 각각 발생하는 제어 신호 발생부와, 상기 제 1 내지 제 4 출력 신호를 입력하여 세팅된 버스트 타입에 맞춰 어드레스를 증가하는 전달게이트 조합부로 구성된 것을 특징으로 한다.

상기 4개의 프리디코딩부는 NAND 게이트로 각각 구성된 것을 특징으로 한다.

상기 제 1 제어 신호는 최초 카스(CAS) 명령이 입력된 다음 클럭에서 토글하고, 상기 제 2 제어 신호는 상기 제 1 제어 신호의 발생이후에 버스트 길이만큼 클럭이 토글하는 동안 클럭의 라이징(또는 폴링) 시간 이후 토글하는 것을 특징으로 한다.

상기 제 1 카운터 유니트부는 최초 클럭에서 상기 제 1 제어 신호 및 제 2 제어 신호가 액티브되면 입력된 어드레스의 디코딩된 정보를 상기 제 1 내지 제 4 출력 노드로 전달하고, 상기 제 1 제어 신호가 디스에이블되면 외부 입력과는 무관하게 상기 제 1 카운터부에서 버스트 길이에 맞추어 카운팅을 시작하게 되며 상기 제 2 제어 신호가 인에이블되면 출력 신호가 바뀌면서 카운팅을 하도록 구성된 것을 특징으로 한다.

상기 제 1 카운터 유니트부는 버스트 길이가 2일때 버스트 타임에 관계없이 항상 어드레스 0번을 토글시키도록 구성된 것을 특징으로 한다.

상기 제 1 카운터 유니트부는 최초 입력된 어드레스가 '로우'인 경우에는 순차 방식과 같이 오름차순으로 카운팅하게 되고, 최초 입력된 어드레스가 '하이'인 경우에는 반대로 내림차순으로 카운팅하도록 구성된 것을 특징으로 한다.

상기 제 4 출력 노드는 다른 카운터 비트(상위 비트)에 보내는 캐리를 출력하는 것을 특징으로 한다.

상기 제 2 카운터 유니트부는 상기 제 3 및 제 4 어드레스를 각각 입력하여 프리디코딩하는 4개의 프리디코딩부와, 상기 4개의 프리디코딩부로 부터의 출력 신호를 각각 입력하여 상기 제 1 제어 신호에 의해 카운팅하는 4개의 제 1 카운터부와, 상기 4개의 제 1 카운터부의 출력 신호를 각각 카운팅하여 제 1 내지 제 4 출력 노드로 각각 출력하는 4개의 제 2 카운터부와, 상게 제 1 제어 신호와 제 2 제어 신호 및 버스트 길이 제어 신호를 입력하여 상기 제 1 및 제 2 카운터부 사이의 노드와 다른 어드레스의 출력 노드를 연결하는 전달게이트의 동작을 제어하는 제 3 제어 신호와 상기 출력 노드와 상기 제 1 및 제 2 카운터부 사이의 노드를 2비트씩 페어로 연결하는 전달게이트의 동작을 제어하는 제 4 제어 신호를 발생하는 제어신호 발생부와, 상기 4개의 제 2 카운터부의 동작을 제어하는 제 5 제어 신호를 발생하는 증가신호 발생부와, 상기 제 1 내지 제 4 출력 신호를 입력하여 상기 제 3 제어 신호와 제 4 제어 신호에 의해 세팅된 버스트 타입에 맞춰 어드레스를 증가하는 전달게이트 조합부로 구성된 것을 특징으로 한다.

상기 제 3 카운터 유니트부는 상기 제 5 및 제 6 어드레스를 각각 입력하여 프리디코딩하는 4개의 프리디코딩부와, 상기 4개의 프리디코딩부로 부터의 출력 신호를 각각 입력하여 상기 제 1 제어 신호에 의해 카운팅하는 4개의 제 1 카운터부와, 상기 4개의 제 1 카운터부의 출력 신호를 각각 카운팅하여 제 1 내지 제 4 출력 노드로 각각 출력하는 4개의 제 2 카운터부와, 상게 제 1 제어 신호와 제 2 제어 신호, 버스트 길이 제어 신호 및 캐리 신호를 입력하여 상기 4개의 제 2 카운터부의 동작을 제어하는 제 6 제어 신호를 발생하는 증가신호 발생부와, 상기 제 1 내지 제 4 출력 신호를 입력하여 상기 제 6 제어 신호에 의해 세팅된 버스트 타입에 맞춰 어드레스를 증가하는 전달게이트 조합부로 구성된 것을 특징으로 한다.

상기 카운팅 및 디코딩 수단은 제 1 및 제 2 어드레스를 프리디코딩하여 카운팅하는 제 1 카운터 유니트 수단과, 제 3 및 제 4 어드레스를 프리디코딩하여 카운팅하는 제 2 카운터 유니트 수단과, 제 5 내지 제 7 어드레스를 프리디코딩하여 카운팅하는 제 3 카운터 유니트 수단과, 제 8 내지 10 어드레스를 프리디코딩하여 카운팅하는 제 4 카운터 유니트 수단과, 상기 제 1 내지 제 4 카운터 유니트 수단이 세팅된 버스트 길이에 따라 동작하게끔 제어하는 버스트 길이 제어수단을 포함하여 이루어진 것을 특징으로 한다.

상기 제 1 카운터 유니트부는 상기 제 1 및 제 2 어드레스를 각각 입력하여 프리디코딩하는 4개의 프리디코딩부와, 상기 4개의 프리디코딩부로 부터의 출력 신호를 각각 입력하여 카운팅하는 4개의 제 1 카운터부와, 상기 4개의 제 1 카운터부의 출력 신호를 각각 카운팅하여 제 1 내지 제 4 출력 노드로 각각 출력하는 4개의 제 2 카운터부와, 상기 4개의 제 1 카운터부로 각각 입력되는 제 1 제어 신호와 상기 4개의 제 2 카운터부로 각각 입력되는 제 2 제어 신호를 각각 발생하는 제어 신호 발생부와, 상기 제 1 내지 제 4 출력 신호를 입력하여 세팅된 버스트 타입에 맞춰 어드레스를 증가하는 전달게이트 조합부로 구성된 것을 특징으로 한다.

상기 제 4 출력 노드는 다른 카운터 비트(상위 비트)에 보내는 캐리를 출력하도록 구성된 것을 특징으로 한다.

상기 제 3 카운터 유니트부는 상기 제 5 내지 7 어드레스를 각각 입력하여 프리디코딩하는 8개의 프리디코딩부와, 상기 8개의 프리디코딩부로 부터의 출력 신호를 각각 입력하여 상기 제 1 제어 신호에 의해 카운팅하는 8개의 제 1 카운터부와, 상기 8개의 제 1 카운터부의 출력 신호를 각각 카운팅하여 제 1 내지 제 4 출력 노드로 각각 출력하는 8개의 제 2 카운터부와, 상게 제 1 제어 신호와 제 2 제어 신호, 버스트 길이 제어 신호 및 캐리 신호를 입력하여 상기 8개의 제 2 카운터부의 동작을 제어하는 제 7 제어 신호를 발생하는 증가신호 발생부와, 상기 제 1 내지 제 4 출력 신호를 입력하여 상기 제 7 제어 신호에 의해 세팅된 버스트 타입에 맞춰 어드레스를 증가하는 전달게이트 조합부로 구성된 것을 특징으로 한다.

상기 8개의 프리디코딩부는 NAND 게이트로 각각 구성된 것을 특징으로 한다.

상기 제 4 카운터 유니트부는 상기 제 8 내지 10 어드레스를 각각 입력하여 프리디코딩하는 8개의 프리디코딩부와, 상기 8개의 프리디코딩부로 부터의 출력 신호를 각각 입력하여 상기 제 1 제어 신호에 의해 카운팅하는 8개의 제 1 카운터부와, 상기 8개의 제 1 카운터부의 출력 신호를 각각 카운팅하여 제 1 내지 제 4 출력 노드로 각각 출력하는 8개의 제 2 카운터부와, 상게 제 1 제어 신호와 제 2 제어 신호, 버스트 길이 제어 신호 및 캐리 신호를 입력하여 상기 8개의 제 2 카운터부의 동작을 제어하는 제 7 제어 신호를 발생하는 증가신호 발생부와, 상기 제 1 내지 제 4 출력 신호를 입력하여 상기 제 7 제어 신호에 의해 세팅된 버스트 타입에 맞춰 어드레스를 증가하는 전달게이트 조합부로 구성된 것을 특징으로 한다.

상기 카운팅 및 디코딩 수단은, 제 1 및 제 2 어드레스를 프리디코딩하여 카운팅하는 제 1 카운터 유니트부와, 제 3 및 제 4 어드레스를 프리디코딩하여 카운팅하는 제 2 카운터 유니트부와, 제 5 및 제 6 어드레스를 프리디코딩하여 카운팅하는 제 3 카운터 유니트부와, 제 7 및 제 8 어드레스를 프리디코딩하여 카운팅하는 제 4 카운터 유니트부와, 제 9 내지 제 11 어드레스를 프리디코딩하여 카운팅하는 제 5 카운터 유니트부로 이루어진 것을 특징으로 한다.

상기 제 3 카운터 유니트 수단은 상기 제 5 및 제 6 어드레스를 각각 입력하여 프리디코딩하는 4개의 프리디코딩부와, 상기 4개의 프리디코딩부로 부터의 출력 신호를 각각 입력하여 상기 제 1 제어 신호에 의해 카운팅하는 4개의 제 1 카운터부와, 상기 4개의 제 1 카운터부의 출력 신호를 각각 카운팅하여 제 1 내지 제 4 출력 노드로 각각 출력하는 4개의 제 2 카운터부와, 상게 제 1 제어 신호와 제 2 제어 신호, 버스트 길이 제어 신호 및 캐리 신호를 입력하여 상기 4개의 제 2 카운터부의 동작을 제어하는 제 6 제어 신호를 발생하는 증가신호 발생부와, 상기 제 1 내지 제 4 출력 신호를 입력하여 상기 제 6 제어 신호에 의해 세팅된 버스트 타입에 맞춰 어드레스를 증가하는 전달게이트 조합부로 구성된 것을 특징으로 한다.

상기 제 4 카운터 유니트부는 상기 제 7 및 제 8 어드레스를 각각 입력하여 프리디코딩하는 4개의 프리디코딩부와, 상기 4개의 프리디코딩부로 부터의 출력 신호를 각각 입력하여 상기 제 1 제어 신호에 의해 카운팅하는 4개의 제 1 카운터부와, 상기 4개의 제 1 카운터부의 출력 신호를 각각 카운팅하여 제 1 내지 제 4 출력 노드로 각각 출력하는 4개의 제 2 카운터부와, 상게 제 1 제어 신호와 제 2 제어 신호, 버스트 길이 제어 신호 및 캐리 신호를 입력하여 상기 4개의 제 2 카운터부의 동작을 제어하는 제 8 제어 신호를 발생하는 증가신호 발생부와, 상기 제 1 내지 제 4 출력 신호를 입력하여 상기 제 8 제어 신호에 의해 세팅된 버스트 타입에 맞춰 어드레스를 증가하는 전달게이트 조합부로 구성된 것을 특징으로 한다.

상기 제 5 카운터 유니트부는 상기 제 9 내지 11 어드레스를 각각 입력하여 프리디코딩하는 8개의 프리디코딩부와, 상기 8개의 프리디코딩부로 부터의 출력 신호를 각각 입력하여 상기 제 1 제어 신호에 의해 카운팅하는 8개의 제 1 카운터부와, 상기 8개의 제 1 카운터부의 출력 신호를 각각 카운팅하여 제 1 내지 제 4 출력 노드로 각각 출력하는 8개의 제 2 카운터부와, 상게 제 1 제어 신호와 제 2 제어 신호, 버스트 길이 제어 신호 및 캐리 신호를 입력하여 상기 8개의 제 2 카운터부의 동작을 제어하는 제 9 제어 신호를 발생하는 증가신호 발생부와, 상기 제 1 내지 제 4 출력 신호를 입력하여 상기 제 9 제어 신호에 의해 세팅된 버스트 타입에 맞춰 어드레스를 증가하는 전달게이트 조합부로 구성된 것을 특징으로 한다.

도 1는 종래기술에 따른 반도체 메모리 장치의 컬럼 어드레스 카운팅 회로의 블록구성도

도 2는 본 발명에 의한 반도체 메모리 장치의 컬럼 어드레스 카운팅 회로의 개략도

도 3은 본 발명에 의한 반도체 메모리 장치의 컬럼 어드레스 카운팅 회로의 블록구성도

도 4는 본 발명에 의한 반도체 메모리 장치의 다른 컬럼 어드레스 카운팅 회로의 블록구성도

도 5는 본 발명에 의한 반도체 메모리 장치의 또다른 컬럼 어드레스 카운팅 회로의 블록구성도

도 6은 도 3 내지 도 5에 도시된 제 1 카운터 유니터부의 블록구성도

도 7은 도 3 내지 도 5에 도시된 제 2 카운터 유니터부의 블록구성도

도 8은 도 3 및 도 5에 도시된 제 3 카운터 유니터부의 블록구성도

도 9는 도 4 및 도 5에 도시된 제 4 카운터 유니터부의 블록구성도

도 10은 본 발명에 의한 반도체 메모리 장치의 컬럼 어드레스 카운팅 회로의 시뮬레이션을 나타낸 동작 파형도

도 11은 본 발명에 의한 반도체 메모리 장치의 컬럼 어드레스 카운팅 회로의 다른 시뮬레이션을 나타낸 동작 파형도

* 도면의 주요부분에 대한 부호의 설명 *

11 : 어드레스 버퍼부 12 : 컬럼 카운터부

13_0∼13_n : 프리 디코더부 20_1∼20_n : 컬럼 카운터부

31, 41, 51 : 버스트 길이 제어부

32, 42, 52 : 제 1 카운터 유니트부

33, 43, 53 : 제 2 카운터 유니트부

34∼36, 54, 55 : 제 3 카운터 유니트부

44, 45, 56 : 제 4 카운터 유니트부

61_0∼61_3, 71_0∼71_3, 81_0∼81_3, 91_0∼91_3 : 프리 디코딩부

62_0∼62_3, 72_0∼72_3, 82_0∼82_3, 92_0∼92_3 : 제 1 카운터부

63_0∼63_3, 73_0∼73_3, 83_0∼83_3, 93_0∼93_3 : 제 2 카운터부

64, 74, 84 : 제어 신호 발생부 94 : 증가신호 발생부

65, 75, 85, 95 : 전달 게이트 조합부

이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.

또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.

도 2는 본 발명에 의한 반도체 메모리 장치의 어드레스 경로를 도시한 블록도로서, 도 3 내지 도 5는 컬럼 카운터에 사용되는 유니트 회로의 수를 최소화하여 캐리의 발생 수를 줄여 고주파수에서도 동작할 수 있는 컬럼 카운터 회로의 블록 구성을 각각 나타낸 것이다.

먼저, 도 3의 컬럼 카운터 회로는, 어드레스 0과 1을 프리디코딩하여 카운팅하는 제 1 카운터 유니트부(32)와, 어드레스 2와 3을 프리디코딩하여 카운팅하는 제 2 카운터 유니트부(33)와, 어드레스 4와 5를 프리디코딩하여 카운팅하는 제 3 카운터 유니트부(34)와, 어드레스 6과 7을 프리디코딩하여 카운팅하는 제 3 카운터 유니트부 수단(35)와, 상기 제 1 내지 제 4 카운터 유니트부(32∼35)가 세팅된 버스트 길이에 따라 동작하게끔 제어하는 버스트 길이 제어부(31)를 구비한다.

그리고, 도 4의 컬럼 카운터 회로는, 어드레스 0과 1을 프리디코딩하여 카운팅하는 제 1 카운터 유니트부(42)와, 어드레스 2와 3을 프리디코딩하여 카운팅하는 제 2 카운터 유니트부(43)와, 어드레스 4와 5 및 6을 프리디코딩하여 카운팅하는 제 4 카운터 유니트부(44)와, 어드레스 7과 8 및 9를 프리디코딩하여 카운팅하는 제 4 카운터 유니트부(45)와, 상기 제 1, 제 2 및 제 4 카운터 유니트부(42∼45)가 세팅된 버스트 길이에 따라 동작하게끔 제어하는 버스트 길이 제어부(41)를 구비한다.

그리고, 도 5의 컬럼 카운터 회로는, 어드레스 0과 1을 프리디코딩하여 카운팅하는 제 1 카운터 유니트부(52)와, 어드레스 2와 3을 프리디코딩하여 카운팅하는 제 2 카운터 유니트부(53)와, 어드레스 4와 5를 프리디코딩하여 카운팅하는 제 3 카운터 유니트부(54)와, 어드레스 6과 7을 프리디코딩하여 카운팅하는 제 3 카운터 유니트부(55)와, 어드레스 8과 9 및 10을 프리디코딩하여 카운팅하는 제 4 카운터 유니트부(56)와, 상기 제 1 내지 제 4 카운터 유니트부(52∼56)가 세팅된 버스트 길이에 따라 동작하게끔 제어하는 버스트 길이 제어부(51)를 구비한다.

본 발명은 도 2에서와 같이 어드레스 경로를 최소화하여 블럭 회로와 글로벌 라인을 최소화하고 도 3 내지 도 5와 같이 컬럼 카운터에 사용되는 유니트 회로의 수를 최소화하여 캐리어의 발생수를 줄임으로써 고주파수에서도 동작할 수 있도록 컬럼 카운터를 설계하였다.

도 3과 도 4의 차이는 프리 디코딩하는 비트 수가 2인 것과 3인 것의 차이이다. 도시된 바와 같이, 프리 디코딩의 비트 수가 많을 수록 발생하는 캐리어의 수가 줄기 때문에 더욱 고주파수에 유리할 것이다. 그리고 인터리브(interleave) 방식은 버스트 길이(Burst length: 이하, 'BL'이라 함) 8까지만 보증하기 때문에 카운터에서는 3비트만을 사용하게 된다. 즉, 어드레스 2번까지 만을 사용하게 되는데, 그때는 어드레스를 0, 1, 2까지만을 사용하기 때문에 묶어서 프리 디코딩을 할 수도 있지만, 메모리의 컬럼 경로에서 어드레스(01)를 프리디코딩한 신호들을 빈번하게 사용하므로 일단 어드레스(01)과 어드레스(2)를 다르게 디코딩하였다.

그리고, 컬럼 카운터 내부의 유니트 카운터 회로부 중에서 버스트 길이 제어부(도 3의 블록 31, 도 4의 블록 41, 도 5의 블록 51)는 노멀(normal)한 회로로서, 각 유니트 카운터가 세팅된 버스트 길이에 따라 동작하게끔 제어해 준다.

그러면, 본 발명에 관계된 각각의 유니트 카운터 회로에 대해 설명한다.

도 6은 상기 제 1 카운터 유니트부(32, 42, 52)의 구성을 블록도로서 나타낸 것이다.

도시된 바와 같이, 상기 제 1 및 제 2 어드레스(addb<0>, addb<1>)를 각각 입력하여 프리디코딩하는 4개의 프리디코딩부(61_0∼61_3)와, 상기 4개의 프리디코딩부(61_0∼61_3)로 부터의 출력 신호를 각각 입력하여 카운팅하는 4개의 제 1 카운터부(62_0∼62_3)와, 상기 4개의 제 1 카운터부(62_0∼62_3)의 출력 신호를 각각 카운팅하여 제 1 내지 제 4 출력 노드로 각각 출력하는 4개의 제 2 카운터부(63_0∼63_3)와, 상기 4개의 제 1 카운터부(62_0∼62_3)로 각각 입력되는 제어 신호(set)와 상기 4개의 제 2 카운터부(63_0∼63_3)로 각각 제어 신호(inc)를 입력하여 각각 제어 신호(int)를 발생하는 제어 신호 발생부(64)와, 상기 제 1 내지 제 4 출력 신호를 입력하여 세팅된 버스트 타입에 맞춰 어드레스를 증가하는 전달게이트 조합부(65)로 구성된다.

도 7은 상기 제 2 카운터 유니트부(33, 43, 53)의 구성을 블록도로서 나타낸 것이다.

도시된 바와 같이, 어드레스 2와 3을 각각 입력하여 프리디코딩하는 4개의 프리디코딩부(71_0∼71_3)와, 상기 4개의 프리디코딩부(71_0∼71_3)로 부터의 출력 신호를 각각 입력하여 상기 제어 신호(set)에 의해 카운팅하는 4개의 제 1 카운터부(72_0∼72_3)와, 상기 4개의 제 1 카운터부(72_0∼72_3)의 출력 신호를 각각 카운팅하여 제 1 내지 제 4 출력 노드로 각각 출력하는 4개의 제 2 카운터부(73_0∼73_3)와, 상기 제어 신호(set)와 제어 신호(inc) 및 버스트 길이 제어 신호(bl_comtrol)를 입력하여 상기 제 1 및 제 2 카운터부 사이의 노드(mid)와 다른 어드레스의 출력 노드를 연결하는 전달게이트의 동작을 제어하는 제어 신호(fpg)와 상기 출력 노드와 상기 제 1 및 제 2 카운터부 사이의 노드를 2비트씩 페어로 연결하는 전달게이트의 동작을 제어하는 제어 신호(bl8e)를 발생하는 제어신호 발생부(74)와, 상기 4개의 제 2 카운터부(73_0∼73_3)의 동작을 제어하는 제어 신호(ince0)를 발생하는 증가신호 발생부(76)와, 상기 제 1 내지 제 4 출력 신호를 입력하여 상기 제어 신호(fpg)와 제어 신호(bl8b)에 의해 세팅된 버스트 타입에 맞춰 어드레스를 증가하는 전달게이트 조합부(75)로 구성된다.

도 8은 컬럼 카운터 회로 내부의 제 3 카운터 유니터부(34∼36, 54, 55)의블록 구성도로서, 어드레스(addb<i>, addb<j>)를 각각 입력하여 프리디코딩하는 NAND 게이트로 구성된 프리디코딩부(81_0∼81_3)와, 상기 프리디코딩부(81_0∼81_3)의 출력 신호를 각각 입력하여 카운팅하는 제 1 카운터부(82_0∼82_3)와, 상기 제 1 카운터부(82_0∼82_3)의 출력 신호(mid0∼mid3)를 각각 카운팅하여 출력 단자(outw∼outz)로 각각 출력하는 제 2 카운터부(83_0∼83_3)로 구성되며, 상기 제 1 카운터부(82_0∼82_3)로 입력되는 제어 신호(set) 및 상기 제 2 카운터부(83_0∼83_3)로 입력되는 제어 신호(incel)를 발생시키는 증가 신호 발생부(84)와, 그리고 상기 제 1 및 제 3 출력 신호(outw∼outz)를 입력하여 세팅된 버스트 타입에 맞춰 어드레스를 증가하는 전달게이트 조합부(85)로 구성된다.

도 9은 컬럼 카운터 회로 내부의 제 4 카운터 유니터부(44, 45, 56)의 블록 구성도로서, 어드레스(addb<i>, addb<j>, addb<k>)를 각각 입력하여 프리디코딩하는 NAND 게이트로 구성된 프리디코딩부(91_0∼91_7)와, 상기 프리디코딩부(91_0∼91_7)의 출력 신호를 각각 입력하여 카운팅하는 제 1 카운터부(92_0∼92_7)와, 상기 제 1 카운터부(92_0∼92_7)의 출력 신호(midw∼midd)를 각각 카운팅하여 출력 단자(outw∼outd)로 각각 출력하는 제 2 카운터부(93_0∼93_7)로 구성되며, 상기 제 1 카운터부(92_0∼92_7)로 입력되는 제어 신호(set) 및 상기 제 2 카운터부(93_0∼93_7)로 입력되는 제어 신호(ince2)를 발생시키는 증가 신호 발생부(94)와, 그리고 상기 제 1 및 제 3 출력 신호(outw∼outd)를 입력하여 세팅된 버스트 타입에 맞춰 어드레스를 증가하는 전달게이트 조합부(95)로 구성된다.

도시된 바와 같이, 상기 제 1 카운터 유니트부(32)는 어드레스(0과 1)를 프리 디코딩하여 카운팅하는 회로이다. 이 회로는 BL2일 때와 BL4 이상의 버스트 길이에서 모두 사용된다. 특히, BL4와 BL8일 때는 버스트 타입(burst type)인 순차(sequential)와 인터리브(interleave)를 같이 고려해야 한다.

상기 제 1 카운터 유티트부(32)는 도 6에 도시된 바와 같이, 어드레스(0과 1)를 각각 입력하여 프리디코딩하는 NAND 게이트로 구성된 프리디코딩부(61_0∼63_0)와, 상기 프리디코딩부(61_0∼63_0)의 출력 신호를 각각 입력하여 카운팅하는 제 1 카운터부(62_0∼62_2)와, 상기 제 1 카운터부(62_0∼62_2)의 출력 신호(mid0∼mid3)를 각각 카운팅하여 출력 단자(out0∼out3)로 각각 출력하는 제 2 카운터부(63_0∼63_3)로 구성되며, 상기 제 1 카운터부(62_0∼62_3)로 입력되는 제어 신호(set) 및 상기 제 2 카운터부(63_0∼63_3)로 입력되는 제어 신호(inc)를 발생시키는 제어 신호 발생부(64)와, 그리고 상기 제 1 및 제 3 출력 신호(out0∼out3)를 입력하여 세팅된 버스트 타입에 맞춰 어드레스를 증가하는 전달게이트 조합부(65)로 구성된다.

상기 구성에 의한 동작을 설명하면, 최초값으로 출력 신호(out<0:3>)가 로우로 잡혀있는 상태에서 어드레스가 입력되고 제어 신호(set와 inc)가 카스(CAS) 명령이 입력된 후 약간의 딜레이 시간 이후에 토글하기 시작한다.

상기 제어 신호(set)는 최초의 카스(CAS) 명령이 입력된 클럭에서 토글하고, 상기 제어 신호(inc)는 그 이후에 버스트 길이만큼 클럭이 토글하는 동안 클럭의라이징(rising)(또는, 폴링(falling)) 시간 이후 토글한다.

최초 클럭에서 제어 신호(set와 inc)가 액티브되면 입력된 어드레스의 디코딩된 정보를 출력 노드로 전달한다(이 곳이 최초의 외부 어드레스의 디코딩 어드레스임.).

상기 제어 신호(set)가 디스에이블되면 제 1 카운터부(62_0∼62_3)에서 외부 입력과는 무관하게 카운팅을 시작하게 되며, 상기 제어 신호(inc)가 디스에이블되면 버스트형과 버스트 길이에 맞춰 제어 신호(set)가 인에이블되게 된다. 그리고, 다음 클럭에서 다시 제어 신호(inc)가 인에이블되면 인에이블되어있던 제어 신호(set)는 디스에이블되고 다시 제어 신호(inc)에 의해 출력이 바뀌면서 카운팅하게 된다.

버스트 길이(BL)가 2일 때는 버스트 타입에 관계없이 항상 어드레스 0번이 토글하게 되어 있다. 즉, 어드레스 '0'이 입력되면 다음 증가는 어드레스 '1'이 되고, 어드레스 '1'이 입력되면 다음 증가는 어드레스 '0'이 된다. 이를 제어해주는 신호가 bl2e와 bl2eb로써, 이 제어 신호들(bl2e와 bl2eb)은 버스트 길이(BL)가 2이고 상기 제어 신호(inc)가 디스에이블 상태일 때 인에이블된다. 이때, 출력 노드(out0)가 '하이'이고 상기 제어 신호(inc)가 디스에이블 상태일 때, 즉 제어 신호(bl2e)가 '하이'이고 제어 신호(bl2eb)가 '로우'일 때 출력(out0)의 '하이'를 노드(mid1)로 보내고 출력(out1)의 '로우'를 노드(mid0)로 보낸다. 그리고, 다음 제어 신호(inc)가 인에이블될 때는 상기 노드(mid0 및 mid1)의 값이 각각의 출력값을 제어하게 되어 출력(out0)은 '로우'가 되고 출력(out1)은 '하이'가 되어 카운팅하게 된다.

버스트 길이(BL)가 4 이상에서는 제 1 카운터부(62_0∼62_3)는 항상 풀(full) 동작하게 된다. 문제는 인터리브와 순차형을 구분하여 제어해 주는 것인데, 이것은 인터리브가 갖는 독특한 규칙성으로 해결할 수 있다. 즉, 순차 방식에서는 항상 0, 1, 2, 3 순으로 오름차순으로 변하는 반면, 인터리브 방식에서는 최초의 외부 어드레스 0번의 상태에 따라 카운팅 방향이 변하게 된다. 최초의 외부 어드레스가 로우인 경우는 순차 방식과 같이 오름차순으로 카운팅하게 되고 최초의 외부 어드레스가 '하이'인 경우에는 반대로 내림차순으로 카운팅하게 된다.

예를 들어, 인터리브 버스트 타입시에는 어드레스 0번에 '로우' 값을 가리키는 3이 입력되면 3, 0, 1, 2(bl4)로 증가하지만, 어드레스 0번이 '하이' 값을 가리키는 2가 입력되면 2, 1, 0, 3(bl4)와 같이 내림차순으로 증가한다.

이를 이용하여, 상기 제 1 카운터부(62_0∼62_3)의 제어 신호 발생 로직을 만들면 된다. 앞에서도 설명했듯이, 제어 신호(inc)가 디스에이블인 구간에서는 내부 증가가 진행된다. 하지만, 순차 방식이나 인터리브 방식에서 입력된 외부 어드레스 0번이 로우인 경우에는 순차 방식이 인에이블되어 제어 신호(inc)가 로우인 구간에서 출력 노드(out0)에서 노드(mid1)로, 출력 노드(out1)에서 노드(mid2)로, 출력 노드(out2)에서 노드(mid3)로 오름차순으로 내부 증가를 진행한 후, 제어 신호(inc)가 다시 하이로 인에이블되면 노드(mid)의 정보를 출력으로 내보내 한 사이클의 카운팅을 끝내게 된다.

반면에, 증가형에서 외부 어드레스가 하이로 입력되면 제어 신호(int)가 액티브되어 출력 신호(out0)가 전달게이트 조합부(65)를 지나 노드(mid3)로, 출력 신호(out1)에서 노드(mid0)로...등등 내림차순으로 내부 증가를 하게된다.

그리고, 제어 신호 발생부(64)에 입력되는 제어 신호(bl_control)는 도 3 내지 도 5에 도시된 컬럼 카운터 회로 내부의 버스트 길이 제어부(31∼51)에서 출력된 출력 신호(ctrl0, ctrl1, ctrl2, ctrl3)로, MRS 모드에서 세팅된 버스트 길이만큼만 카운터가 동작하도록 제어 해준다.

마지막으로, 다른 카운터 유니터부(상위 비트)에 보내는 캐리어는 출력 노드(out3)의 출력이다. 즉, 버스트 길이(BL) 8이나 풀 페이지 모드(full page mode)에서 카운터의 상위 비트는 항상 출력 노드(out3)의 레벨이 하이에서 내부 증가를 한다.

다음으로, 컬럼 카운터 회로 내부의 제 2 카운터 유니트부(33)를 도 7에 도시된 구성을 참조하여 설명한다.

도시된 바와 같이, 상기 제 2 카운팅 유니트부(33)에서는 2개의 제어 신호(fpg와 bl8e)를 사용한다.

제어 신호(fpg)는 출력 노드(out0)와 노드(mid1), 출력 노드(out1)과 노드(mid2), 출력 노드(out2)와 노드(mid3), 출력 노드(out3)와 노드(mido)를 잇는 전달게이트를 제어하는 신호로서 풀 페이지 모드에서 동작하는 신호이다.

그리고 제어 신호(bl8e)는 출력 신호(out)와 노드(mid)를 2비트씩만 페어로 연결하는 전달게이트를 제어하는 신호로, 버스트 길이(BL) 8에서 순차 방식과 인터리브 방식 모두 사용된다. 이는 인터리브 방식과 순차 방식이 모두 2비트만을 카운팅하는 방향은 동일하므로, 내부 증가를 제어하는 신호에 굳이 정보를 추가할 필요가 없다. 하지만, 증가 타이밍에 있어서는 차이가 있다. 즉, 풀 페이지 모드는 어차피 항상 순차 방식이므로 동일한 방향으로 버스트 동작이 끝날 때까지 증가하면 되지만, 버스트 길이(BL)가 8인 경우에는 증가 타이밍이 버스트 형에 의해 구별된다.

즉, 순차 방식의 경우 바로 하위 비트(제 2 카운터 유니트부(33)의 출력 노드(out3))가 하이인 상태에서 제어 신호(inc)가 로우이면 버스트 길이(BL) 8이 액티브되어 내부 증가를 진행한다. 이 하위 비트 어드레스가 캐리(carry) 역할을 하게 된다. 하지만, 인터리브 방식에서는 특별히 이런 역할을 해주는 캐리가 없다. 따라서 메모리 장치에서 버스트 엔드 명령(burst end command)을 이용해 이를 캐리로 사용한다.

버스트 길이(BL) 8일 때 항상 제 2 카운터 유니트부(33)는 네 번째 카운팅에서 증가해야 하므로 버스트 엔드 명령(burst end command)을 만들면서 발생하는 마지막 캐리를 여기에 사용한다(물론, 카운터 내부에 0부터 제어 신호(inc) 인에이블마다 1씩 증가하는 카운터를 만들 수도 있고 이는 플렉시블(flexible)하게 대처할 수 있다).

나머지 동작은 제 1 카운팅 유니트부(32)와 동일하다.

상기 도 8 및 도 9의 제 3 및 제 4 카운터 유니트부(55, 56)는 풀 페이지 모드(full page mode)시에만 동작하며 오직 순차 방식으로만 동작하므로 내부 증가때 출력 신호(out)에서 그 다음 비트(bit)의 노드(mid)로 이동했다가 제어 신호(inc)가 액티브되면 출력 노드(out)로 출력된다.

도시된 바와 같이, 본 발명의 프리 디코딩 비트수는 특정 값에 얽매이지 않고 유연(flexible)하게 세팅 가능하며, 도 10과 도 11은 프리 디코딩과 카운팅을 혼합한 카운터 회로의 동작 타이밍의 한 예를 나타낸 것이다. 그리고, 어드레스가 000...010이 입력되었을 때의 시뮬레이션 결과도 함께 실었다.

여기서, 도 10은 순차 방식에 의한 동작 타이밍도이고, 도 11은 인터리브 방식에 의한 동작 타이밍도이다.

이상에서 설명한 바와 같이, 본 발명에 의한 컬럼 어드레스 카운팅 회로에 의하면, 카운팅을 수행하면서 동시에 디코딩가지 함께 수행함으로써 시간 지연을 막을 수 있고 에리어 확산 문제를 해결할 수 있다. 더불어 카운터 캐리 발생 횟수를 최소화하여 고주파수에서도 동작할 수 있다.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims

삭제
반도체 메모리 장치의 컬럼 어드레스 카운팅 회로에 있어서,

외부 커맨드 신호에 의해 외부에서 수신된 어드레스 신호를 카운팅과 동시에 디코딩을 수행하는 다수개의 카운팅 및 디코딩 수단과,

상기 다수개의 카운팅 및 디코딩 수단이 수신된 버스트 길이에 따라 동작하도록 제어하는 버스트 길이 제어수단을 포함하며,

상기 카운팅 및 디코딩 수단은, 제 1 및 제 2 어드레스를 프리디코딩하여 카운팅하는 제 1 카운터 유니트부와,

제 3 및 제 4 어드레스를 프리디코딩하여 카운팅하는 제 2 카운터 유니트부와,

제 5 및 제 6 어드레스를 프리디코딩하여 카운팅하는 제 3 카운터 유니트부와,

제 7 및 제 8 어드레스를 프리디코딩하여 카운팅하는 제 4 카운터 유니트부로 구성된 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 카운터 회로.
제 2 항에 있어서, 상기 제 1 카운터 유니트부는,

상기 제 1 및 제 2 어드레스를 각각 입력하여 프리디코딩하는 4개의 프리디코딩부와,

상기 4개의 프리디코딩부로 부터의 출력 신호를 각각 입력하여 카운팅하는 4개의 제 1 카운터부와,

상기 4개의 제 1 카운터부의 출력 신호를 각각 카운팅하여 제 1 내지 제 4 출력 노드로 각각 출력하는 4개의 제 2 카운터부와,

상기 4개의 제 1 카운터부로 각각 입력되는 제 1 제어 신호와 상기 4개의 제 2 카운터부로 각각 입력되는 제 2 제어 신호를 각각 발생하는 제어 신호 발생부와,

상기 제 1 내지 제 4 출력 신호를 입력하여 세팅된 버스트 타입에 맞춰 어드레스를 증가하는 전달게이트 조합부로 구성된 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 카운터 회로.
제 3 항에 있어서,

상기 프리 디코딩부는 NAND 게이트로 각각 구성된 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 카운터 회로.
제 3 항에 있어서, 상기 제 1 제어 신호는,

최초 카스(CAS) 명령이 입력된 다음 클럭에서 토글하고,

상기 제 2 제어 신호는 상기 제 1 제어 신호의 발생이후에 버스트 길이만큼 클럭이 토글하는 동안 클럭의 라이징(또는 폴링) 시간 이후 토글하는 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 카운터 회로.
제 3 항에 있어서, 상기 제 1 카운터 유니트부는,

최초 클럭에서 상기 제 1 제어 신호 및 제 2 제어 신호가 액티브되면 입력된 어드레스의 디코딩된 정보를 상기 제 1 내지 제 4 출력 노드로 전달하고, 상기 제 1 제어 신호가 디스에이블되면 외부 입력과는 무관하게 상기 제 1 카운터부에서 버스트 길이에 맞추어 카운팅을 시작하게 되며 상기 제 2 제어 신호가 인에이블되면 출력 신호가 바뀌면서 카운팅을 하도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 카운터 회로.
제 3 항에 있어서,

상기 제 1 카운터 유니트부는 버스트 길이가 2일때 버스트 타임에 관계없이 항상 어드레스 0번을 토글시키도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 카운터 회로.
제 3 항에 있어서,

상기 제 1 카운터 유니트부는 최초 입력된 어드레스가 '로우'인 경우에는 순차 방식과 같이 오름차순으로 카운팅하게 되고,

최초 입력된 어드레스가 '하이'인 경우에는 반대로 내림차순으로 카운팅하도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 카운터 회로.
제 3 항에 있어서,

상기 제 4 출력 노드는 다른 카운터 비트(상위 비트)에 보내는 캐리를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 카운터 회로.
제 2 항에 있어서, 상기 제 2 카운터 유니트부는,

상기 제 3 및 제 4 어드레스를 각각 입력하여 프리디코딩하는 4개의 프리디코딩부와,

상기 4개의 프리디코딩부로 부터의 출력 신호를 각각 입력하여 상기 제 1 제어 신호에 의해 카운팅하는 4개의 제 1 카운터부와,

상기 4개의 제 1 카운터부의 출력 신호를 각각 카운팅하여 제 1 내지 제 4 출력 노드로 각각 출력하는 4개의 제 2 카운터부와,

상게 제 1 제어 신호와 제 2 제어 신호 및 버스트 길이 제어 신호를 입력하여 상기 제 1 및 제 2 카운터부 사이의 노드와 다른 어드레스의 출력 노드를 연결하는 전달게이트의 동작을 제어하는 제 3 제어 신호와 상기 출력 노드와 상기 제 1 및 제 2 카운터부 사이의 노드를 2비트씩 페어로 연결하는 전달게이트의 동작을 제어하는 제 4 제어 신호를 발생하는 제어신호 발생부와,

상기 4개의 제 2 카운터부의 동작을 제어하는 제 5 제어 신호를 발생하는 증가신호 발생부와,

상기 제 1 내지 제 4 출력 신호를 입력하여 상기 제 3 제어 신호와 제 4 제어 신호에 의해 세팅된 버스트 타입에 맞춰 어드레스를 증가하는 전달게이트 조합부로 구성된 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 카운터 회로.
제 10 항에 있어서,

상기 프리디코딩부는 NAND 게이트로 각각 구성된 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 카운터 회로.
제 2 항에 있어서, 상기 제 3 카운터 유니트부는,

상기 제 5 및 제 6 어드레스를 각각 입력하여 프리디코딩하는 4개의 프리디코딩부와,

상기 4개의 프리디코딩부로 부터의 출력 신호를 각각 입력하여 상기 제 1 제어 신호에 의해 카운팅하는 4개의 제 1 카운터부와,

상기 4개의 제 1 카운터부의 출력 신호를 각각 카운팅하여 제 1 내지 제 4 출력 노드로 각각 출력하는 4개의 제 2 카운터부와,

상게 제 1 제어 신호와 제 2 제어 신호, 버스트 길이 제어 신호 및 캐리 신호를 입력하여 상기 4개의 제 2 카운터부의 동작을 제어하는 제 6 제어 신호를 발생하는 증가신호 발생부와,

상기 제 1 내지 제 4 출력 신호를 입력하여 상기 제 6 제어 신호에 의해 세팅된 버스트 타입에 맞춰 어드레스를 증가하는 전달게이트 조합부로 구성된 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 카운터 회로.
제 12 항에 있어서,

상기 프리디코딩부는 NAND 게이트로 각각 구성된 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 카운터 회로.
반도체 메모리 장치의 컬럼 어드레스 카운팅 회로에 있어서,

외부 커맨드 신호에 의해 외부에서 수신된 어드레스 신호를 카운팅과 동시에 디코딩을 수행하는 다수개의 카운팅 및 디코딩 수단과,

상기 다수개의 카운팅 및 디코딩 수단이 수신된 버스트 길이에 따라 동작하도록 제어하는 버스트 길이 제어수단을 포함하며,

상기 카운팅 및 디코딩 수단은, 제 1 및 제 2 어드레스를 프리디코딩하여 카운팅하는 제 1 카운터 유니트부와,

제 3 및 제 4 어드레스를 프리디코딩하여 카운팅하는 제 2 카운터 유니트부와,

제 5 내지 제 7 어드레스를 프리디코딩하여 카운팅하는 제 3 카운터 유니트부와,

제 8 내지 10 어드레스를 프리디코딩하여 카운팅하는 제 4 카운터 유니트부로 구성된 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 카운터 회로.
제 14 항에 있어서, 상기 제 1 카운터 유니트부는,

상기 제 1 및 제 2 어드레스를 각각 입력하여 프리디코딩하는 4개의 프리디코딩부와,

상기 4개의 프리디코딩부로 부터의 출력 신호를 각각 입력하여 카운팅하는 4개의 제 1 카운터부와,

상기 4개의 제 1 카운터부의 출력 신호를 각각 카운팅하여 제 1 내지 제 4 출력 노드로 각각 출력하는 4개의 제 2 카운터부와,

상기 4개의 제 1 카운터부로 각각 입력되는 제 1 제어 신호와 상기 4개의 제 2 카운터부로 각각 입력되는 제 2 제어 신호를 각각 발생하는 제어 신호 발생부와,

상기 제 1 내지 제 4 출력 신호를 입력하여 세팅된 버스트 타입에 맞춰 어드레스를 증가하는 전달게이트 조합부로 구성된 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 카운터 회로.
제 15 항에 있어서,

상기 프리디코딩부는 NAND 게이트로 각각 구성된 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 카운터 회로.
제 15 항에 있어서,

상기 제 1 제어 신호는 최초 카스(CAS) 명령이 입력된 다음 클럭에서 토글하고,

상기 제 2 제어 신호는 상기 제 1 제어 신호의 발생이후에 버스트 길이만큼 클럭이 토글하는 동안 클럭의 라이징(또는 폴링) 시간 이후 토글하는 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 카운터 회로.
제 15 항에 있어서, 상기 제 1 카운터 유니트부는,

최초 클럭에서 상기 제 1 제어 신호 및 제 2 제어 신호가 액티브되면 입력된 어드레스의 디코딩된 정보를 상기 제 1 내지 제 4 출력 노드로 전달하고, 상기 제 1 제어 신호가 디스에이블되면 외부 입력과는 무관하게 상기 제 1 카운터부에서 버스트 길이에 맞추어 카운팅을 시작하게 되며 상기 제 2 제어 신호가 인에이블되면 출력 신호가 바뀌면서 카운팅을 하도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 카운터 회로.
제 15 항에 있어서,

상기 제 1 카운터 유니트부는 버스트 길이가 2일때 버스트 타임에 관계없이 항상 어드레스 0번을 토글시키도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 카운터 회로.
제 15 항에 있어서,

상기 제 1 카운터 유니트부는 최초 입력된 어드레스가 '로우'인 경우에는 순차 방식과 같이 오름차순으로 카운팅하게 되고,

최초 입력된 어드레스가 '하이'인 경우에는 반대로 내림차순으로 카운팅하도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 카운터 회로.
제 15 항에 있어서,

상기 제 4 출력 노드는 다른 카운터 비트(상위 비트)에 보내는 캐리를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 카운터 회로.
제 14 항에 있어서, 상기 제 2 카운터 유니트부는,

상기 제 3 및 제 4 어드레스를 각각 입력하여 프리디코딩하는 4개의 프리디코딩부와,

상기 4개의 프리디코딩부로 부터의 출력 신호를 각각 입력하여 상기 제 1 제어 신호에 의해 카운팅하는 4개의 제 1 카운터부와,

상기 4개의 제 1 카운터부의 출력 신호를 각각 카운팅하여 제 1 내지 제 4 출력 노드로 각각 출력하는 4개의 제 2 카운터부와,

상게 제 1 제어 신호와 제 2 제어 신호 및 버스트 길이 제어 신호를 입력하여 상기 제 1 및 제 2 카운터부 사이의 노드와 다른 어드레스의 출력 노드를 연결하는 전달게이트의 동작을 제어하는 제 3 제어 신호와 상기 출력 노드와 상기 제 1 및 제 2 카운터부 사이의 노드를 2비트씩 페어로 연결하는 전달게이트의 동작을 제어하는 제 4 제어 신호를 발생하는 제어신호 발생부와,

상기 4개의 제 2 카운터부의 동작을 제어하는 제 5 제어 신호를 발생하는 증가신호 발생부와,

상기 제 1 내지 제 4 출력 신호를 입력하여 상기 제 3 제어 신호와 제 4 제어 신호에 의해 세팅된 버스트 타입에 맞춰 어드레스를 증가하는 전달게이트 조합부로 구성된 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 카운터 회로.
제 22 항에 있어서,

상기 프리디코딩부는 NAND 게이트로 각각 구성된 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 카운터 회로.
제 14 항에 있어서, 상기 제 3 카운터 유니트부는,

상기 제 5 내지 7 어드레스를 각각 입력하여 프리디코딩하는 8개의 프리디코딩부와,

상기 8개의 프리디코딩부로 부터의 출력 신호를 각각 입력하여 상기 제 1 제어 신호에 의해 카운팅하는 8개의 제 1 카운터부와,

상기 8개의 제 1 카운터부의 출력 신호를 각각 카운팅하여 제 1 내지 제 4 출력 노드로 각각 출력하는 8개의 제 2 카운터부와,

상게 제 1 제어 신호와 제 2 제어 신호, 버스트 길이 제어 신호 및 캐리 신호를 입력하여 상기 8개의 제 2 카운터부의 동작을 제어하는 제 7 제어 신호를 발생하는 증가신호 발생부와,

상기 제 1 내지 제 4 출력 신호를 입력하여 상기 제 7 제어 신호에 의해 세팅된 버스트 타입에 맞춰 어드레스를 증가하는 전달게이트 조합부로 구성된 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 카운터 회로.
제 24 항에 있어서,

상기 프리디코딩부는 NAND 게이트로 각각 구성된 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 카운터 회로.
제 14 항에 있어서, 상기 제 4 카운터 유니트부는,

상기 제 8 내지 10 어드레스를 각각 입력하여 프리디코딩하는 8개의 프리디코딩부와,

상기 8개의 프리디코딩부로 부터의 출력 신호를 각각 입력하여 상기 제 1 제어 신호에 의해 카운팅하는 8개의 제 1 카운터부와,

상기 8개의 제 1 카운터부의 출력 신호를 각각 카운팅하여 제 1 내지 제 4 출력 노드로 각각 출력하는 8개의 제 2 카운터부와,

상게 제 1 제어 신호와 제 2 제어 신호, 버스트 길이 제어 신호 및 캐리 신호를 입력하여 상기 8개의 제 2 카운터부의 동작을 제어하는 제 7 제어 신호를 발생하는 증가신호 발생부와,

상기 제 1 내지 제 4 출력 신호를 입력하여 상기 제 7 제어 신호에 의해 세팅된 버스트 타입에 맞춰 어드레스를 증가하는 전달게이트 조합부로 구성된 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 카운터 회로.
제 26 항에 있어서,

상기 프리디코딩부는 NAND 게이트로 각각 구성된 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 카운터 회로.
반도체 메모리 장치의 컬럼 어드레스 카운팅 회로에 있어서,

외부 커맨드 신호에 의해 외부에서 수신된 어드레스 신호를 카운팅과 동시에 디코딩을 수행하는 다수개의 카운팅 및 디코딩 수단과,

상기 다수개의 카운팅 및 디코딩 수단이 수신된 버스트 길이에 따라 동작하도록 제어하는 버스트 길이 제어수단을 포함하며,

상기 카운팅 및 디코딩 수단은, 제 1 및 제 2 어드레스를 프리디코딩하여 카운팅하는 제 1 카운터 유니트부와,

제 3 및 제 4 어드레스를 프리디코딩하여 카운팅하는 제 2 카운터 유니트부와,

제 5 및 제 6 어드레스를 프리디코딩하여 카운팅하는 제 3 카운터 유니트부와,

제 7 및 제 8 어드레스를 프리디코딩하여 카운팅하는 제 4 카운터 유니트부와,

제 9 내지 제 11 어드레스를 프리디코딩하여 카운팅하는 제 5 카운터 유니트부로 구성된 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 카운터 회로.
제 28 항에 있어서, 상기 제 1 카운터 유니트부는,

상기 제 1 및 제 2 어드레스를 각각 입력하여 프리디코딩하는 4개의 프리디코딩부와,

상기 4개의 프리디코딩부로 부터의 출력 신호를 각각 입력하여 카운팅하는 4개의 제 1 카운터부와,

상기 4개의 제 1 카운터부의 출력 신호를 각각 카운팅하여 제 1 내지 제 4 출력 노드로 각각 출력하는 4개의 제 2 카운터부와,

상기 4개의 제 1 카운터부로 각각 입력되는 제 1 제어 신호와 상기 4개의 제 2 카운터부로 각각 입력되는 제 2 제어 신호를 각각 발생하는 제어 신호 발생부와,

상기 제 1 내지 제 4 출력 신호를 입력하여 세팅된 버스트 타입에 맞춰 어드레스를 증가하는 전달게이트 조합부로 구성된 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 카운터 회로.
제 29 항에 있어서,

상기 프리디코딩부는 NAND 게이트로 각각 구성된 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 카운터 회로.
제 29 항에 있어서,

상기 제 1 제어 신호는,

최초 카스(CAS) 명령이 입력된 다음 클럭에서 토글하고,

상기 제 2 제어 신호는 상기 제 1 제어 신호의 발생이후에 버스트 길이만큼 클럭이 토글하는 동안 클럭의 라이징(또는 폴링) 시간 이후 토글하는 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 카운터 회로.
제 29 항에 있어서, 상기 제 1 카운터 유니트부는,

최초 클럭에서 상기 제 1 제어 신호 및 제 2 제어 신호가 액티브되면 입력된 어드레스의 디코딩된 정보를 상기 제 1 내지 제 4 출력 노드로 전달하고, 상기 제 1 제어 신호가 디스에이블되면 외부 입력과는 무관하게 상기 제 1 카운터부에서 버스트 길이에 맞추어 카운팅을 시작하게 되며 상기 제 2 제어 신호가 인에이블되면 출력 신호가 바뀌면서 카운팅을 하도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 카운터 회로.
제 29 항에 있어서, 상기 제 1 카운터 유니트부는,

버스트 길이가 2일때 버스트 타임에 관계없이 항상 어드레스 0번을 토글시키도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 카운터 회로.
제 29 항에 있어서, 상기 제 1 카운터 유니트부는,

최초 입력된 어드레스가 '로우'인 경우에는 순차 방식과 같이 오름차순으로 카운팅하게 되고,

최초 입력된 어드레스가 '하이'인 경우에는 반대로 내림차순으로 카운팅하도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 카운터 회로.
제 29 항에 있어서,

상기 제 4 출력 노드는 다른 카운터 비트(상위 비트)에 보내는 캐리를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 카운터 회로.
제 29 항에 있어서, 상기 제 2 카운터 유니트부는,

상기 제 3 및 제 4 어드레스를 각각 입력하여 프리디코딩하는 4개의 프리디코딩부와,

상기 4개의 프리디코딩부로 부터의 출력 신호를 각각 입력하여 상기 제 1 제어 신호에 의해 카운팅하는 4개의 제 1 카운터부와,

상기 4개의 제 1 카운터부의 출력 신호를 각각 카운팅하여 제 1 내지 제 4 출력 노드로 각각 출력하는 4개의 제 2 카운터부와,

상게 제 1 제어 신호와 제 2 제어 신호 및 버스트 길이 제어 신호를 입력하여 상기 제 1 및 제 2 카운터부 사이의 노드와 다른 어드레스의 출력 노드를 연결하는 전달게이트의 동작을 제어하는 제 3 제어 신호와 상기 출력 노드와 상기 제 1 및 제 2 카운터부 사이의 노드를 2비트씩 페어로 연결하는 전달게이트의 동작을 제어하는 제 4 제어 신호를 발생하는 제어신호 발생부와,

상기 4개의 제 2 카운터부의 동작을 제어하는 제 5 제어 신호를 발생하는 증가신호 발생부와,

상기 제 1 내지 제 4 출력 신호를 입력하여 상기 제 3 제어 신호와 제 4 제어 신호에 의해 세팅된 버스트 타입에 맞춰 어드레스를 증가하는 전달게이트 조합부로 구성된 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 카운터 회로.
제 36 항에 있어서,

상기 프리디코딩부는 NAND 게이트로 각각 구성된 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 카운터 회로.
제 28 항에 있어서, 상기 제 3 카운터 유니트부는,

상기 제 5 및 제 6 어드레스를 각각 입력하여 프리디코딩하는 4개의 프리디코딩부와,

상기 4개의 프리디코딩부로 부터의 출력 신호를 각각 입력하여 상기 제 1 제어 신호에 의해 카운팅하는 4개의 제 1 카운터부와,

상기 4개의 제 1 카운터부의 출력 신호를 각각 카운팅하여 제 1 내지 제 4 출력 노드로 각각 출력하는 4개의 제 2 카운터부와,

상게 제 1 제어 신호와 제 2 제어 신호, 버스트 길이 제어 신호 및 캐리 신호를 입력하여 상기 4개의 제 2 카운터부의 동작을 제어하는 제 6 제어 신호를 발생하는 증가신호 발생부와,

상기 제 1 내지 제 4 출력 신호를 입력하여 상기 제 6 제어 신호에 의해 세팅된 버스트 타입에 맞춰 어드레스를 증가하는 전달게이트 조합부로 구성된 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 카운터 회로.
제 38 항에 있어서,

상기 프리디코딩부는 NAND 게이트로 각각 구성된 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 카운터 회로.
제 28 항에 있어서, 상기 제 4 카운터 유니트부는,

상기 제 7 및 제 8 어드레스를 각각 입력하여 프리디코딩하는 4개의 프리디코딩부와,

상기 4개의 프리디코딩부로 부터의 출력 신호를 각각 입력하여 상기 제 1 제어 신호에 의해 카운팅하는 4개의 제 1 카운터부와,

상기 4개의 제 1 카운터부의 출력 신호를 각각 카운팅하여 제 1 내지 제 4 출력 노드로 각각 출력하는 4개의 제 2 카운터부와,

상게 제 1 제어 신호와 제 2 제어 신호, 버스트 길이 제어 신호 및 캐리 신호를 입력하여 상기 4개의 제 2 카운터부의 동작을 제어하는 제 8 제어 신호를 발생하는 증가신호 발생부와,

상기 제 1 내지 제 4 출력 신호를 입력하여 상기 제 8 제어 신호에 의해 세팅된 버스트 타입에 맞춰 어드레스를 증가하는 전달게이트 조합부로 구성된 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 카운터 회로.
제 40 항에 있어서,

상기 프리디코딩부는 NAND 게이트로 각각 구성된 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 카운터 회로.
제 28 항에 있어서, 상기 제 5 카운터 유니트부는,

상기 제 9 내지 11 어드레스를 각각 입력하여 프리디코딩하는 8개의 프리디코딩부와,

상기 8개의 프리디코딩부로 부터의 출력 신호를 각각 입력하여 상기 제 1 제어 신호에 의해 카운팅하는 8개의 제 1 카운터부와,

상기 8개의 제 1 카운터부의 출력 신호를 각각 카운팅하여 제 1 내지 제 4 출력 노드로 각각 출력하는 8개의 제 2 카운터부와,

상게 제 1 제어 신호와 제 2 제어 신호, 버스트 길이 제어 신호 및 캐리 신호를 입력하여 상기 8개의 제 2 카운터부의 동작을 제어하는 제 9 제어 신호를 발생하는 증가신호 발생부와,

상기 제 1 내지 제 4 출력 신호를 입력하여 상기 제 9 제어 신호에 의해 세팅된 버스트 타입에 맞춰 어드레스를 증가하는 전달게이트 조합부로 구성된 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 카운터 회로.
제 42 항에 있어서,

상기 프리디코딩부는 NAND 게이트로 각각 구성된 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 카운터 회로.