KR970029836A - 반도체기억장치 및 그의 액세스방법 - Google Patents

반도체기억장치 및 그의 액세스방법 Download PDF

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Abstract

본 발명의 메모리셀 어레이를 구비하는 반도체 기억장치는 복수의 메모리셀을 포함한다. 상기 장치는, 복수비트의 어드레스 신호를, 적어도 두개의 비트열로 분할하고, 각 비트열을 디코드하여 각 비트열마다 프리디코드 결과를 병렬로 출력하는 프리디코더; 각각이, 각 비트열로 대응하여 제공되고, 대응하는 비트열의 프리디코드 결과를 시프트데이타로서 수신하여 시프트시키고, 이에 따라 프리디코드 신호를 생성하여 출력하는 1군의 시프트레지스터; 및 상기 1군의 시프트레지스터에서 출력되는 프리디코드 신호를 디코드하고, 디코드 결과에 따라 메모리셀 어레이의 메모리셀을 선택하는 메인 디코드를 포함한다.

Description

반도체기억장치 및 그의 액세스방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제6도는 본 발명의 제1실시예에 의한 반도체 기억장치의 블럭도.
제7도는 본 발명의 제1실시예에 의한 반도체 기억장치의 열(column) 프리디코더 및 1군의 열 시프트레지스터의 일부 구성을 도시한 블럭도.

Claims (8)

  1. 복수의 메모리셀을 포함하는 메모리셀 어레이를 구비하는 반도체 기억장치에 있어서, 상기 장치는, 복수비트의 어드레스 신호를, 적어도 두개의 비트열로 분할하고, 각 비트열을 디코드하여 각 비트열마다 프리디코드 결과를 병렬로 출력하는 프리디코더; 각 시프트레지스터가, 각 비트열에 대해 제공되고, 대응하는 비트열의 프리디코더 결과를 시프트 데이타로서 수신하여 시프트시키고, 이에 따라 프리디코드 신호 비트를 생성하여 출력하는 1군의 시프트레지스터들; 및 상기 복수의 시프트레지스터에서 출력되는 프리디코드 신호 비트를 디코드하고, 그 디코드 결과에 따라 메모리셀 어레이에 있어서의 메모리셀을 선택하는 메인 디코드를 포함하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 1군의 시프트레지스터는, 제1비트열에 대해 제공되고, 입력되는 클럭신호에 따라 상기 시프트데이타를 순환 시프트시키는 제1시프트레지스터; 및 적어도 하나의 제2비트열에 대해 제공된 적어도 하나의 제2시프트레지스터로서, 전단의 시프트레지스터의 시프트데이타가 일순(一巡)할때 마다 자신의 시프트데이타를 순환 시프트시키고, 상기 제2시프트레지스터가 최후단의 레지스터인 경우에는 상기 시프트데이타를 순환시키지 않고 단순히 시프트시키는 제2시프트레지스터를 포함하는 반도체 기억장치
  3. 제1항에 있어서, 상기 어드레스 신호비트열은 열 어드레스 신호비트열 및 행 어드레스 신호비트열을 포함하고, 이들은 각각 복수의 비트를 가지며; 상기 프리디코더는 열 어드레스 신호비트 및 행 어드레스 신호비트에 대해 각각 제공된 열 프리디코더 및 행 프리디코더를 포함하고, 상기 열 프리디코더와 행 프리디코더는 각각 열 및 행 프리디코더 결과를 병렬로 출력하며; 상기 시프트레지스터군은 상기 열 프리디코더와 행 프리디코더는 각각 제공된 열 시프트레지스터군 및 행시프트레지스터군을 포함하고, 상기 열 시프트레지스터군은 열프리디코더 결과를 수신하여 열 프리디코더 신호비트를 발생하고, 상기 행 시프트레지스터군은 행 프리디코더 결과를 수신하여 열 프리디코더 신호비트를 발생하며; 상기 메인 디코더는 열 디코더 및 행 디코더를 포함하며, 열 디코더는 열 프리디코드 신호비트를 디코딩하여 메모리셀 어레이에 있어서의 메모리셀의 열어드레스를 선택하고, 행 디코더는 행 프리디코드 신호비트를 디코딩하여 메모리셀 어레이에 있어서의 메모리셀의 행어드레스를 선택하는 반도체 기억장치.
  4. 제3항에 있어서, 상기 열시프트레지스터군은, 입력 클럭신호에 따라 시프트 데이터를 순환 시프트시키기 위한 제1 열시프트레지스터; 및 이전 열시프트레지스터의 시프트데이타가 일순할때 마다 그의 시프트데이타를 순환 시프트시키기 위한 적어도 하나의 제2열 시프트레지스터를 포함하고, 상기 시프트데이타는 시프트되나 상기 제2열시프트레지스터가 최후의 시프트레지스터인 경우에는 순환되지 않으며, 상기 행시프트레지스터군은, 입력 클럭신호에 따라 시프트데이타를 순환 시프트시키기 위한 제1행 시프트레지스터; 및 이전 행시프트레지스터의 시프트데이타가 일순할 때 마다 그의 시프트데이타를 순환 시프트시키기 위한 적어도 하나의 제2 행 시프트레지스터를 포함하고, 이 시프트데이타는 시프트되나 상기 제2행시프트레지스터가 최후의 시프트레지스터인 경우에는 순화되지 않는 반도체 기억장치.
  5. 제1항에 있어서, 어드레스 신호비트를 반전시켜 얻어진 반전 어드레스 신호비트를 출력하기 위한 인버터를 더 포함하고, 상기 프리디코더는 상기 어드레스 신호비트와 반전된 어드레스 신호비트를 사용하여 프리디코드 결과를 발생하는 반도체 기억장치
  6. 제5항에 있어서, 상기 인버터는 프리디코더의 근방에 위치하는 반도체 기억장치.
  7. 복수의 메모리셀을 포함하는 메모리셀 어레이를 구비하는 반도체 기억장치의 엑세스 방법에 있어서, 복수비트의 입력 어드레스 신호를 적어도 2비트 열로 분할하는 단계; 각 비트열을 디코드하고 각 비트열에 대한 프리디코드 결과를 발생하는 단계; 각각의 비트열이 프리디코드결과를 시트랜지스터로서 래치되는 단계; 상기 각각의 시프트데이타를 순환 시프트시켜 프리디코드 신호비트를 발생하는 단계; 및 상기 프리디코드 신호비트를 디코드하여 그 디코드 결과에 따라 메모리셀 어레이에 있어서의 메모리셀을 선택하는 단계를 포함하는 반도체 기억장치의 엑세스방법.
  8. 제7항에 있어서, 상기 프리디코드 신호를 발행하는 단계는, 클럭신호에 따라 제1비트열에 대응하는 시프트데이타를 순환 시프트시키는 제1시프트 단계; 및 상기 제1비트열에 대응하는 시프트데이타가 일순할때 마다 제2비트열에 대응하는 시프트데이타를 순환 시프트시키는 제2시프트 단계를 포함하여, 상기 시프트데이타는 시프트되나 제2시프트 단계가 입력 어드레스 신호의 최후 비트열에 대응하는 시프트데이타를 시프트시키는 최후 시프트 단계인 경우에는 순환되지 않는 반도체 기억장치의 엑세스방법.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100218732B1 (ko) * 1995-12-31 1999-09-01 김영환 고속 프리 디코딩 어드레스 카운터
JP4262789B2 (ja) * 1996-12-17 2009-05-13 富士通マイクロエレクトロニクス株式会社 半導体記憶装置
US6112322A (en) * 1997-11-04 2000-08-29 Xilinx, Inc. Circuit and method for stress testing EEPROMS
JP4612139B2 (ja) * 2000-02-08 2011-01-12 富士通セミコンダクター株式会社 入力回路及びその入力回路を利用する半導体装置
US6714467B2 (en) * 2002-03-19 2004-03-30 Broadcom Corporation Block redundancy implementation in heirarchical RAM's
US7058880B1 (en) * 2001-12-26 2006-06-06 Altera Corporation Techniques for programming and verifying data in a programmable circuit
US6903951B1 (en) * 2001-12-27 2005-06-07 Cypress Semiconductor Corporation Content addressable memory (CAM) device decoder circuit
US7301961B1 (en) 2001-12-27 2007-11-27 Cypress Semiconductor Corportion Method and apparatus for configuring signal lines according to idle codes
CN100437823C (zh) 2003-04-23 2008-11-26 富士通株式会社 半导体存储装置
JP4712365B2 (ja) * 2004-08-13 2011-06-29 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置および半導体記憶装置
US7263024B2 (en) * 2005-10-17 2007-08-28 Lattice Semiconductor Corporation Clock reset address decoder for block memory
US9715343B2 (en) 2013-12-09 2017-07-25 International Business Machines Corporation Multidimensional partitioned storage array and method utilizing input shifters to allow multiple entire columns or rows to be accessed in a single clock cycle
US9442661B2 (en) 2013-12-09 2016-09-13 International Business Machines Corporation Multidimensional storage array and method utilizing an input shifter to allow an entire column or row to be accessed in a single clock cycle
US10077068B2 (en) 2015-07-31 2018-09-18 Steering Solutions Ip Holding Corporation Inertia compensation frequency shaping for improved EPS system stability

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5528551A (en) * 1987-05-21 1996-06-18 Texas Instruments Inc Read/write memory with plural memory cell write capability at a selected row address
US5369621A (en) * 1992-08-26 1994-11-29 Hewlett-Packard Company Domino style address predecoder
JP2739802B2 (ja) * 1992-12-01 1998-04-15 日本電気株式会社 ダイナミックｒａｍ装置
JPH06275073A (ja) * 1993-03-22 1994-09-30 Matsushita Electric Ind Co Ltd デコード装置
US5550776A (en) * 1994-04-06 1996-08-27 Samsung Electronics Co., Ltd. Semiconductor memory device capable of driving word lines at high speed
JP2812154B2 (ja) * 1993-07-27 1998-10-22 日本電気株式会社 半導体記憶装置

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