KR900005469A - 시리얼 입출력 반도체 메모리 - Google Patents

시리얼 입출력 반도체 메모리 Download PDF

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Abstract

내용 없음

Description

시리얼 입출력 반도체 메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제6도는 본 발명에 따른 반도체 메모리의 제1실시예의 주요부를 보여주는 시스템 블록도.
제7도는 제6도에서 보여준 시리얼 억세스 회로의 한 실시예를 보여주는 시스템 블록도.
제8도는 제7도에서 보여준 시프트 레지스터의 주요부의 한 실시예를 보여주는 시스템 블록도.
제9도는 디코우더의 한 실시예와 그 관련부분을 보여주는 시스템 블록도.

Claims (20)

  1. 데이타를 시리얼 출력하며:다수의 비트 데이타를 기억하는 시리얼 데이타 레지스터; 서로 결합된 입력과 출력단을 가지며 클록신호에 응답하는 내용을 시프트하는 제1시프트 레지스터; 서로 결합된 입력과 출력단을 가지며, 상기 제1시프트 레지스터의 최상위 비트로부터 얻어진 시스트 클록신호에 응답하여 그 내용을 시프트하는 제2시프트 레지스터; 및 상기 제1및 제2시프트 레지스터내의 다수의 비트데이타를 내부 어드레스로써 수신하며, 상기 시리얼 데이타 레지스터에 연결되고 내부 어드레스에 기초하여 다수비트에서 출력되는 비트를 지정하는 디코우더로 구성되는 것을 특징으로 하는 반도체 메모리.
  2. 제1항에 있어서, 서로 결합된 입력과 출력단을 가지며 상기 제2시프트 레지스터의 최상위 비트로부터 얻어진 시프트 클록 신호에 응답하여 그 내용을 시프트하는 제3시프트 레지스터, 상기 제1, 제2및 제3시프트 레지스터내에 다수의 비트 데이타를 내부 어드레스로서 수신하고 내부 어드레스에 기초하여 다수의 비트에서 출력되는 비트를 지정하는 상기 디코우더를 더 포함하는 것을 특징으로 하는 반도체 메모리.
  3. 제1항에 있어서, 서로 결합된 입력과 출력단을 가지며 이전단계에서 시프트 레지스터의 최상위 비트로부터 얻어지는 시프트 클록신호에 응답하여 그 내용을 시프트하는 다수의 제3 시프트 레지스터, 상기 제1,제2 및 제3 시프트 레지스터내에 다수의 비트 데이타를 내부 어드레스로서 수신하며 내부 어드레스에 기초하여 다수비트에서 출력되는 비트를 지정하는 상기 디코우더를 더 포함하는 것을 특징으로 하는 반도체 메모리.
  4. 제1항에 있어서, 상기 제1 및 제2시프트 레지스터는 외부 2진 어드레스를 디코우드시켜 얻어진 초기 값으로 설정되는 것을 특징으로 하는 반도체 메모리.
  5. 제1항에 있어서, 상기 시리얼 데이타 레지스터에 연결된 랜덤 엑세스 메모리 셀 어레이, 상기 랜덤 억세스 메모리 셀 어레이로 억세스시키는 로우 어드레스를 디코우드하는 로우 디코우더, 및 상기 랜덤 억세스 메모리 셀 어레이로 억세스시키는 칼럼 어드레스를 디코우드하며, 컬럼 어드레스를 프리디코우드하는 제1컬럼 디코우더와 상기 제1컬럼 디코우더의 출력을 디코우드하는 제2컬럼 디코우더로 구성되고, 상기 제1컬럼 디코우더의 상기 출력은 상기 제1 및 제2시프트 레지스터내에 초기값으로 설정되는 컬럼 디코우더를 더 포함하는 것을 특징으로 하는 반도체 메모리.
  6. 시리얼로 데이타를 출력하며:M〉3일때 데이타의 2M비트를 기억하는 시리얼 데이타 레지스터;각각은 서로 결합된 입력과 출력단을 가지며, N〉1인 경우, 2M/N비트 데이타를 기억하고, 그 중 하나는 클록 신호에 응답하여 그 내용을 시프트하며, 잔여 N-1시프트 레지스터는 이전단계에서 시프트 레지스터의 최상위 비트로부터 얻어진 스프트 클록 신호에 응답하여 그 내용을 각각 시트트하는 N시프트 레지스터; 및 상기 N시프트 레지스터내에 다수의 비트를 내부 어드레스로서 수신하며, 내부 어드레스에 기초하여 다수의 비트에서 출력되는 비트를 지정하며 상기 시리얼 데이타 레지스터에 결합되는 디코우더를 포함하는 것을 특징으로 하는 반도체 메모리.
  7. 제6항에 있어서, 각각의 상기 N시프트 레지스터는 외부 M/N-비트 2진 어드레스를 디코우드시켜 얻어진 초기값으로 설정되는 것을 특징으로 하는 반도체 메모리.
  8. 다수의 워드 라인중 하나와 다수의 비트 라인중 하나에 각각 연결된 다수의 메모리 셀을 포함하는 메모리 셀 어레이; 상기 메모리 셀 어레이의 일 워드에 대응하는 다수의 비트 셀을 포함하는 시리얼 데이타 레지스터; 어드레스 신호를 디코우드하며, 디코우드된 결과에 기초하여 상기 시리얼 데이타 레지스터의 각 비트 셀로 연속 억세스시키는 제1디코우더 수단; 어드레스 신호의 각 디지트에 대응하고, 각각은 m과 n이 m≥0과 m≥2를 만족하는 정수일 때 루프를 형성하도록 접속되는 n레지스터를 포함하는 m+1시프트 레지스터로 구성되는 레지스터 그룹; 클록신호에 응답하여 어드레스 신호의 최하위 디지트에 대응하는 상기 시프트 레지스터중 하나의 내용을 시프트하는 시프트 수단; 및 어드레스 신호의 제 i외상위 디지트에 대응하는 상기 시프트 레지스터중 임의의 제1레지스터로부터 수신된 캐리정보를 어드레스 신호의 제(i+1)최상위 디지트에 대응하는 시프트 레지스터중 임의의 제2레지스터로 전송하는 전송수단으로 구성되며, 상기 시프트 레지스터의 출력신호가 상기 어드레스 신호로 사용되는 것을 특징으로 하는 반도체 메모리.
  9. 제8항에 있어서, n+1 디지트가 n0,n1,...nm일때, 상기 레지스터 그룹은 상기 어드레스 신호로써(m+1)디지트 n-진 신호를 출력하며, 각각의 상기 시프트 레지스터는 n진 신호의 대응하는 m+1 디지트를 출력하는 것을 특징으로 하는 반도체 메모리.
  10. 제9항에 있어서, m=2이고 n=8인 것을 특징으로 하는 반도체 메모리.
  11. 제8항에 있어서, 상기 레지스터는, 클록신호를 카운트하는 n카운터, j=2,3,...n-1일때 제(j-1)카운터의 출력을 수신하고 제(j+1)카운터로 그 출력을 출력시키는 제j카운터, 제(n+1)카운터의 출력을 수신하고 제1카운터로 그 출력을 출력시키는 제n카운터로 구성되는 것을 특징으로 하는 반도체 메모리.
  12. 제8항에 있어서, 외부 어드레스를 디코우드시켜 디코우드 결과에 기초하여 상기 메모리 셀 어레이내의 소정 메모리 셀로 억세스시키는 제2디코우더를 더 포함하는 것을 특징으로 하는 반도체 메모리.
  13. 제12항에 있어서, 상기 메모리 셀 어레이로 및 그로부터 랜덤 데이타를 입력 및 출력하는 상기 제2디코우더 수단과 결합된 제1입력/출력수단, 및 상기 시리얼 데이타 레지스터로 및 그로부터 시리얼 데이타를 입력 및 출력하는 상기 시리얼 데이타 레지스터와 결합된 제2입력/출력수단을 더 포함하는 것을 특징으로 하는 반도체 메모리.
  14. 제8항에 있어서, 용장 어드레스 신호에 기초하여 상기 메모리 셀 어레이내의 용장 메모리 셀을 동작시키는 용장 어드레스 스위칭 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리.
  15. 제14항에 있어서, 상기 용장 어드레스 스위칭 회로가, 용장 어드레스 신호가 각각의 상기 시프트 레지스터의 출력신호에 기초하여 용장 메모리 셀을 작동시키는 신호를 상기 제1디코우더 수단에 공급하는 용장 어드레스 판별 회로로 구성되는 것을 특징으로 하는 반도체 메모리.
  16. 제8항에 있어서, 용장 어드레스 신호를 발생하며 발생된 용장 어드레스 신호에 따라 선택적으로 용해되어 절단되는 용장 퓨즈를 포함하는 용장 어드레스 발생수단과 어드레스 신호가 용장 어드레스 신호와 일치할 때 상기 메모리 셀 어레이내의 용장 메모리 셀을 동작시키는 용장 스위치 신호를 상기 제1디코우더 수단에 공급하는 용장 판별 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리.
  17. 제16항에 있어서, 상기 용장 어드레스 발생 수단의 용장 퓨즈는 상기 레지스터 그룹의 각 출력신호에 그룹을 이루는 것을 특징으로 하는 반도체 메모리.
  18. 제17항에 있어서, 용장 퓨즈 그룹의 수는 m+1이고 각 그룹내의 용장 퓨즈의 수는 n인 것을 특징으로 하는 반도체 메모리.
  19. 제18항에 있어서, 상기 레지스터 그룹은 상기 어드레스 신호로써(m+1)디지트 n-진 신호를 출력하고, m+1디지트가 n0,n1,...nm일때 각각의 상기 시프트 레지스터 는 n-진 신호의 m+1디지트중 대응하는 하나를 출력히고, 상기 용장 어드레스 발생수단은 상기 용장 어드레스 신호로써 (m+1)디지트 n-진 신호를 출력하는 것을 특징으로 하는 반도체 메모리.
  20. 제19항에 있어서, m=2이고, n=8인 것을 특징으로 하는 반도체 메모리.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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