RU2055391C1

RU2055391C1 - Запоминающее устройство

Info

Publication number: RU2055391C1
Authority: RU
Inventors: Александр Минович Селигей
Original assignee: Александр Минович Селигей
Priority date: 1991-09-24
Filing date: 1991-09-24
Publication date: 1996-02-27

Abstract

Изобретение относится к вычислительной технике, в частности к защите данных от несанкционированного доступа в запоминающих устройствах. Устройство содержит блок 1 кодирования, блок 2 декодирования, модули 3 памяти, блок 7 управления. 2 з. п. ф-лы, 1 табл., 2 ил.

Description

Изобретение относится к вычислительной технике и может быть использовано для защиты данных от несанкционированного доступа.

Недостатком известных устройств является их сравнительно низкий уровень защиты данных.

Цель изобретения повышение уровня защиты данных.

Блок кодирования содержит два узла коммутации и по числу информационных разрядов элементы ИСКЛЮЧАЮЩИЕ ИЛИ, первые входы которых подключены к выходам первого узла коммутации, входы которого являются первыми входами блока, причем выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ являются выходами блока, вторые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ подключены к выходам второго узла коммутации, входы которого являются вторыми входами блока.

Блок декодирования содержит два узла коммутации и по числу информационных разрядов элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, первые входы которых являются первыми входами блока, вторые входы подключены к выходам первого узла коммутации, входы которого являются вторыми входами блока, причем выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ подключены к входам второго узла коммутации, выходы которого являются выходами блока.

На фиг. 1 представлена блок-схема устройства; на фиг. 2 принципиальная электрическая схема устройства.

Устройство содержит блок 1 кодирования, блок 2 декодирования, модули 3 памяти. Адресные входы последних являются адресными входами 4 устройства, а выходы информационных разрядов подключены к первым входам блока 2 декодирования, выходы которого являются информационными выходами 5 устройства. Первые входы блока 1 кодирования являются информационными входами 6 устройства, а выходы подключены к входам информационных разрядов модулей памяти, входы выборки и запуска которых подключены к одноименным выходам блока 7 управления, выход признака "конец операции" которого является одноименным выходом 8 устройства. Входы записи и считывания блока 7 управления являются одноименными входами 9 устройства. Вторые входы блока 1 кодирования объединены с вторыми входами блока 2 декодирования и подключены к адресным входам 4 устройства.

Блок 1 кодирования содержит два узла 10, 11 коммутации и по числу информационных разрядов элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 12, первые входы которых подключены к выходам первого узла 10 коммутации, входы которого являются первыми входами блока. Выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 12 являютcя выходами блока, вторые входы элементов ИСKЛЮЧАЮЩЕЕ ИЛИ 12 подключены к выходам второго узла 11 коммутации, входы которого являются вторыми входами блока.

Блок 2 декодирования содержит два узла 13, 14 коммутации и по числу информационных разрядов элементы ИСКЛЮ- ЧАЮЩЕЕ ИЛИ 15, первые входы которых являются первыми входами блока, вторые входы подключены к выходам первого узла 13 коммутации, входы которого являются вторыми входами блока. Выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 15 подключены к входам второго узла 14 коммутации, выходы которого являются выходами блока.

В качестве элементов устройства могут быть использованы, например, модулей 3 памяти микросхемы ОЗУ КР565РУ2А, К565РУ7 или ППЗУ КР556РТ18, К573РФ4, узлов 10, 11, 13, 14 коммутации наборные поля с проводными перемычками, элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 12, 15 микросхемы К555ПП5, блока 7 управления элемент И микросхема К555ЛА3, одновибраторы G1 микросхема К555АГ3, триггеры Т микросхемы К555ТМ2.

Запоминающее устройство работает следующим образом.

На адресные входы 4 устройства поступает код адреса выбранной ячейки в одном из модулей 3 памяти. В режиме записи на информационные входы 6 поступает слово данных. Блок 1 кодирования преобразует исходные данные и адрес ячейки в зашифрованный вид (код). Код с выходов блока 1 кодирования записывается в модули памяти. В случае использования в модулях памяти микросхем ППЗУ блок кодирования вводится в состав программатора. Запись кода осуществляется по сигналу "Запись", поступающему на управляющий вход 9 устройства.

В режиме чтения на управляющий вход 6 поступает сигнал "Чтение". По адресу на адресных входах 4 из соответствующего модуля 3 памяти считывается код, который поступает на входы блока 2 декодирования. Блок декодирования по адресу и коду обеспечивает получение на информационных выходах устройства исходного слова данных.

На выходе 8 блоком 7 управления формируется сигнал "Конец операции" как в режиме записи, так и в режиме чтения информации.

В таблице приведен пример записи и чтения байта данных в устройстве.

Claims

1. ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее блок декодирования, модули памяти, адресные входы которых соединены с первыми входами блока декодирования и являются адресными входами устройства, входы выборки и запуска модулей памяти подключены к одноименным выходам блока управления, выход признака "Конец операции" которого является одноименным выходом устройства, входы записи и считывания блока управления являются одноименными входами устройства, отличающееся тем, что в него введен блок кодирования, первые входы которого являются информационными входами устройства, вторые входы соединены с адресными входами устройства, а выходы подключены к информационным входам модулей памяти, информационные выходы модулей памяти соединены с вторыми входами блока декодирования, выходы которого являются информационными выходами устройства.

2. Устройство по п. 1, отличающееся тем, что блок кодирования содержит два узла коммутации и по числу информационных разрядов элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, первые входы которых подключены к выходам первого узла коммутации, входы которого являются первыми входами блока, а выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ являются выходами блока, вторые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ подключены к выходам второго узла коммутации, входы которого являются вторыми входами блока.

3. Устройство по п. 1, отличающееся тем, что блок декодирования содержит два узла коммутации и по числу информационных разрядов элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, первые входы которых являются первыми входами блока, вторые входы подключены к выходам первого узла коммутации, входы которого являются вторыми входами блока, выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ подключены к входам второго узла коммутации, выходы которого являются выходами блока.