KR970063260A - 프리 디코더 회로 및 디코더 회로 - Google Patents
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Abstract
[요약]
DRAM 시스템에 있어서, 데이터 전송 속도의 고속화를 도모하기 위해서, 1사이클로 연속한 어드레스에 격납되어 있는 2개의 데이터를 취출하다. 또한, 연속한 데이터는 블록 간에 걸쳐 있어도 좋다.
[해결수단]
프리디코더에 자릿수 올림, 자릿수 내림(shift up, shift down)을 나타내는 출력 신호를 추가하여, 상기 신호를 디코더에 공급한다. 디코더는 상기 신호를 받아 입력 어드레스에 의해서 지정된 어드에서에 관계되는 블럭보다도 상위 또는 하위의 블럭에도 액세스 가능하다. 구체적으로는 하나의 블럭으로부터 인접하는 블럭에 대하여 선을 배치하고, 자릿수 림 신호등에 따라서 상기 선을 활성화할 수 있도록 한다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명에 따른 프리 디코더의 동작을 도시하는 도면.
제5도는 본 발명에 따른 디코더의 동작을 도시하는 도면.
Claims (8)
- 소정수의 어드레스선으로 구성되는 어드레스선 그룹으로 분할되며, 상기 어드레스선 그룹이 입력 어드레스에 관계되는 비트열의 상위 비트열에 의해서 규정되는 다수의 어드레스선 중에서 상기 입력 어드레스에 관계되는 비트열의 하위트열에 의해 규정되는 제1어드레스선과 제2어드레스선을 선택하는 디코더회로에 접속되는 프리디코더 회로에 있어서, 상기 프리디코더 회로에 입력되는 상기 하위 비트열의 비트수에 대응하는 번호가 붙인 출력선과, 상기 제1어드레스선에 관계되는 제1어드레스와 상기 제2어드레스선에 관계되는 제2어드레스와 대소 관계를 지정하는 지정 입력과, 상위의 상기 어드레스선 그룹에 자릿수 올림을 위한 자릿수 올림 신호선을구비하고 있고, (1) 상기 지정 입력에 의해 상기 제2의 어드레스가 상기 제1어드레스보다도 큰 것을 지정한경우에 있어서, 상기 제1어드레스가 상기 어드레스선 그룹 중에 있어서 최대일 때는 최대 번호에 관계되는제1출력선과, 최소 번호에 관계되는 제2의 출력선과, 상기 자릿수 올림 신호선을 활성화하며, (2) 상기 지정입력에 의해 상기 제2어드레스가 상기 제1어드레스보다도 큰 것을 지정한 경우에 있어서, 상기 제1어드레스가상기 어드레스선 그룹 중에 있어서 최대가 아닐 때는, 상기 하위비트에 대응하는 제1출력과, 상기 제1출력선의번호에 연속하며, 또한, 보다 큰 번호를 갖는 제2출력선을 활성화하는 프리디코더 회로.
- 소정수의 어드레스선으로 이루어지는 어드레스선 그룹으로 분할되어, 상기 어드레스선 그룹이 입력 어드레스에 관계되는 비트열의 상위 비트열에 의해서 규정되는 다수의 어드레스선 중에서, 상기 입력 어드레스에 관계되는 비트열의 하위피트열에 의해 규정되는 제1어드레스선과 제2어드레스선을 선택하는 디코더회로에 접속되는 프리디코더회로에 있어서, 상기 프리디코더회로에 입력되는 상기 하위비트열의 비트수에 대응하는 번호가 붙여진 출력선과, 상기 제1어드레스선에 관계되는 제1어드레스와 상기 제2어드레스선에 관계되는 제2어드레스와의 대소 관계를 지정하는 지정 입력과, 하위의 상기 어드레스선 그룹에 자릿수 내림하기 위한 자릿수내림 신호선을 구비하고 있으며, (1) 상기 지정입력에 의해 상기 제2어드레스가 상기 제1어드레스보다도 작은 것을 지정한 경우에 있어서, 상기 제1어드레스가 상기 어드레스선 그룹 중에 있어서 최소일 때는 최소 번호에관계되는 제1출력선과, 최대 번호에 관계되는 제2출력선과, 상기 자릿수내림 신호선을 활성화하며, (2) 상기지정 입력에 의해 상기 제2어드레스가 상기 제1어드레스 보다도 작은 것을 지정한 경우에 있어서, 상기 제1어드레스가 상기 어드레스선 그룹 중에 있어서 최소가 아닐 때는 상기 하위 비트에 대응하는 제1출력선과, 상기 제1출력선의 번호에 연속하며, 또한, 보다 작은 번호를 갖는 제2출력선을 활성화하는 프리디코더회로.
- 소정수의 어드레스선으로 이루어지는 어드레스선 그룹으로 분할되며, 상기 어드레스선 그룹이 입력 어드레스에 관계되는 비트열의 상위 비트열에 의해서 규정되는 다수의 어드레스선 중에서, 상기 입력 어드레스에 관계되는 하위비트열에 의해 규정되는 제1어드레스선과, 상기 제1어드레스선에 인접하여 보다 큰 어드레스를 갖는 제2어드레스선을 선택하기 위한 디코더 회로에 있어서, 프리디코더 회로에 의해서 출력된 입력 어드레스에 관계되는 신호를 입력하는 다수의 입력선과, 자릿수 올림을 나타내는 신호를 입력하는 제1입력선과, 다수의 어드레스선을 구비하며, 상기 제1어드레스선에 관계되는 제1어드레스가 제1어드레스선 그룹 중에 있어서 최대일 때는, 상기 제1어드레스선 그룹보다도 상위에 인접하는 제2어드레스선 그룹 중에 있어서 최소인 제2어드레스에 관계되는 제2어드레스선을 선택하기 위해서, 상기 제1어드레스선 그룹에서 상기 제2어드레스선 그룹으로 연장되는 선이 상기 제1입력선에 의해서 활성화되는 것을 특징으로 하는 디코더 회로.
- 제3항에 있어서, 상기 제1입력선과 상보적인 제2입력선을 구비하며 상기 제1어드레스가 상기 제1어드레스선 그룹에 있어서 최대가 아닐 때에, 상기 제2입력선을 동일한 상기 어드레스선 그룹내의 어드레스선을 활성화하는 것을 특징으로 하는 디코더 회로.
- 소정수의 어드레스선으로 이루어지는 어드레스선 그룹으로 분할되어, 상기 어드레스선 그룹이 입력 어드레스에 관계되는 비트열의 상위 비트열에 의해서 규정되는 다수의 어드레스선 중에서, 상기 입력 어드레스에 관계되는 하위 비트열에 의해 규정되는 제1어드레스선과, 상기 제1어드레스선에 인접하여 보다 큰 어드레스를 갖는 제2어드레스선을 선택하기 위한 디코더 회로에 있어서, 프리디코더 회로에 의해서 출력된 입력어드레스에 관계되는 신호를 입력하는 다수의 입력선과, 자릿수 내림을 나타내는 신호를 입력하는 제1입력선과, 다수의 어드레스선을 구비하며, 상기 제1어드레스선에 관계되는 제1어드레스가 제1어드레스선 그룹 중에 있어서 최소일때는, 상기 제1어드레스선 그룹보다도 하위에 인접하는 제2어드레스선 그룹 중에 있어서, 최대인 제2어드레스에 관계되는 제2어드레스선을 선택하기 위해서, 상기 제1어드레스선 그룹에서 상기 제2어드레스선 그룹으로연장되는 선이 상기 제1입력선에 의해서 활성화되는 것을 특징으로 하는 디코더 회로.
- 제5항에 있어서, 상기 제1입력선과 상보적인 제2입력선을 구비하여, 상기 제1어드레스가 상기 제1어드레스선 그룹에 있어서 최소가 아닐 때에, 상기 제2입력선을 동일한 상기 어드레스선 그룹내의 어드레스선을 활성화하는 것을 특징으로 하는 디코더 회로.
- DRAM 시스템으로서, DRAM 셀 어레이로 이루어지는 메모리 셀 어레이와, 상기 메모리 셀 어레이에 접속되는 행 어드레스 디코더와, 상기 메모리 셀 어레이에 접속되는 칼럼 어드레스 디코더수단을 구비하고, 상기 칼럼 어드레스 디코더수단은 제1항에 해당하는 프리디코더 회로와, 제3항에 해당하는 디코더 회로로 구성되는 것을 특징으로 하는 DRAM 시스템.
- DRAM 시스템으로서, DRAM 셀 어레이로 이루어지는 메모리 셀 어레이와, 상기 메모리 셀 어레이에 접속되는 칼럼 어드레스 디코더 수단을 구비하고, 상기 칼럼 어드레스 디코더 수단은 제2항에 해당하는 프리디코더 회로와, 제4항에 해당하는 디코더 회로로 구성되는 것을 특징으로 하는 DRAM 시스템.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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