JPH01204293A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリに関し、とくに複数の出力ポート
を有する半導体メモリに関する。

〔従来の技術〕

メモリ技術の発展に伴い、従来の単一ポートメモリに代
わって１チツプ上に複数のポートを備えるデュアルポー
トメモリが開発され実用化されている。このデュアルポ
ートメモリは単一チップ上に複数の出力ポートを有して
いるため、複数のデータを非同期に処理することができ
るという大きな利点をもっている。例えば、近年著しい
発展を遂げた画像処理分野においては、画像データを保
持するメモリ　（ビデオメモリと呼ばれている）として
、このデュアルポートメモリが使用されている。この種
のデュアルポートメモリはランダムアクセスポートとシ
リアルアクセスポートとを単一チップ上に含んでいる。

ランダムアクセスポートは従来のＲＡＭ　（ランダムア
クセスメモリ）に具備されているポートと同じで、１ビ
ツト出力用のメモリの場合にはランダムにアクセスされ
た１つのメモリセルに対して１ビツトのデータのり−ド
／ライトを行なうためのポートであり、また多ビツト並
列出力用のメモリの場合には複数ビットのメモリセルの
データを同時にリード／ライトするポートである。一方
、後者のシリアルアクセスポートは通常１ワ一ド分のビ
ット数に対応するバッファ（以下、ラインバッファとい
う）を有し、セルアレイの中で行アドレスによって選択
された一本のワード線に接続されている１ワ一ド分のメ
モリセルの内容を同時に取り込み、これらをシリアルに
外部へ出力するポートである。

かかるデュアルポートメモリにおいては、ランダムアク
セスポートとシリアルアクセスポートとを非同期に使用
することができるため、ＣＰＵからビデオメモリへの画
像データのリード／ライトとビデオメモリから表示装置
（例えばＣＲＴや液晶表示装置等）への表示データのリ
ードとを非同期に行なうことができる。従って、ＣＰＵ
の処理効率の向上１表示処理の高速化／簡素化ができる
とともに、ＴＶやＶＴＲ等のディジタル化にも大きく寄
与できるというメリットがある。

以下に、第５図のメモリブロック図を参照して従来のデ
ュアルポートメモリの基本概念を説明する。ランダムア
クセスポート（以下ＲＡＭポートという）は、メモリセ
ルアレイ５０．ロウデコーダ５１．カラムデコーダ５２
．センスアンプ群５３およびセンスアンプを介して読み
出されたデータを外部へ出力したり、外部から入力され
たデータをメモリセルアレイに書込むためのランダムポ
ート５４を有し、シリアルアクセスポート（以下ＳＡＭ
ボートという）はメモリセルアレイ５０内の１ワ一ド分
（１本のワード線に接続されている全てのセル）のデー
タを一時保持する機能を有するワードデータ保持回路（
以下、ラインバッファという）５５と、ラインバッファ
に格納された１ワ一ド分のデータのうち任意のビットか
ら順番に指定する機能を有するシリアルポインタ５６　
（通常プログラマブルシフトレジスタが使用される）と
、シリアルポインタ５６によって指定されたビットをシ
リアルに外部へ出力したり、あるいは外部からシリアル
に入力されるデータをラインバッファに書込むためのシ
リアルポート５７を含む。なお、ランダムボート５４お
よびシリアルポート５７には外部端子が必要本数分接続
されるが、ここでは図示を省略する。

上述したデュアルポートメモリの動作を以下に述べる。

第５図からシリアルアクセスポートを取り除くと従来の
ランダムアクセスメモリと同じになり、外部から与えら
れるアドレスの上位側がロウデコーダ５１に入力されて
１本のワード線が選択され、上記アドレスの下位側かカ
ラムデコーダ５２に入力されて一本のビット線が選択さ
れる。

その結果、これら選択されたワード線とビット線との交
点に位置するメモリセルがアクセスされリードモードも
しくはライトモードに応じてデータのリード／ライトが
行なわれる。一方、シリアルアクセスポートのラインバ
ッファ５５はランダムアクセスポート内のセンスアンプ
群５３の各入出力節点と転送ゲート群５８を介して結合
されており、データ転送モードと呼ばれる特定のサイク
ル時のみすべての転送ゲートを開きメモリセルアレイ５
０とラインバッファ５５とを電気的に接続するように設
計されている。前記データ転送モードとはランダムアク
セスポートがリードサイクルおよびライトサイクルのい
ずれでもないメモリサイクルであり、この期間にメモリ
セルアレイ５０中の１ワ一ド分のデータが一括してライ
ンバッファ５５に転送され、あるいはラインバッファ５
５内の１ワ一ド分のデータが一括してメモリセルアレイ
５０に転送される。データ転送モードは外部から入力さ
れるＲＡＳ　（ロウアドレスストローブ）信号およびＯ
Ｅ　（アウトプットイネーブル）信号を用いて設定する
ことができ、これらの信号によって転送ゲート群５８の
開閉を制御する制鍾信号５９が作り出されている。

データ転送モードによってメモリセルアレイ５０内の１
ワ一ド分のデータがラインバッファ５５に書込まれると
、転送ゲート群５８はすべて閉じられる。この結果、ラ
ンダムアクセスポートとシリアルアクセスポートとは電
気的に切り離される。

従って、例えばラインバッファ５５の内容をシリアルに
シリアルポート５７から外部へ出力するのと同時に、ラ
ンダムボート５４を介してメモリセルアレイ５０へ外部
からデータを書込んだりあるいは外部へデータを読み出
すことができる。即ち、ランダムアクセスポートとシリ
アルアクセスポートとを同時に、かつ互いに非同期に操
作することができるので、メモリの使用効率が大幅に向
上する。なお、シリアルアクセスポートのラインバッフ
ァ５５に複数ワード分（例えば４ワ一ド分）の容量をも
たせれば、シリアルポート５７を介して４ビツトの並列
データを同時に入出力することができるのは明らかであ
る。

しかるに、第５図に示したデュアルポートメモリを実際
にチップ上に実現するためには、第６図のようなレイア
ウト設計が行なわれている。即ち、メモリセルアレイ５
０を２分割（セルアレイ（ａ）と（ｂ））　１．て、左
右に配置し、夫々にセルアレイ（ａ）のセンスアンプ群
（ａ）およびラインバッファ（ａ）　、並びにセルアレ
イ（ｂ）のセンスアンプ群（ｂ）およびラインバッファ
（ｂ）を設け、その中央にカラムデコーダ５２とシリア
ルポインタ５６とを設けるようになされている。この理
由は、主としてセンスアンプの感度を劣化させないため
である。

即ち、セルアレイを１ブロツク化すると、デイジット線
が長くなり、デイジット線に付加される浮遊容量が増え
るとともに、センスアンプの負荷（セル数）が増加する
ためセンス感度が悪くなってしまう。さらに、デイジッ
ト線のプリチャージ時間が長くなり、メモリの応答速度
が悪化する。

このため、セルアレイを複数のブロックに分割してデジ
ット線の長さを短か＜シ、かつセンスアンプを各ブロッ
ク毎に設けてセンス感度が低下しないようにしている。

また、プリチャージ時間を短かくして高速応答できるよ
うにしている。なお、セルアレイの分割に応じてロウデ
コーダも分割されるが、ロウデアドレスは分割されたロ
ウデコーダに対して共通に印加され、２つのセルアレイ
（ａ）および（ｂ）は同時に活性化される。よって、第
６図ではセルアレイ（ａ）と（ｂ）とを合わせて第５図
のメモリセルアレイ５０の１ワ一ド分となる。

以上、第５図および第６図を参照してデュアルポートメ
モリの基本的な構成について説明したが、大容量のメモ
リを１チツプ上に集積化するためには更に改善が要求さ
れる。その１つとして低電圧駆動による低消費電力化の
要求が強い。この要求を満足するため第７図に示す改善
案が提供されている。第７図は改善されたデュアルポー
トメモリチップのレイアウト図である。同図から明らか
なように、メモリ全体が複数のプレーン（例では４プレ
ーン）に分割され、ロウアドレスの上位ビットの内容に
応じて任意の１つのプレーンだけが選択され、他のプレ
ーンは非選択状態となるように工夫されている。以下、
これをデコーダ分割方式と呼ぶ。各プレーンは第６図に
示したメモリレイアウトと同じで、第６図のメモリを複
数個集合せしめて１つの大容量メモリが構成されている
と見ることができる。第７図ではロウアドレスレジスタ
７０に入力されたロウアドレスのうち上位２ビツトがプ
レデコーダ７１に印加され、その内容に応じて各プレー
ン内の２つのロウデコーダがペアとして選択される。例
えば、上位ビットが「０゜０」の時はプレーン１が、ｒ
ｏ、　ＩＪの時はプレーン２が、ｒｌ、ＯＪの時はプレ
ーン３が、ｒｌ、ＩＪの時はプレーン４が選択される、
ロウアドレス中の前述した上位２ビツトを除く他のビッ
トは各プレーンのロウデコーダ対に共通に印加される。

このようにすれば、ロウアドレスの上位２ビツトの内容
に従って唯一つのプレーンのみが選択される。選択され
たプレーンは活性化されメモリ動作を行なうが、非選択
状態にある残りのプレーンは非動作状態となる。従って
、これら非動作状態にあるプレーンにおいては、デコー
ダやセンスアンプは非活性状態となり、もちろんメモリ
のリフレッシュも行なわれない。よって、選択されたプ
レーンのみで電力が消費されるだけで、残りのプレーン
での不要な電力消費を節約することができ、低消費電力
の要求を満足することができるわけである。

〔発明が解決しようとする課題〕

上述したように大容量のデュアルポートメモリは低消費
電力で動作可能となったが、以下に述べる欠点が顕著に
なり更に改善が必要であることが判明した。

すなわち、セルアレイの分割化が進むにつれ、デュアル
ポートメモリの核となるラインバッファの数を分割数に
比例して増やさなければならない。

従って、セルアレイ全体のトータルの面積は分割しても
差程変らないが、ラインバッファの占める面積は分割数
に比例して増加してしまう。この結果、メモリセルアレ
イの容量が制御されてしまうという問題がある。とくに
、ラインバッファを有するシリアルアクセスポートはセ
ルアレイを含むランダムアクセスポートとは非同期に動
作できるものでなければならない以上、アレイ中のメモ
リセルにダイナミック型メモリトランジスタを採用した
としても、ラインバッファはリフレッシュが不要なスタ
ティック型の・メモリトランジスタを用いることが望ま
しい。しかるに、スタティック型のメモリトランジスタ
が必要とする面積はダイナミック型のメモリトランジス
タのそれに比べて非常に大きなものとなってしまう。さ
らに、ラインバッファ自体の消費電力を減らすためには
相補型ＭＯ８）ランジスタ（０ＭＯ８）構成としなけれ
ばならない。従って、ラインバッファとして１ワ一ド分
の容量をもつバッファを作成するためには、メモリセル
アレイ中で１ワ一ド分のメモリセルが占める面積の約１
０倍の面積が必要となり、メモリセルアレイの分割数を
増加するに従い、ラインバッファの占有面積が無視でき
なくなってしまうという新たな問題に直面することにな
る。

ここで、１一つのプレーン内に存在する２つのラインバ
ッファを共用できれば、ラインバッファ全体の占有面積
を半減することができるのであるが、第６図および第７
図に示すように１つのプレーン内の２つのブロック（す
なわち、プレーン１の場合はセルアレイ（ａ）を含むブ
ロックとセルアレイ（ｂ）を含むブロック）は同時に選
択されるものである以上、そこに存在するラインバッフ
ァ（ａ）と（ｂ）とを共用することは困難である。この
ことを第８図を参照してより詳しく説明する。

第８図は第７図のプレーン１の内部回路ブロック図であ
る。なお他のプレーン内の回路ブロックも第８図のもの
と同じであることはいうまでもない。各プレフンは第８
図に代表されるように、分割された２つのブロックを有
し、第１ブロツクにはメモリセルアレイ（ａ）およびそ
のセンスアンプ群（ａ）とラインバッファ（ａ）とロウ
デコーダ（ａ）が存在し、第２ブロツクにはメモリセル
アレイ（ｂ）およびそのセンスアンプ群（ｂ）とライン
バッファ（ｂ）とロウデコーダ（ｂ）が存在する。２つ
のセルアレイ（ａ）と（ｂ）とのデイジット線を共通に
選択するカラムデコーダと、２つのラインバッファ（ａ
）と（ｂ）とのアドレスを共通に指定するシリアルポイ
ンタとは２つのブロックに対して共用することができる
。メモリセルアレイ（ａ）とラインバッファ（ａ）とは
第１の転送ゲート群８０により結合され、メモリセルア
レイ（ｂ）とラインバッファ（ｂ）とは第２の転送ゲー
ト群８１により結合される。これら第１および第２の転
送ゲート群８０゜８１はプレーン１を選択する信号およ
び前述したデータ転送モードを設定するために外部から
印加される信号（例えばＲＡＳ信号やＯＥ信号）に基い
てゲートの開閉を制御する回路８２からの制御信号Ｃ１
によって同時にオン／オフされる。第１ブロツクにはラ
ンダムポート（ａ）およびシリアルポーｈ　（ａ）を介
してデータ転送が行なわれ、第２ブロツクにはランダム
ボート（ｂ）およびシリアルポート（ｂ）を介してデー
タ転送が行なわれる。

今、例えばラインバッファ（ａ）と（ｂ）が夫々１ワ一
ド分の容量を有するものと仮定すれば、データ転送モー
ドではメモリセルアレイ（ａ）と（ｂ）から各１ワード
のデータが対応するラインバッファ（ａ）と（ｂ）とに
夫々同時に転送される。転送されたデータはシリアルポ
インタによって指定されるビットから順に各シリアルポ
ート（ａ）および（ｂ）を介して同時に外部へ出力され
る。この結果、２ビ、トのデータを並列に転送すること
ができる。

ここで、仮にラインバッファ（ａ）と（ｂ）とを共通化
して１本のラインバッファに置き換えた場合、各メモリ
セルアレイからラインバッファへのデータ転送は時分割
に行なわなければならなくなる。

従って、夫々の転送ゲート群（ａ）と（ｂ）のオン／オ
フも時分割に行なうように制御回路８２に構成を変更し
なければならず、そのために回路構成が非常に複雑にな
ってしまう。さらに、時分割転送のためにはデータ転送
モードとして本来の２倍の期間を割り当てなければなら
ないので、転送時間が長くなるという欠点もある。加え
て、シリアルポートからは同時に１ビツトの情報しか転
送できないので、外部とのデータ転送時間も長くなって
しまう。以上のように、従来ではラインバッファの数を
減らすことが非常に困難であった。

従って、本発明の目的はラインバッファの数を減らし、
その占有面積を縮小することができる半導体メモリを提
供することにあり、とくにそれによって低消費電力化が
防げらることのないデュアルポートメモリを提供するこ
とである。

〔課題を解決するための手段〕

本発明はプレーン内に存在する複数のブロックのどれも
が非選択状態にあるプレーンが同一チップ上に存在する
とその知見に基きなされたもので、選択状態にあるプレ
ーン内の少なくとも１つのブロックと非選択状態にある
プレーン内のいずれか少なくとも１つのブロックとを置
換することによって、プレーン内のラインバッファの共
通化を計ったことを特徴とする。換言すれば、本発明は
デコーダ分割方式のデュアルポートメモリにおいて、１
つのデコーダ選択信号によって活性化される複数のメモ
リブロックが同一プレーン内に複数個存在することがな
いように分散配置したことを特徴とするものである。

なお、本発明によれば１つのプレーン内でラインバッフ
ァを共用できるとともに必要に応じてセンスアンプをも
共用することができるようになっている。

〔実施例〕

次に、第１図を参照して本発明の一実施例について詳し
く説明する。第１図は本発明を４プレーンを有するデュ
アルポートメモリに適用した時のチップレイアウト図で
ある。単一の導体チップ上に４つのプレーン（デコーダ
分割方式によって分割されたプレーン）が存在し、各プ
レーン内には従来同様２つのメモリブロック（１ブロツ
クがデイジット線容量を低減するために分割された１つ
のメモリセルアレイを有する）が設けられている。しか
るに、従来プレーン１内に設けられていた２つのメモリ
ブロックのうち一方のメモリブロック（第１図ではメモ
リセルアレイ（ｂ）　、ロウデコーダ（ｂ）　、センス
アンプ群（ｂ）を含ムフロック）はプレーン１とは異な
るプレーン（第１図ではプレーン２）に設けられている
。一方、従来プレーン２内に存在していた２つのメモリ
ブコックノ５　チ一方のブロック（第１図ではメモリセ
ルアレイ（Ｃ）、センスアンプ（Ｃ）およびロウデコー
ダ（Ｃ）を含むブロック）をプレーン１に設けるように
している。同様に従来のプレーン３内の一方のメモリブ
コック（ｆ）と従来のプレーン４内の一方のメモリブロ
ック（ｇ）とが図示のように置換して配置されている。

なお、第１図中８個存在するメモリブロックはいずれも
同一の回路構成でよいため、ブロック自体の置換は不要
で、図示のようにデコーダ選択のための選択信号の配線
を変更するだけでよい。従って、回路設計上の大幅な変
更や制御のための付加回路を特別に別途設ける必要もな
いので、設計、製造も極めて簡単である。

以上のようなレイアウトを行なうことによって、各プレ
ーン内でラインバッファ（図中斜線を施した部分）を共
用することができる。従って、全体としてラインバッフ
ァの占める面積を従来に比べて半減することができる。

なお、実際の動作時は、ロウアドレスレジスタ７０に入
力されたロウアドレスの上位２ビツトをプレデコーダ７
１によってデコードされる。その結果、第１の選択信号
１０が発生されると、メモリブロック（ａ）と（ｂ）が
従来同様選択されるが、実際にはプレーン１内のメモリ
ブロック（ａ）とプレーン２内のメモリブロック（ｂ）
が選択され、他のメモリブロック（Ｃ）〜（ｈ）はすべ
て非選択状態となる。選択された２つのメモリブロック
（ａ）と（ｂ）では夫々のロウデコーダ（ａ）、　（ｂ
）が活性化されロウアドレスの上位２ビツトを除く残り
のビットが共通にデコードされる。この結果、各メモリ
ブロック内の１本のワード線が活性化される。

従って、活性化された２つのメモリブロックに対しては
夫々のランダムアクセスポートおよびシリアルアクセス
ポートが動作可能状態となり、ランダムアクセスポート
を使用するモードが設定されればランダムポートを介し
てメモリセルアレイ（ａ）および（ｂ）と外部装置（例
えばＣＰＵ）との間でデータ転送を行なうことができる
。また、データ転送モードが設定されれば、メモリブロ
ック（ａ）においてはセンスアンプ群（ａ）を介してプ
レーン１のラインバッファに１ワ一ド分のデータが転送
され、同時にメモリブロック（ｂ）においては°センス
アンプ群（ｂ）を介してプレーン２のラインバッファに
１ワ一ド分のデータが転送される。

この間プレーン１内のメモリブロック（Ｃ）とプレーン
２内のメモリブロック（ｄ）とは非活性状態にあるため
ラインバッファに対して何ら影響を及ぼすことはない。

さらに、データ転送モードが終了するとプレーン１およ
び２の各ラインバッファから対応するシリアルポートな
介して夫々ｌビットづつのデータが同時にかつシリアル
に外部装置（例えばＣＲＴや液晶表示装置等）へ出力さ
れる。

なお、２の動作はランダムアクセスポートの動作とは非
同期に行なわれるので、ランダムアクセスとシリアルア
クセスとをオーバーラツプして実行することもできる。

第１図中のプレーンを代表にしてその内部回路ブロック
図を第２図に示し、データ転送モードにおけるプレーン
内部の動作をより詳しく説明する。

第２図から明らからなように、メモリブロック（ａ）の
ロウデコーダはデコーダ選択信号線１０に接続され、メ
モリブロック（Ｃ）のロウデコーダはデコーダ選択線１
１に接続される。単一のラインバッファ（斜線部）が２
つのメモリブロック（ａ）と（Ｃ）に対して共用され、
ラインバッファの入出力端はブロック（ａ）のメモリセ
ルアレイ（ａ）のディジイツト線と転送ゲート群２０を
介して結合されるとともにブロック（Ｃ）のメモリセル
アレイ（ｃ）中のデイジット線と転送ゲート群２１を介
して結合される。ここで、メモリブロック（ａ）の転送
ゲート群２０は第８図と同様の機能を有する制御回路８
２から出力される信号２３によって制御されるが、メモ
リブロック（Ｃ）の転送ゲート群２１は制御回路８２か
ら出力される信号２４によって制御される。信号２３は
プレーン２のメモリブロック（ｂ）内の転送ゲート群を
制御し、信号２４はプレーン２のメモリブロック（ｄ）
内の転送ゲート群を制御することはいうまでもない。

かかる構成により、メモリブロック（ａ）と（ｂ）とが
選択されると、プレーン１のメモリブロック（ａ）とプ
レーン２のメモリブロック（ｂ）とが同時に活性化され
る。そして、データ転送モードが設定されると、信号２
３が発生され、プレーン１のメモリブロック（ａ）内の
転送ゲート群２０とプレーン２のメモリブロック（ｂ）
内の転送ゲート群（図示せず）が同時にオンされる。こ
の時、信号２４は発生されないので、プレーン１のメモ
リブロック（Ｃ）内の転送ゲート群２１およびプレーン
２のメモリブロック（ｄ）内の転送ゲート群（図示せず
）はともにオフ状態となる。従って、夫々のプレーン内
のラインバッファはいずれか一方のメモリセルアレイの
みと電気的に接続され、他方のメモリセルアレイとは電
気的に遮断されるので、各プレーン内でラインバッファ
を共用することが可能となる。また、シリアルポートも
プレーン内で共用することができる。

第３図および第４図は本発明の他の実施例を示すチップ
レイアウト図とプレーン内の回路ブロック図である。２
０例では、ラインバッファのみならず各プレーン内のセ
ンスアンプをも共用したものである。ここで、センスア
ンプによって増幅したデータをラインバッファに転送す
る場合、センスアンプを共用すると、第４図のようにラ
インバッファとセンスアンプとを接続する転送ゲート群
４０も２つのメモリブロック（ａ）と（Ｃ）に対して共
用することができる。しかしながら、センスアンプを共
用しているために各メモリセルアレイ（ａ）と（ｂ）は
夫々側々のスイッチングゲート群４１と４２を用いて結
合する必要がある。従って、いずれのブロックを用いる
かに応じて、スイッチングゲート群４１と４２のいずれ
か一方を選択するセルアレイ選択回路が必要となる。し
かし、セルアレイ選択回路４３を省略して、デコーダ選
択信号１０．１１によっていずれか一方のスイッチング
ゲート群が対応するロウデコーダと同期してオンされる
ようにしてもよい。かかる実施例によれば、多少の回路
変更だけでセンスアンプをも共用することができる。

以上第１〜４図を参照して本発明の２つの実施例を説明
したが、これらの実施例において各プレーン内のライン
バッファを夫々２ワ一ド分の容量をもつバッファ構成す
ると、４ビツトづつのデータをシリアルアクセスポート
を介して並列に順次取り出すことができる。しかしなが
ら、１つのラインバッファを２系統にして２本のワード
線分の容量をもたせると、２系統の各ラインバッファが
すぐ近くに隣接して配置され、しかも２つとも同時に動
作状態となる。従って、高密度化されたチップレイアウ
トでは、二系統のラインバッファ間で相互緩衝が生じ、
信号のリークやビット情報の反転が生じる危険性がある
。故にかかる不都合を解消するためには第９図のように
すればよい。

第９図は本発明の更に他の実施例を示すレイアウト図で
ある。同図より明らかなように、各プレーンには夫々２
つのメモリブロックを設け、各プレーン内には夫々１つ
のラインバッファを設ける。そして、各プレーンの一方
のメモリブロック（ａ）、　（ｂ）、　（ｃ）および（
ｄ）と他方のメモリブロック（ｅ）、　（Ｄ、　（ｇ）
および（ｈ）とを排他的に選択できるようにすればよい
。このために、ロウアドレスの上位１ビツトが“Ｈ”レ
ベルのときはメモリブロック（ａ）〜（ｄ）を選択し、
それが“Ｌ”の時はメモリブロック（ｅ）〜（ｈ）を選
択するようにプレデコーダ７１の出力信号線を配線すれ
ばよい。

この結果、４つのプレーンの一方のメモリブロックが同
時に活性化され、夫々物理的に離れた場所に配置された
ラインバッファから４ビツトのデータを並列に取り出す
ことができ、ラインバッファ間の相互緩衝による影響を
なくすことができ、高密度化にとって極めて有利である
。なお、各プレーン中非選択状態にある方のメモリブロ
ックにおいては電力消費がないため低消費電力化を阻害
することはない。

〔発明の効果〕

以上説明したように本発明によれば複雑な回路や設計変
更を伴なうことなくラインバッファの占有面積を小さく
することができるという優れた効果が得られる。また、
デコーダ分割方式およびセルアレイ分割方式による利点
が損われることはない。とくに、本発明によれば、従来
１本のラインバッファのためにメモリセルアレイ中の１
０ワード線分程度もの面積が必要であったのを、半減で
きるという効果はメモリの大容量化に大きく貢献できる
要因となりうる。また、種々の実施例で示したようにラ
インバッファのみならず、センスアンプやシリアルポー
トの共用化も可能となり更に大きな効果を得ることがで
きる。

なお、本発明はメモリセルアレイ部を、ダイナミックメ
モリとしラインバッファをスタティックメモリとするの
みならず、両者をともにスタティックメモリにしたり、
ともにダイナミックメモリで構成するようにした場合に
も適用できるものである。

【図面の簡単な説明】

第１図は本発明の一実施例のパターンレイアウト図、第
２図は第１図のプレーン１の内部回路ブロック図、第３
図は本発明の他の実施例のパターンレイアウト図、第４
図は第３図のプレーン１の内部回路ブロック図、第５図
は従来のデュアルポートメモリの基本ブロック図、第６
図は第５図のパターンレイアウト図、第７図は改良され
た従来のデュアルポートメモリのパターンレイアウト図
、第８図は第７図のプレーン１の内部回路ブロック図、
第９図は本発明の更に他の実施例のパターンレイアウト
図である。 ５０・・・・・・メモリセルアレイ、５１・・・・・・
ロウデコーダ、５２・・・・・・カラムデコーダ、５３
・・・・・・センスアンプＬ５４・・・・・・ランダム
ポート、５５・・・・・・ラインバッファ、５６・・・
・・・シリアルポインタ、５７・・・・・・シリアルポ
ート、８０，８１，２０，２１，４０・・・・・・転送
ゲート群、７０・・・・・・ロウアドレスレジスタ、７
１・・・・・・プレデコーダ、８２・・・・・・制御回
路、４３・・・・・・セルアレイ選択回路。 代理人　弁理士　　内　原　　　皿 回 第Ｚ図 躬４図 箔乙図 箔δ図

Claims (1)

【特許請求の範囲】
1. 同一チップ上に複数のメモリプレーンを有し、各メモリ
   プレーン内に複数のメモリブロックを有する半導体メモ
   リにおいて、ロウアドレスの上位ビットを解読し前記複
   数のメモリブロックの中から２つ以上のメモリブロック
   を同時に選択する手段を設け、該選択手段によって同時
   に選択される前記２つ以上のメモリブロックを互いに異
   なるメモリプレーンに分散して配置したことを特徴とす
   る半導体メモリ。