JPH01303694A - デュアルポートメモリの制御回路 - Google Patents
デュアルポートメモリの制御回路Info
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- JPH01303694A JPH01303694A JP63134658A JP13465888A JPH01303694A JP H01303694 A JPH01303694 A JP H01303694A JP 63134658 A JP63134658 A JP 63134658A JP 13465888 A JP13465888 A JP 13465888A JP H01303694 A JPH01303694 A JP H01303694A
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- 238000001514 detection method Methods 0.000 claims description 5
- 230000005540 biological transmission Effects 0.000 abstract description 5
- 230000005764 inhibitory process Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 240000007594 Oryza sativa Species 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔擾既要〕
相互に非同期に動作する左右の装置間に置かれデータの
送受を行うために使用される先発優先のデュアルポート
ラムＤＰＲＡＭの両側装置からのアクセスのアドレス衝
突を避ける制御回路に関し、左右両側からのアクセスの
競合時に、アクセスの遅れた側の装置からのデータの書
込みが出来なくなってデータ伝送が出来なくなるのを避
けることを目的とし、 先にアクセスした装置からのデータ書込みを優先し他装
置からの書込みを停止させるＤＰＲＡＭにおいて例えば
右装置に常にアクセスの優先権を与えＤＰＩ’ｌＡ？ｌ
の左右のポートの何れか一方のデータ書込みの停止ＢＵ
ＳＹを検出するオアゲートと該オアゲートの出力により
セントされ該出力を優先権の無い左装置のアクセス停止
信号の出力端子ＢＵＳＹに伝達するＳＲフリップフロッ
プと該フリップフロップの出力と左装置からのアクセス
信号Ｃ８Ｌの同時入力を検出するアンドゲートと、左装
置に該ＳＲフリップフロップをリセットする信号ＲＢＳ
Ｙを発生するリセット信号発生器を設け、優先権の無い
左装置のアクセスが優先権の有る右装置のアクセスと競
合した場合、オアゲートの出力によりＳＲフリップフロ
ップをセットし、ＳＲフリップフロップの出力によりア
ンドゲートにて左装置のアクセスを停止させ、その後リ
セット信号発生器の出力のりセットｉ言号ＲＢＳＹによ
りＳＲフリップフロップることにより左装置が再びアク
セスするように構成する。
送受を行うために使用される先発優先のデュアルポート
ラムＤＰＲＡＭの両側装置からのアクセスのアドレス衝
突を避ける制御回路に関し、左右両側からのアクセスの
競合時に、アクセスの遅れた側の装置からのデータの書
込みが出来なくなってデータ伝送が出来なくなるのを避
けることを目的とし、 先にアクセスした装置からのデータ書込みを優先し他装
置からの書込みを停止させるＤＰＲＡＭにおいて例えば
右装置に常にアクセスの優先権を与えＤＰＩ’ｌＡ？ｌ
の左右のポートの何れか一方のデータ書込みの停止ＢＵ
ＳＹを検出するオアゲートと該オアゲートの出力により
セントされ該出力を優先権の無い左装置のアクセス停止
信号の出力端子ＢＵＳＹに伝達するＳＲフリップフロッ
プと該フリップフロップの出力と左装置からのアクセス
信号Ｃ８Ｌの同時入力を検出するアンドゲートと、左装
置に該ＳＲフリップフロップをリセットする信号ＲＢＳ
Ｙを発生するリセット信号発生器を設け、優先権の無い
左装置のアクセスが優先権の有る右装置のアクセスと競
合した場合、オアゲートの出力によりＳＲフリップフロ
ップをセットし、ＳＲフリップフロップの出力によりア
ンドゲートにて左装置のアクセスを停止させ、その後リ
セット信号発生器の出力のりセットｉ言号ＲＢＳＹによ
りＳＲフリップフロップることにより左装置が再びアク
セスするように構成する。
本発明は相互に非同期に動作する２種類の装置間でデー
タの送受を行うために使用されるデュアルポー）ＲＡ？
Ｉ （以下［ＩＰＲＡＭ）の両側装置からのアクセス
の競合を避ける制御回路の構成に関する。
タの送受を行うために使用されるデュアルポー）ＲＡ？
Ｉ （以下［ＩＰＲＡＭ）の両側装置からのアクセス
の競合を避ける制御回路の構成に関する。
ＤＰＲＡＭは、同一のメモリセルに左右２つのポートか
らデータの書込／読出のできるＲＡＭである。
らデータの書込／読出のできるＲＡＭである。
この［ＪＰＲＡＭを、互に非同期に動作する２種類の装
置間、例えば第４図のブロック図に示す如く、マイクロ
プロセッサの制御回路２ＯＡと外部のデータ入力回路１
０Ａの間にＤＰＲＡＭ ＩＡを置いて、両側回路１０Ａ
．２ＯＡが各々独自のタイミングでＤＰＲＡＭ ＩＡの
同一のメモリセル１１に書込／読出を行うことにより、
互いのタイミングに無関係に、そのメモリセル１１を介
して相互にデータの伝送を行うことが出来る。
置間、例えば第４図のブロック図に示す如く、マイクロ
プロセッサの制御回路２ＯＡと外部のデータ入力回路１
０Ａの間にＤＰＲＡＭ ＩＡを置いて、両側回路１０Ａ
．２ＯＡが各々独自のタイミングでＤＰＲＡＭ ＩＡの
同一のメモリセル１１に書込／読出を行うことにより、
互いのタイミングに無関係に、そのメモリセル１１を介
して相互にデータの伝送を行うことが出来る。
そしてＤＰＲＡＭ ＩＡは、第５図の説明図にその一例
を示す如く、左右の双方のポートＷＥｔ ＣＳＬ ＯＥ
Ｌ ＋ＷＥ＊ ＣＳＲ ＯＥＲから内部の同一のメモリ
・セルに対する書込が行われた時には、アドレス衝突に
よるメモリ・セルの内部のデータの破壊を防ぐために普
通、アクセスの優先権を制御するコンテンション（アク
セスの競合）制御のアービトレーションインクラブト回
路が内蔵されている。
を示す如く、左右の双方のポートＷＥｔ ＣＳＬ ＯＥ
Ｌ ＋ＷＥ＊ ＣＳＲ ＯＥＲから内部の同一のメモリ
・セルに対する書込が行われた時には、アドレス衝突に
よるメモリ・セルの内部のデータの破壊を防ぐために普
通、アクセスの優先権を制御するコンテンション（アク
セスの競合）制御のアービトレーションインクラブト回
路が内蔵されている。
そして両ポートからのアドレスが一致した場合の調整機
能（ポート・アービトレーション機能）は、２つのポー
トのアドレスのどちらが先に確定したかを監視し、先着
側ポートに優先権を与えて無条件にアクセスを受は付け
るとともに、後着側ポートの動作に対しては必要に応じ
て制限を加えて達成している。この場合、後着側ポート
のＢＵＳＹ端子には両ポートのアドレスが一敗している
期間に対応して無条件に“し”が出力されると同時に、
そのポートの書込みは禁止される。即ち外部から書込命
令（ＷＥ＝Ｌ）が与えられてもチップ内の書込制御回路
はこれを無視し書込動作を行わない。
能（ポート・アービトレーション機能）は、２つのポー
トのアドレスのどちらが先に確定したかを監視し、先着
側ポートに優先権を与えて無条件にアクセスを受は付け
るとともに、後着側ポートの動作に対しては必要に応じ
て制限を加えて達成している。この場合、後着側ポート
のＢＵＳＹ端子には両ポートのアドレスが一敗している
期間に対応して無条件に“し”が出力されると同時に、
そのポートの書込みは禁止される。即ち外部から書込命
令（ＷＥ＝Ｌ）が与えられてもチップ内の書込制御回路
はこれを無視し書込動作を行わない。
先着ポートのアドレスが変化して両ポートのアドレスが
一致しなくなればＢＵＳＹ出力はｌｌＨｊにリセットさ
れ、停止されていた後着ポートのアクセスが受付けられ
る。この様にＢＵＳＹ信号は書込動作を禁止するが読出
動作に対しては影響を及ぼさない。
一致しなくなればＢＵＳＹ出力はｌｌＨｊにリセットさ
れ、停止されていた後着ポートのアクセスが受付けられ
る。この様にＢＵＳＹ信号は書込動作を禁止するが読出
動作に対しては影響を及ぼさない。
なお、両ポートが全く同時に同一番地を選択した場合（
ｔＡｒｓ・０□の場合）にはしポートのアクセスが受付
けられる。一方、Ｒポートのアクセスが無条件で受付け
られるには、ｔ，、、最小値を満足するようにＲポート
のアドレス及びチップセレクトＣＳを先に確定させねば
ならない。ｔ ＡＦＳが中間のタイミングの場合は、チ
ップ上に搭載された調停回路の判定により一方のポート
のアクセスが受付けられるが、何れのポートが受付けら
れるかは不定である。
ｔＡｒｓ・０□の場合）にはしポートのアクセスが受付
けられる。一方、Ｒポートのアクセスが無条件で受付け
られるには、ｔ，、、最小値を満足するようにＲポート
のアドレス及びチップセレクトＣＳを先に確定させねば
ならない。ｔ ＡＦＳが中間のタイミングの場合は、チ
ップ上に搭載された調停回路の判定により一方のポート
のアクセスが受付けられるが、何れのポートが受付けら
れるかは不定である。
従来のＤＰＲＡＭによる両側装置のデータ伝送方式は、
ＤＰＲＡＭの左右双方のポートから同一のメモリセルに
書込が行われた時のアクセスの優先権を制御するポート
・アービトレーション機能が、上述の如＜、基本的に先
にアクセスしたポート側に優先権を与える様になってい
るため、アクセスの競合が発生した時に、アクセスが後
になりアクセスを禁止された側は、そのアクセス競合を
検出して対応することが出来ない場合には、データの伝
送ができなくなってしまうという問題がある。
ＤＰＲＡＭの左右双方のポートから同一のメモリセルに
書込が行われた時のアクセスの優先権を制御するポート
・アービトレーション機能が、上述の如＜、基本的に先
にアクセスしたポート側に優先権を与える様になってい
るため、アクセスの競合が発生した時に、アクセスが後
になりアクセスを禁止された側は、そのアクセス競合を
検出して対応することが出来ない場合には、データの伝
送ができなくなってしまうという問題がある。
この問題は、ＤＰＲＡＭ １の両ポートのうちの一方に
常にメモリセルへのアクセスの優先権を与え、例えば優
先権の有る装置ｌＯに対向する右ポートＲからのアクセ
スは時間関係に無関係に常に受付け、優先権の無い装置
２０に対向する左ポートＬ側では、アクセスの競合時に
他方Ｒのアクセスにより自分りのアクセスが禁止された
ことを検出し、リセット信号ＲＢＳＹにより再度アクセ
スするようにしてアドレス衝突を避けるようにする本発
明のデュアルポー） ＲＡＭの制御回路によって解決さ
れる。 本発明のデュアルポート ＲＡＭの制御回路の
構成を示す第１図の原理図において、 １は、優先権の有る装置１０と優先権の無い装置２０の
間に置かれ、両装置から互に非同期のタイミングＣ３で
データＤを入力して書込み読出して相手側へデータＤを
送出するデュアルポートラムＤＰＲＡＭである。
常にメモリセルへのアクセスの優先権を与え、例えば優
先権の有る装置ｌＯに対向する右ポートＲからのアクセ
スは時間関係に無関係に常に受付け、優先権の無い装置
２０に対向する左ポートＬ側では、アクセスの競合時に
他方Ｒのアクセスにより自分りのアクセスが禁止された
ことを検出し、リセット信号ＲＢＳＹにより再度アクセ
スするようにしてアドレス衝突を避けるようにする本発
明のデュアルポー） ＲＡＭの制御回路によって解決さ
れる。 本発明のデュアルポート ＲＡＭの制御回路の
構成を示す第１図の原理図において、 １は、優先権の有る装置１０と優先権の無い装置２０の
間に置かれ、両装置から互に非同期のタイミングＣ３で
データＤを入力して書込み読出して相手側へデータＤを
送出するデュアルポートラムＤＰＲＡＭである。
１０は、ＤＰＲＡＭ １ に対して常にアクセスの優
先権を与えられるべき装置である。
先権を与えられるべき装置である。
２０は、ＤＰＲＡＭ １ に対するアクセスの優先権
は無いが該アクセスの競合が発生した場合にそれを検出
して再度アクセスをすることが出来る装置である。
は無いが該アクセスの競合が発生した場合にそれを検出
して再度アクセスをすることが出来る装置である。
２は、叶ＲＡＭ １の左ポートのアクセス不能を表すビ
ジー信号Ｂ［ｌ５ＹＬと右ポートのビジー信号ＢＵＳＹ
Ｒを入力してその何れかを検出するオアゲート２１と該
ゲート２１の出力によりセットされリセット信号ＲＢＳ
Ｙによりリセットされてその出力口を装置２０のアクセ
ス停止信号の検出端子Ｂ［ＪＳＹに伝達するＳＲフリッ
プフロップ２２と、該ＳＲフリップフロップ２２の出力
Ｑと装置２０からのアクセス制御信号Ｃ５ＬＯの両者の
同時入力を検出し、その検出出力をＤＰＲＡＭｌの左ポ
ートのアクセス信号入力端子Ｃ３Ｌに接続したアンドゲ
ート２３と、リセット信号ＲＢＳＹを発生するリセット
信号発生器２４からなる制御回路であって、ＤＰＲＡＭ
１に対するアクセスの優先権の無い装置２０からのア
クセスが優先権の有る装置１０のアクセスと競合した場
合に、該アクセスの競合をオアゲート２１にて検出し、
アンドゲート２３にて装置１０のアクセスを優先し、リ
セット信号発生器２４の出力のリセット信号ＲＢＳＹに
よりＳＲフリップフロップ２２をリセットすることによ
り、優先権の無い装置２０が再度アクセスをするように
制御する制御回路である。
ジー信号Ｂ［ｌ５ＹＬと右ポートのビジー信号ＢＵＳＹ
Ｒを入力してその何れかを検出するオアゲート２１と該
ゲート２１の出力によりセットされリセット信号ＲＢＳ
Ｙによりリセットされてその出力口を装置２０のアクセ
ス停止信号の検出端子Ｂ［ＪＳＹに伝達するＳＲフリッ
プフロップ２２と、該ＳＲフリップフロップ２２の出力
Ｑと装置２０からのアクセス制御信号Ｃ５ＬＯの両者の
同時入力を検出し、その検出出力をＤＰＲＡＭｌの左ポ
ートのアクセス信号入力端子Ｃ３Ｌに接続したアンドゲ
ート２３と、リセット信号ＲＢＳＹを発生するリセット
信号発生器２４からなる制御回路であって、ＤＰＲＡＭ
１に対するアクセスの優先権の無い装置２０からのア
クセスが優先権の有る装置１０のアクセスと競合した場
合に、該アクセスの競合をオアゲート２１にて検出し、
アンドゲート２３にて装置１０のアクセスを優先し、リ
セット信号発生器２４の出力のリセット信号ＲＢＳＹに
よりＳＲフリップフロップ２２をリセットすることによ
り、優先権の無い装置２０が再度アクセスをするように
制御する制御回路である。
本発明のデュアルポート ＲＡＭの制御回路は、先ずデ
ュアルポートメモリＤＰＲＡＭ １の左右の装置のうち
、一方の装置、例えば右装置１０にＤＰＲＡＭ １への
アクセスの優先権を付与する。そして制御回路２のリセ
ット信号発生器２４の出力ＲＢＳＹによってＳＲフリッ
プフロップ２２をリセットして該ＳＲフリップフロップ
２２の出力を“Ｈ′″にすることから始まる。
ュアルポートメモリＤＰＲＡＭ １の左右の装置のうち
、一方の装置、例えば右装置１０にＤＰＲＡＭ １への
アクセスの優先権を付与する。そして制御回路２のリセ
ット信号発生器２４の出力ＲＢＳＹによってＳＲフリッ
プフロップ２２をリセットして該ＳＲフリップフロップ
２２の出力を“Ｈ′″にすることから始まる。
そして制御回路２のオアゲート２１は、叶ＲＡＭ １の
左ポートのアクセス不能を表すビジー信号ＢＵＳＹ。
左ポートのアクセス不能を表すビジー信号ＢＵＳＹ。
と右ポートのビジー信号ＢＵＳＹ、を入力して論理和を
とりＢｔｌＳＹＬとＢＵＳＹＲの何れか一方の発生を検
出して、その検出出力によりＳＲフリップフロップ２２
をセットしその出力０の符号を“Ｌ”にしてアクセス競
合を記憶する。
とりＢｔｌＳＹＬとＢＵＳＹＲの何れか一方の発生を検
出して、その検出出力によりＳＲフリップフロップ２２
をセットしその出力０の符号を“Ｌ”にしてアクセス競
合を記憶する。
ＳＲフリッププロップ２２は、羊の出力符号“ビを優先
権の無い装置２０のアクセス停止信号の検出端子ＢＵＳ
Ｙに供給して両側ポートからのアクセスの競合発生を装
置２０へ伝えると同時に、アンドゲート２３へ出力する
。
権の無い装置２０のアクセス停止信号の検出端子ＢＵＳ
Ｙに供給して両側ポートからのアクセスの競合発生を装
置２０へ伝えると同時に、アンドゲート２３へ出力する
。
アンドゲート２３は、ＳＲフリップフロップ２２の出力
Ｑと装置２０からのアクセス制御信号Ｃ５ＬＯの両者の
同時入力を検出し、その検出出力ＨをＤＰＲＡＭ １の
左ポートのアクセス信号入力端子Ｃ３Ｌに供給し、優先
権の無い装置２０からのデータ書込みを停止させ優先権
のある装置１０からのデータ書込みを行う。
Ｑと装置２０からのアクセス制御信号Ｃ５ＬＯの両者の
同時入力を検出し、その検出出力ＨをＤＰＲＡＭ １の
左ポートのアクセス信号入力端子Ｃ３Ｌに供給し、優先
権の無い装置２０からのデータ書込みを停止させ優先権
のある装置１０からのデータ書込みを行う。
その後、優先権の無い装置２０が、端子ＢＵＳＹの符号
“Ｌ″を見てアクセス競合が発生したことを知れば、リ
セット信号発生器２４の出力のリセット信号ＲＢＳＹに
・より、ＳＲフリップフロップ２２をリセットし再度ア
クセスする。
“Ｌ″を見てアクセス競合が発生したことを知れば、リ
セット信号発生器２４の出力のリセット信号ＲＢＳＹに
・より、ＳＲフリップフロップ２２をリセットし再度ア
クセスする。
本発明のデュアルポートメモリの制御回路は、上記の様
に、制御回路２により、優先権の有る装置１０に対向す
る右ポートＲからのアクセスは時間関係に無関係に常に
受付け、優先権の無い装置２０に対向する左ポートＬ側
のアクセスＣ３Ｌは、オアゲート２１により右ポートＲ
か６らのアクセスとの競合を検出してその検出出力によ
り、ＳＲフリップフロップ２２をセットしてその競合を
記憶し左装置２０のＢＵＳＹ端子に伝達すると同時に、
アンドゲート２３へ送り、アンドゲート２３にて自分り
のアクセスＣ３、。が禁止されることを検出して、ＤＰ
ＲＡＭのＣ３Ｌ端子に伝えて左装置２０のデータ書込み
を禁止して右装置１０のアクセスを優先させる。そして
左装置２０は、ＢＵＳＹ端子の状ｃ、″Ｌ”を見てアク
セス競合が発生したことを知り、リセット信号発生器２
４の出力ＲＢＳＹにより再度ＳＲフリップフロップ２２
をリセットして再アクセスするようにしてアドレス衝突
を避けるので問題が解決される。
に、制御回路２により、優先権の有る装置１０に対向す
る右ポートＲからのアクセスは時間関係に無関係に常に
受付け、優先権の無い装置２０に対向する左ポートＬ側
のアクセスＣ３Ｌは、オアゲート２１により右ポートＲ
か６らのアクセスとの競合を検出してその検出出力によ
り、ＳＲフリップフロップ２２をセットしてその競合を
記憶し左装置２０のＢＵＳＹ端子に伝達すると同時に、
アンドゲート２３へ送り、アンドゲート２３にて自分り
のアクセスＣ３、。が禁止されることを検出して、ＤＰ
ＲＡＭのＣ３Ｌ端子に伝えて左装置２０のデータ書込み
を禁止して右装置１０のアクセスを優先させる。そして
左装置２０は、ＢＵＳＹ端子の状ｃ、″Ｌ”を見てアク
セス競合が発生したことを知り、リセット信号発生器２
４の出力ＲＢＳＹにより再度ＳＲフリップフロップ２２
をリセットして再アクセスするようにしてアドレス衝突
を避けるので問題が解決される。
第２図は本発明の実施例のデュアルポートメモリの制御
回路の構成を示すブロック図であり、第３図はその動作
を説明するためのタイムチャートである。第２図のブロ
ック図において、制御回路２は、オアゲート２１が、そ
の入力と出力に反転回路をもつ負性のＯＲ回路２１１で
構成され、Ｓｌ？フリンプフロップ２２は、入力に反転
回路をもつＯＲ回路２２１とＯＲ回路２２＋で構成され
、アンドゲート２３は、入力と出力に反転回路をもつ負
性のＡＮＤ回路２３１と反転回路２３２で構成される。
回路の構成を示すブロック図であり、第３図はその動作
を説明するためのタイムチャートである。第２図のブロ
ック図において、制御回路２は、オアゲート２１が、そ
の入力と出力に反転回路をもつ負性のＯＲ回路２１１で
構成され、Ｓｌ？フリンプフロップ２２は、入力に反転
回路をもつＯＲ回路２２１とＯＲ回路２２＋で構成され
、アンドゲート２３は、入力と出力に反転回路をもつ負
性のＡＮＤ回路２３１と反転回路２３２で構成される。
そしてリセット信号発生器２４は、負性のリセットパル
スＲＢＳＹを発生するパルス発生器である。
スＲＢＳＹを発生するパルス発生器である。
第３図のタイムチャートにおいて、Ａは優先権の有る右
装置１０のアクセスＣ３Ｒが優先権の無い左装置２０の
アクセスＣ５ｔｏよりも先行している場合の例であり、
Ｂは優先権の有る右装置１０のアクセスＣＳ、が優先権
の無い左装置２０のアクセスＣ３ＬＯよりも後になって
千いる場合の例である。
装置１０のアクセスＣ３Ｒが優先権の無い左装置２０の
アクセスＣ５ｔｏよりも先行している場合の例であり、
Ｂは優先権の有る右装置１０のアクセスＣＳ、が優先権
の無い左装置２０のアクセスＣ３ＬＯよりも後になって
千いる場合の例である。
先ず第３図のタイムチャートの八について説明すると、
最初は右装置１０．左装置２０が共にアクセスしていな
いので、デュアルポートメモリＤＰＲＡＭｌの左装置２
０からのアクセス信号の（３）Ｃ３ＬＯと右装置１０か
らのアクセス信号の（４）Ｃ５Ｒは共に“Ｈ”である。
最初は右装置１０．左装置２０が共にアクセスしていな
いので、デュアルポートメモリＤＰＲＡＭｌの左装置２
０からのアクセス信号の（３）Ｃ３ＬＯと右装置１０か
らのアクセス信号の（４）Ｃ５Ｒは共に“Ｈ”である。
この時は、アクセス競合は発生していないので（６）Ｂ
ＵＳＹ Ｒと（７）ＢＵＳＹ ｔは共に”Ｈ”でありオ
アゲート２１の食性のＯＲ回路２１１の出力も“Ｈ″で
ある。右装置１０からのアクセスが無ければ、左装置２
０が何時アクセスしても競合は発生しない。
ＵＳＹ Ｒと（７）ＢＵＳＹ ｔは共に”Ｈ”でありオ
アゲート２１の食性のＯＲ回路２１１の出力も“Ｈ″で
ある。右装置１０からのアクセスが無ければ、左装置２
０が何時アクセスしても競合は発生しない。
左装置２０のアクセスは、リセット信号発生器２４の出
力の負性Ｉｌｌ、ＩＩのリセットパルス（２） ＲＢＳ
Ｙを一瞬出力してＳＲフリップフロップ２２の負性のＯ
Ｒ回路２２２へ入力してクリアすることから始まる。
力の負性Ｉｌｌ、ＩＩのリセットパルス（２） ＲＢＳ
Ｙを一瞬出力してＳＲフリップフロップ２２の負性のＯ
Ｒ回路２２２へ入力してクリアすることから始まる。
オアゲート２１のＯＲ回路２１１の出力は“Ｈ”である
ので、ＳＲフリップフロップ２２の出力端Ｑに接続され
た左装置２０の（８）ＢＵＳＹは、ＳＲフリップフロッ
プ２２のリセットにより負性のＯＲ回路２２１の出力端
口のリセットされた正符号“Ｈ”が伝達される。
ので、ＳＲフリップフロップ２２の出力端Ｑに接続され
た左装置２０の（８）ＢＵＳＹは、ＳＲフリップフロッ
プ２２のリセットにより負性のＯＲ回路２２１の出力端
口のリセットされた正符号“Ｈ”が伝達される。
この状態で左装置２０のアクセス信号（３）Ｃ３Ｌｏを
“ビにすると、アンドゲート２３の負性のＡＮＤ回路２
３１の出力も”Ｌ″になって（５）Ｃ３Ｌも“し”にな
り左装置２０のアクセスが受付けられる。
“ビにすると、アンドゲート２３の負性のＡＮＤ回路２
３１の出力も”Ｌ″になって（５）Ｃ３Ｌも“し”にな
り左装置２０のアクセスが受付けられる。
次に若しこの瞬間に右装置１０が既にアクセスして、図
の如く、（４）Ｃｓ Ｒが“Ｌ”になっていれば（７）
ＢＵＳＹ Ｌが“Ｌ″になって左装置２０からの書込み
が禁止されると同時に、オアゲート２１のＯＲ回路２１
１の出力は＠Ｌ” となり、その出力“Ｌ”がＳＲフリ
ップフロップ２２をセットする。ＳＲフリップフロップ
２２がセットされるとその出力端Ｑの符号“Ｌ″が左装
置２０のアクセス停止信号の検出端子ＢＵＳＹに供給さ
れ（８）ＢＵＳＹが“Ｌ′になって競合が発生したこと
を左装置２０に知らせる。それと同時に、アントゲ−１
−２３の負性のＡＮＤ回路２３１へ送られＡＮＤ回路２
３１の出力が“Ｈ＃になって（５）Ｃ３Ｌも“ＩＩ″に
なり左装置２０のデータ書込みが直ちに禁止される。従
って競合状態は、この瞬間に解消する。
の如く、（４）Ｃｓ Ｒが“Ｌ”になっていれば（７）
ＢＵＳＹ Ｌが“Ｌ″になって左装置２０からの書込み
が禁止されると同時に、オアゲート２１のＯＲ回路２１
１の出力は＠Ｌ” となり、その出力“Ｌ”がＳＲフリ
ップフロップ２２をセットする。ＳＲフリップフロップ
２２がセットされるとその出力端Ｑの符号“Ｌ″が左装
置２０のアクセス停止信号の検出端子ＢＵＳＹに供給さ
れ（８）ＢＵＳＹが“Ｌ′になって競合が発生したこと
を左装置２０に知らせる。それと同時に、アントゲ−１
−２３の負性のＡＮＤ回路２３１へ送られＡＮＤ回路２
３１の出力が“Ｈ＃になって（５）Ｃ３Ｌも“ＩＩ″に
なり左装置２０のデータ書込みが直ちに禁止される。従
って競合状態は、この瞬間に解消する。
左装置２０の端子ＢＵＳＹは、−旦ＳＲフリップフロッ
プ２２の出力″Ｌ”により“Ｌ″となると、リセット信
号ＲＢＳＹによってリセットされる迄はその符号“Ｌ″
の状態が保持されるので、左装置２０は、アクセス終了
後に端子ＢＵＳＹの状ＭＬ、Ｈを調べることで競合が発
生したか否かを知ることが出来る。そして競合が発生し
て“ビの状態になっていれば、再度リセット信号発生器
２４の出力のリセットパルス（２）ＲＢＳＹによりＳＲ
フリップフロップ２２をリセットすることによりアクセ
スし直すことが出来る。
プ２２の出力″Ｌ”により“Ｌ″となると、リセット信
号ＲＢＳＹによってリセットされる迄はその符号“Ｌ″
の状態が保持されるので、左装置２０は、アクセス終了
後に端子ＢＵＳＹの状ＭＬ、Ｈを調べることで競合が発
生したか否かを知ることが出来る。そして競合が発生し
て“ビの状態になっていれば、再度リセット信号発生器
２４の出力のリセットパルス（２）ＲＢＳＹによりＳＲ
フリップフロップ２２をリセットすることによりアクセ
スし直すことが出来る。
第３図のタイムチャートＢは、（３）ｃＳ Ｌ。と（４
）Ｃ３Ｒに示す如く、左装置２０が先にアクセスしてい
て右装置１０が後からアクセスして来た場合の例であっ
て、この場合にも、（５）ＢＵＳＹ Ｒによってオアゲ
ート２１の出力が“Ｌ”となりＳＲフリップフロップ２
２がセットされ、ＳＲフリップフロップ２２の出力“Ｌ
′″により左装ｆｆ２０のＢＵＳＹ符号（６）が“ＩＩ
″から“Ｌ“となる。それと同時に、ＳＲフリップフロ
ップ２２の出力“Ｌ”がＡＮＤ回路２３１に送られ、Ａ
ＮＤ回路２３１の出力が“Ｈ”になり（５）Ｃ３Ｌも“
Ｈ”となり左装置２０のデータ書込みが禁止される。従
って競合状態は、この瞬間に解消する。その後、左装置
２０は、への場合と同様に、再度、リセット信号発生器
２４の出力のリセットパルス（２） ＲＢＳＹによりＳ
Ｒフリップフロップ２２をリセットすることによりアク
セスし直すことが出来る。
）Ｃ３Ｒに示す如く、左装置２０が先にアクセスしてい
て右装置１０が後からアクセスして来た場合の例であっ
て、この場合にも、（５）ＢＵＳＹ Ｒによってオアゲ
ート２１の出力が“Ｌ”となりＳＲフリップフロップ２
２がセットされ、ＳＲフリップフロップ２２の出力“Ｌ
′″により左装ｆｆ２０のＢＵＳＹ符号（６）が“ＩＩ
″から“Ｌ“となる。それと同時に、ＳＲフリップフロ
ップ２２の出力“Ｌ”がＡＮＤ回路２３１に送られ、Ａ
ＮＤ回路２３１の出力が“Ｈ”になり（５）Ｃ３Ｌも“
Ｈ”となり左装置２０のデータ書込みが禁止される。従
って競合状態は、この瞬間に解消する。その後、左装置
２０は、への場合と同様に、再度、リセット信号発生器
２４の出力のリセットパルス（２） ＲＢＳＹによりＳ
Ｒフリップフロップ２２をリセットすることによりアク
セスし直すことが出来る。
以上の動作により、第２図の実施例のデュアルポートメ
モリ１は、制御回路２により、優先権の有る右装置１０
に対向する右ポートＲからのアクセスは時間関係に無関
係に常に受付け、優先権の無い左装置２０に対向する左
ポートＬからのアクセスＣ３Ｌｏは、右ポートＲのアク
セスとの競合時にオアゲート２１により競合の発生を検
出してＳＲフリフプフロップ２２をセットしてその出力
端Ｑにその競合情報を蓄積し、アンドゲート２３により
自分りのアクセスＣ３ＬＯを禁止して右装置１０のアク
セスを優先する。そして左装置２０は、ＢＵＳＹ端子に
てアクセス競合の発生したことを知り、リセット信号Ｒ
ＢＳＹにより再度アクセスするようにするので問題は無
い。
モリ１は、制御回路２により、優先権の有る右装置１０
に対向する右ポートＲからのアクセスは時間関係に無関
係に常に受付け、優先権の無い左装置２０に対向する左
ポートＬからのアクセスＣ３Ｌｏは、右ポートＲのアク
セスとの競合時にオアゲート２１により競合の発生を検
出してＳＲフリフプフロップ２２をセットしてその出力
端Ｑにその競合情報を蓄積し、アンドゲート２３により
自分りのアクセスＣ３ＬＯを禁止して右装置１０のアク
セスを優先する。そして左装置２０は、ＢＵＳＹ端子に
てアクセス競合の発生したことを知り、リセット信号Ｒ
ＢＳＹにより再度アクセスするようにするので問題は無
い。
以上説明した如く、本発明によれば、デュアルポートメ
モリが、例えばマイクロプロセッサと非同期で動作する
外部装置との間に置かれ、夫々のデータを伝送する場合
などにおいて、外部装置に常時アクセスの優先権を与え
ることが出来て、双方の装置からのアクセスの競合によ
る送出データの欠落を防止することが出来る効果が得ら
れる。
モリが、例えばマイクロプロセッサと非同期で動作する
外部装置との間に置かれ、夫々のデータを伝送する場合
などにおいて、外部装置に常時アクセスの優先権を与え
ることが出来て、双方の装置からのアクセスの競合によ
る送出データの欠落を防止することが出来る効果が得ら
れる。
第１図は本発明のデュアルポートメモリの制御回路の構
成を示す原理図、 第２図は本発明の実施例のデュアルポートメモリの制御
回路の構成を示すブロック図、第３図は本発明の実施例
の動作を説明するためのタイムチャート、 第４図は従来のデュアルポートメモリ使用のデータ伝送
方式のブロック図である。 第５図は従来のデュアルポートメモリの動作を説明する
説明図である。 図において、 １はデュアルポートメモリ、１０は右装置、２０は左装
置、２は制御回路、２１はオアゲート、２２はＳＲフリ
ップフロップ、２３はアンドゲート、２４はリセット信
号発生器である。 （すＭ）ρＲｔ Ａ イ（に亀訝賓め庸ろＡを］虻ＣｔＤ）ｈアク七人ｉ
ヴと’Ｑ−１て〜１３μジ合・Ｂ −憂」ＬホＷｌ）有
る表巳ビ（ＩＱＩ／ｌアフ烈η′イ麦イ〒す６土均合ブ
ロックタイヤク°ヲム 木ｔ’＋ｓｅ＋ｚｔのそ イ妹のデエマ）し多トメｔりのφ−作ｌす珂する泌り四
δしＪ基５”ｊＪ （埒−１） ］ンテン５つ）寸イク１し ］ンテンション゛す′イフルＮｏ、１（アトしスコント
ロ′−１し）ＣＮｏ１．ｅ６ｐ７）コシテンボン゛ワ′
イク１しＵＯ，２＠コ〉ドロー１リ （ＮＯｌｅ ６．
８）抹テ１−アル訓ぐ一トズ七すク中か（￥ＦＬ部ヒ、
Ｈ耳す’？４ｆｆ可ド町寥５ 閃 （わ怜）
成を示す原理図、 第２図は本発明の実施例のデュアルポートメモリの制御
回路の構成を示すブロック図、第３図は本発明の実施例
の動作を説明するためのタイムチャート、 第４図は従来のデュアルポートメモリ使用のデータ伝送
方式のブロック図である。 第５図は従来のデュアルポートメモリの動作を説明する
説明図である。 図において、 １はデュアルポートメモリ、１０は右装置、２０は左装
置、２は制御回路、２１はオアゲート、２２はＳＲフリ
ップフロップ、２３はアンドゲート、２４はリセット信
号発生器である。 （すＭ）ρＲｔ Ａ イ（に亀訝賓め庸ろＡを］虻ＣｔＤ）ｈアク七人ｉ
ヴと’Ｑ−１て〜１３μジ合・Ｂ −憂」ＬホＷｌ）有
る表巳ビ（ＩＱＩ／ｌアフ烈η′イ麦イ〒す６土均合ブ
ロックタイヤク°ヲム 木ｔ’＋ｓｅ＋ｚｔのそ イ妹のデエマ）し多トメｔりのφ−作ｌす珂する泌り四
δしＪ基５”ｊＪ （埒−１） ］ンテン５つ）寸イク１し ］ンテンション゛す′イフルＮｏ、１（アトしスコント
ロ′−１し）ＣＮｏ１．ｅ６ｐ７）コシテンボン゛ワ′
イク１しＵＯ，２＠コ〉ドロー１リ （ＮＯｌｅ ６．
８）抹テ１−アル訓ぐ一トズ七すク中か（￥ＦＬ部ヒ、
Ｈ耳す’？４ｆｆ可ド町寥５ 閃 （わ怜）
Claims (1)
- 【特許請求の範囲】 左装置（２０）と右装置（１０）に対向する左右のポー
ト（Ｌ、Ｒ）から内部の同一のメモリセル（１１）にア
ドレスによりアクセスしてデータを書込み読出して且つ
先にアクセスしたポートからのデータ書込みを優先し他
ポートからの書込みを停止させるデュアルポートメモリ
（ＤＰＲＡＭ）において、例えば右装置（１０）に常に
前記メモリセル（１１）へのアクセスの優先権を与え、 該左右のポート（Ｌ、Ｒ）の何れか一方のデータ書込み
の停止を検出するオアゲート（２１）と該オアゲートの
出力によりセットされ該セットされた出力を優先権の無
い左装置（２０）のアクセス停止信号の検出端子（ＢＵ
ＳＹ）に伝達するＳＲフリップフロップ（２２）と該Ｓ
Ｒフリップフロップの出力と前記左装置（２０）からの
アクセス信号（ＣＳ＿Ｌ＿Ｏ）の同時入力を検出し該検
出出力を左ポート（Ｌ）のアクセス信号端子（ＣＳ＿Ｌ
）に供給するアンドゲート（２３）と、左装置（２０）
に該ＳＲフリップフロップ（２２）をリセットする信号
（ＲＢＳＹ）を発生するリセット信号発生器（２４）を
設け、 優先権の無い左装置（２０）のアクセスが優先権の有る
右装置（１０）のアクセスと競合した場合、オアゲート
（２１）の出力によりＳＲフリップフロップ（２２）を
セットし、ＳＲフリップフロップ（２２）の出力により
アンドゲート（２３）にて左装置（２０）のアクセスを
停止させて右装置（１０）のアクセスを優先させ、その
後リセット信号発生器（２４）の出力するリセット信号
（ＲＢＳＹ）によりＳＲフリップフロップ（２２）をリ
セットすることにより左装置（２０）が再びアクセスす
るようにしてアドレス衝突を避けることを特徴としたデ
ュアルポートメモリの制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63134658A JP2658188B2 (ja) | 1988-06-01 | 1988-06-01 | デュアルポートメモリの制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63134658A JP2658188B2 (ja) | 1988-06-01 | 1988-06-01 | デュアルポートメモリの制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01303694A true JPH01303694A (ja) | 1989-12-07 |
| JP2658188B2 JP2658188B2 (ja) | 1997-09-30 |
Family
ID=15133530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63134658A Expired - Lifetime JP2658188B2 (ja) | 1988-06-01 | 1988-06-01 | デュアルポートメモリの制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2658188B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03224197A (ja) * | 1990-01-30 | 1991-10-03 | Toshiba Corp | 多ポートｒａｍ及び情報処理装置 |
| US5384734A (en) * | 1992-03-17 | 1995-01-24 | Mitsubishi Denki Kabushiki Kaisha | Multiport memory device and an operation method thereof |
| US5659711A (en) * | 1991-03-13 | 1997-08-19 | Mitsubishi Denki Kabushiki Kaisha | Multiport memory and method of arbitrating an access conflict therein |
-
1988
- 1988-06-01 JP JP63134658A patent/JP2658188B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03224197A (ja) * | 1990-01-30 | 1991-10-03 | Toshiba Corp | 多ポートｒａｍ及び情報処理装置 |
| US5659711A (en) * | 1991-03-13 | 1997-08-19 | Mitsubishi Denki Kabushiki Kaisha | Multiport memory and method of arbitrating an access conflict therein |
| US5384734A (en) * | 1992-03-17 | 1995-01-24 | Mitsubishi Denki Kabushiki Kaisha | Multiport memory device and an operation method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2658188B2 (ja) | 1997-09-30 |
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