JPH02270194A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH02270194A JPH02270194A JP1092217A JP9221789A JPH02270194A JP H02270194 A JPH02270194 A JP H02270194A JP 1092217 A JP1092217 A JP 1092217A JP 9221789 A JP9221789 A JP 9221789A JP H02270194 A JPH02270194 A JP H02270194A
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- memory cells
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- 239000004065 semiconductor Substances 0.000 title claims description 10
- 239000011159 matrix material Substances 0.000 claims abstract description 3
- 238000010586 diagram Methods 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分舒〕
本発明は半導体メモリ装置に関し、特にフリップフロッ
プ等で形成された二つの入出力端をもつメモリセルを備
えた半導体メモリ装置に関する。
プ等で形成された二つの入出力端をもつメモリセルを備
えた半導体メモリ装置に関する。
従来、この種の半導体メモリ装置は、第２図に示すよう
に、Ｍ行Ｎ列にマトリクス状に配列され第１及び第２の
入出力端をもつフリップフロップ型の複数のメモリセル
Ｍ Ｃ＋＋ａａ （ｍ 、ｎは１≦ｍ≦Ｍ、１≦ｎ≦Ｎ
なる整数、以下同じ、また、第２図にはｍ＝１．ｎ、＝
１からの一部分のみ表示、以下同じ）と、これらメモリ
セルＭ Ｃ、ｎの各列とそれぞれ対応して設けられた第
１及び第２のディジット線ＤＬ、ｆｉ、ＤＬ２ｎと、各
列のメモリセルＭＣ□の第１の入出力端と対応する第１
のディジット線ＤＬ１．ｌとの間にそれぞれ接続された
複数の第１のトランスファゲートＱ １ｍｎと、各列の
メモリセルＭＣ，、の第２の入出力端と対応する第２の
ディジット線ＤＬ２ｆｉとの間にそれぞれ接続された複
数の第２のトランスファゲートＱ２ａ＋ｎと、メモリセ
ルＭＣ０の各行と対応して設けられ、対応する行の各第
１及び第２のトランスファゲートＱ１□、Ｑ２□のゲー
ト電極とそれぞれ接続するワード線ＷＬ、とを有する構
成となっていた。
に、Ｍ行Ｎ列にマトリクス状に配列され第１及び第２の
入出力端をもつフリップフロップ型の複数のメモリセル
Ｍ Ｃ＋＋ａａ （ｍ 、ｎは１≦ｍ≦Ｍ、１≦ｎ≦Ｎ
なる整数、以下同じ、また、第２図にはｍ＝１．ｎ、＝
１からの一部分のみ表示、以下同じ）と、これらメモリ
セルＭ Ｃ、ｎの各列とそれぞれ対応して設けられた第
１及び第２のディジット線ＤＬ、ｆｉ、ＤＬ２ｎと、各
列のメモリセルＭＣ□の第１の入出力端と対応する第１
のディジット線ＤＬ１．ｌとの間にそれぞれ接続された
複数の第１のトランスファゲートＱ １ｍｎと、各列の
メモリセルＭＣ，、の第２の入出力端と対応する第２の
ディジット線ＤＬ２ｆｉとの間にそれぞれ接続された複
数の第２のトランスファゲートＱ２ａ＋ｎと、メモリセ
ルＭＣ０の各行と対応して設けられ、対応する行の各第
１及び第２のトランスファゲートＱ１□、Ｑ２□のゲー
ト電極とそれぞれ接続するワード線ＷＬ、とを有する構
成となっていた。
すなわち、この半導体メモリ装置は、メモリセルＭ Ｃ
、ｆｉの各列に対してそれぞれ２本のディジット線ＤＬ
、。、ＤＬ２゜を、また各行に対してそれぞれ１本のワ
ード線ＷＬ、を備えた構成となっている。
、ｆｉの各列に対してそれぞれ２本のディジット線ＤＬ
、。、ＤＬ２゜を、また各行に対してそれぞれ１本のワ
ード線ＷＬ、を備えた構成となっている。
なお、通常ワード線ＷＬ、、と平行方向の寸法は、ディ
ジット線り、Ｌ、、、ＤＬ２．を含むアルミニウム配線
でほとんど決る。
ジット線り、Ｌ、、、ＤＬ２．を含むアルミニウム配線
でほとんど決る。
〔発明が解決しようとする課題〕
上述した従来の半導体メモリ装置は、メモリセルＭＣ１
Ｉｎの各列に対してそれぞれ２本づつのディジット線Ｄ
Ｌ ｔｆｉ、 Ｄ Ｌ ２−を備えた構成となってい
るので、ワード線ＷＬ、と平行方向の寸法を小さくした
いときでもディジット線Ｄ Ｌ ｌｒ＋＋ Ｄ Ｌ ３
ａのために寸法を小さくすることができず、また行に対
して列の数が多い場合には全体の寸法が大きくなるとい
う欠点がある。
Ｉｎの各列に対してそれぞれ２本づつのディジット線Ｄ
Ｌ ｔｆｉ、 Ｄ Ｌ ２−を備えた構成となってい
るので、ワード線ＷＬ、と平行方向の寸法を小さくした
いときでもディジット線Ｄ Ｌ ｌｒ＋＋ Ｄ Ｌ ３
ａのために寸法を小さくすることができず、また行に対
して列の数が多い場合には全体の寸法が大きくなるとい
う欠点がある。
本発明の目的は、ワード線と平行方向の寸法を小さくす
ることができ、また行に対して列の数が多い場合には全
体の寸法を小さくすることができる半導体メモリ装置を
提供することにある。
ることができ、また行に対して列の数が多い場合には全
体の寸法を小さくすることができる半導体メモリ装置を
提供することにある。
本発明の半導体メモリ装置は、Ｍ行Ｎ列にマトリクス状
に配列され第１及び第２の入出力端をもつ複数のメモリ
セルと、これらメモリセルの各列間及び第１列、第Ｎ列
の外側に形成されたくＮ＋１）本のディジット線と、第
ｎ列（ｎは１≦ｎ≦Ｎなる整数、以下同じ）の前記各メ
モリセルの第１の入出力端と第ｎ性の前記ディジット線
との間にそれぞれ接続された複数の第１のトランスファ
ゲートと、第ｎ列の前記各メモリセルの第２の入出力端
と第（ｎ＋Ｌ）番の前記ディジット線との間にそれぞれ
接続された複数の第２のトランスファゲートと、前記メ
モリセルの各行と対応して設けられ、対応する行の奇数
列（又は偶数列）目の前記第１及び第２のトランスファ
ゲートのゲート電極とそれぞれ接続する第１のワード線
と、前記メモリセルの各行と対応して設けられ、対応す
る行の偶数列（又は奇数列）目の前記第１及び第２のト
ランスファゲートのゲート電極とそれぞれ接続する第２
のワード線とを有している。
に配列され第１及び第２の入出力端をもつ複数のメモリ
セルと、これらメモリセルの各列間及び第１列、第Ｎ列
の外側に形成されたくＮ＋１）本のディジット線と、第
ｎ列（ｎは１≦ｎ≦Ｎなる整数、以下同じ）の前記各メ
モリセルの第１の入出力端と第ｎ性の前記ディジット線
との間にそれぞれ接続された複数の第１のトランスファ
ゲートと、第ｎ列の前記各メモリセルの第２の入出力端
と第（ｎ＋Ｌ）番の前記ディジット線との間にそれぞれ
接続された複数の第２のトランスファゲートと、前記メ
モリセルの各行と対応して設けられ、対応する行の奇数
列（又は偶数列）目の前記第１及び第２のトランスファ
ゲートのゲート電極とそれぞれ接続する第１のワード線
と、前記メモリセルの各行と対応して設けられ、対応す
る行の偶数列（又は奇数列）目の前記第１及び第２のト
ランスファゲートのゲート電極とそれぞれ接続する第２
のワード線とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す回路図である。
この実施例は、Ｍ行Ｎ列にマトリクス状に配列された第
１及び第２の入出力端をもつフリップフロップ型の複数
のメモリセルＭ Ｃ、、ｎ （ｍ 、 ｎは１≦ｍ≦Ｍ
、１≦ｎ≦Ｎなる整数、以下同じ、第１図にはｍ＝１．
ｎ＝１からの一部分が表示されている、以下同じ）と、
これらメモリセルＭＣ□の各列間及び第１列、第Ｎ列の
外側に形成された（Ｎ＋１）本のディジット線Ｄ Ｌ、
、 Ｄ ＬＮや、と、第ｎ列のメモリセルＭＣ□の第
１の入出力端と第ｎ性のディジット線ＤＬｆｉとの間に
それぞれ接続された複数の第１のトランスファゲートＱ
ｌ□と、第ｎ列のメモリセルＭＣ□の第２の入出力端と
第（ｎ＋１）番のディジット線ＤＬ（ｎ＋１１との間に
それぞれ接続された複数の第２のトランスファゲートＱ
２□と、メモリセルＭＣ□の各行と対応して設けられ、
対応する行の奇数列（又は偶数列でもよい）目の第１及
び第２のトランスファゲート（Ｑｓ−、Ｑ２□）のゲー
ト電極とそれぞれ接続する第１のワード線ＷＬ１゜と、
メモリセルＭＣ□の各行と対応して設けられ、対応する
行の偶数列（又は奇数列でもよい）目の第１及び第２の
トランスファゲート（Ｑ ｔ ｍ ｎ ｐＱ２−−）の
ゲート電極とそれぞれ接続する第２のワード線Ｗ Ｌ
２−とを有する構成となっている。
１及び第２の入出力端をもつフリップフロップ型の複数
のメモリセルＭ Ｃ、、ｎ （ｍ 、 ｎは１≦ｍ≦Ｍ
、１≦ｎ≦Ｎなる整数、以下同じ、第１図にはｍ＝１．
ｎ＝１からの一部分が表示されている、以下同じ）と、
これらメモリセルＭＣ□の各列間及び第１列、第Ｎ列の
外側に形成された（Ｎ＋１）本のディジット線Ｄ Ｌ、
、 Ｄ ＬＮや、と、第ｎ列のメモリセルＭＣ□の第
１の入出力端と第ｎ性のディジット線ＤＬｆｉとの間に
それぞれ接続された複数の第１のトランスファゲートＱ
ｌ□と、第ｎ列のメモリセルＭＣ□の第２の入出力端と
第（ｎ＋１）番のディジット線ＤＬ（ｎ＋１１との間に
それぞれ接続された複数の第２のトランスファゲートＱ
２□と、メモリセルＭＣ□の各行と対応して設けられ、
対応する行の奇数列（又は偶数列でもよい）目の第１及
び第２のトランスファゲート（Ｑｓ−、Ｑ２□）のゲー
ト電極とそれぞれ接続する第１のワード線ＷＬ１゜と、
メモリセルＭＣ□の各行と対応して設けられ、対応する
行の偶数列（又は奇数列でもよい）目の第１及び第２の
トランスファゲート（Ｑ ｔ ｍ ｎ ｐＱ２−−）の
ゲート電極とそれぞれ接続する第２のワード線Ｗ Ｌ
２−とを有する構成となっている。
このように、各列間のディジット線ＤＬ２〜ＤＬＮを隣
接する列で互いに共用し、同一行の隣接するメモリセル
（ＭＣ，、）は互いに異なるワード線ＷＬ、、、ＷＬ、
＝で選択することにより、ディジット線Ｄ Ｌ ｎ、
Ｄ Ｌ Ｎ＋１の数が従来のほぼ半分となるので、ワー
ド線Ｗ Ｌ ４ｗａ 、 Ｗ Ｌ ２１ｍと平行方向の
寸法を小さくすることができる。またＮ＞Ｎ＋１の場合
、ワード線、ディジット線の合計を少なくすることがで
きるので、全体の寸法を小さくすることができる。
接する列で互いに共用し、同一行の隣接するメモリセル
（ＭＣ，、）は互いに異なるワード線ＷＬ、、、ＷＬ、
＝で選択することにより、ディジット線Ｄ Ｌ ｎ、
Ｄ Ｌ Ｎ＋１の数が従来のほぼ半分となるので、ワー
ド線Ｗ Ｌ ４ｗａ 、 Ｗ Ｌ ２１ｍと平行方向の
寸法を小さくすることができる。またＮ＞Ｎ＋１の場合
、ワード線、ディジット線の合計を少なくすることがで
きるので、全体の寸法を小さくすることができる。
以上説明したように本発明は、各列間のディジット線を
隣接する列で互いに共用し、同一行の隣接するメモリセ
ルは互いに異なるワード線で選択する構成とすることに
より、ディジット線の数を従来のほぼ半分と、すること
ができるので、ワード線と平行方向の寸法を小さくする
ことができ、また、行に対して列の数が多い場合には全
体の寸法を小さくすることができる効果がある。
隣接する列で互いに共用し、同一行の隣接するメモリセ
ルは互いに異なるワード線で選択する構成とすることに
より、ディジット線の数を従来のほぼ半分と、すること
ができるので、ワード線と平行方向の寸法を小さくする
ことができ、また、行に対して列の数が多い場合には全
体の寸法を小さくすることができる効果がある。
第１図は本発明の一実施例を示す回路図、第２図は従来
の半導体メモリ装置の一例を示す回路図である。 ＤＬ、〜ＤＬ４ 、ＤＬ＋Ｘ〜ＤＬ１３．ＤＬ２１〜Ｄ
Ｌ ２り・・・ディジット線、ＭＣ，、〜Ｍ Ｃ１ｇ
、 Ｍ Ｃ２１〜Ｍ Ｃ２ｑ−メモリセル、Ｑ目１〜Ｑ
１１３・Ｑ１２１〜Ｑ１２３・Ｑ ２ ｌｔ″−Ｑ２ｔ
ｓ・Ｑ２２１〜Ｑ２２３°゛°トランスファゲート、Ｗ
Ｌ、１ 、ＷＬ２ 、ＷＬ＋□。 ＷＬ、□、 ＷＬ２１． ＷＬ２２・・・ワード線。 代理人 弁理士 内 原 晋
の半導体メモリ装置の一例を示す回路図である。 ＤＬ、〜ＤＬ４ 、ＤＬ＋Ｘ〜ＤＬ１３．ＤＬ２１〜Ｄ
Ｌ ２り・・・ディジット線、ＭＣ，、〜Ｍ Ｃ１ｇ
、 Ｍ Ｃ２１〜Ｍ Ｃ２ｑ−メモリセル、Ｑ目１〜Ｑ
１１３・Ｑ１２１〜Ｑ１２３・Ｑ ２ ｌｔ″−Ｑ２ｔ
ｓ・Ｑ２２１〜Ｑ２２３°゛°トランスファゲート、Ｗ
Ｌ、１ 、ＷＬ２ 、ＷＬ＋□。 ＷＬ、□、 ＷＬ２１． ＷＬ２２・・・ワード線。 代理人 弁理士 内 原 晋
Claims (1)
- Ｍ行Ｎ列にマトリクス状に配列され第１及び第２の入出
力端をもつ複数のメモリセルと、これらメモリセルの各
列間及び第１列、第Ｎ列の外側に形成された（Ｎ＋１）
本のディジット線と、第ｎ列（ｎは１≦ｎ≦Ｎなる整数
、以下同じ）の前記各メモリセルの第１の入出力端と第
ｎ番の前記ディジット線との間にそれぞれ接続された複
数の第１のトランスファゲートと、第ｎ列の前記各メモ
リセルの第２の入出力端と第（ｎ＋１）番の前記ディジ
ット線との間にそれぞれ接続された複数の第２のトラン
スファゲートと、前記メモリセルの各行と対応して設け
られ、対応する行の奇数列（又は偶数列）目の前記第１
及び第２のトランスファゲートのゲート電極とそれぞれ
接続する第１のワード線と、前記メモリセルの各行と対
応して設けられ、対応する行の偶数列（又は奇数列）目
の前記第１及び第２のトランスファゲートのゲート電極
とそれぞれ接続する第２のワード線とを有することを特
徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1092217A JPH02270194A (ja) | 1989-04-11 | 1989-04-11 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1092217A JPH02270194A (ja) | 1989-04-11 | 1989-04-11 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02270194A true JPH02270194A (ja) | 1990-11-05 |
Family
ID=14048276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1092217A Pending JPH02270194A (ja) | 1989-04-11 | 1989-04-11 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02270194A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5544121A (en) * | 1991-04-18 | 1996-08-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| JPH09293380A (ja) * | 1996-04-15 | 1997-11-11 | United Microelectron Corp | Ｓｒａｍ用共用ビット線とそのアクセス方法 |
-
1989
- 1989-04-11 JP JP1092217A patent/JPH02270194A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5544121A (en) * | 1991-04-18 | 1996-08-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| US5559750A (en) * | 1991-04-18 | 1996-09-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| US5583813A (en) * | 1991-04-18 | 1996-12-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| US5623454A (en) * | 1991-04-18 | 1997-04-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| US5629895A (en) * | 1991-04-18 | 1997-05-13 | Mitsubishi Electric Engineering Co., Ltd. | Semiconductor memory device |
| US5650968A (en) * | 1991-04-18 | 1997-07-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| US5652723A (en) * | 1991-04-18 | 1997-07-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| US5848004A (en) * | 1991-04-18 | 1998-12-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| US6026029A (en) * | 1991-04-18 | 2000-02-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| US6356484B2 (en) | 1991-04-18 | 2002-03-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| JPH09293380A (ja) * | 1996-04-15 | 1997-11-11 | United Microelectron Corp | Ｓｒａｍ用共用ビット線とそのアクセス方法 |
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