CN102332300B - 半导体存储装置 - Google Patents

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Abstract

本发明提供不使单元阵列面积增大且可抑制写入干扰的半导体存储装置。半导体存储装置具有：存储单元阵列（100），将多个存储单元排列成矩阵状，该存储单元将二端子型存储元件R和选择用晶体管Q串联连接；第一电压施加电路（101），向第一位线施加改写电压脉冲；第二电压施加电路（102），向第一位线及第二位线施加预充电电压，其中，在改写存储单元时，第二电压施加电路（102）预先将存储单元两端预充电为相同电压后，第一电压施加电路（101）经与选择用的晶体管直接连接的第一位线施加改写电压脉冲，并且第二电压施加电路（102）向与存储元件直接连接的第二位线施加该预充电电压。

Description

半导体存储装置
技术领域
本发明涉及半导体存储装置，特别涉及通过施加电压脉冲进行作为存储单元的可变电阻元件的电阻状态而存储的信息的改写的半导体存储装置。
背景技术
近年来，对代替闪速存储器的新型非易失性半导体存储装置进行了广泛研究。其中，对于利用了通过向过渡金属氧化物等可变电阻体膜施加电压从而使电阻发生变化的现象的RRAM来说，在微细化极限这一点上比闪速存储器有利，此外，能够进行高速的数据改写，因此得到广泛地研究开发。
作为使用RRAM的存储单元阵列的结构，以往使用日本特开2002-151661号公报所公开的1T1R型的存储单元阵列，对于该1T1R型的存储单元阵列来说，在存储单元的可变电阻元件上串联连接单元选择用的晶体管，由此，能够对在进行被选择的存储单元的可变电阻元件中所存储的信息的改写、读出时的非选择的存储单元中流过的漏电流以及寄生电流进行限制。
在图12中示出以往使用的RRAM的单元阵列结构。在存储单元阵列200中，作为可变电阻元件的R11～R1n、R21～R2n、…、作为单元选择用的晶体管的Q11～Q1n、Q21～Q2n、…分别在列方向（图中横向）和行方向（图中纵向）矩阵状地排列。在各个存储单元中，可变电阻元件的一端和晶体管的一端连接，此外，在同一列上排列的存储单元的可变电阻元件的另一端分别与在列方向上延伸的位线BL1、BL2、…连接，在同一行上排列的存储单元的晶体管的另一端与所有存储单元共用的共用线CML连接，在同一行上排列的存储单元的晶体管的栅极端子上分别连接有在行方向上延伸的字线WL1～WLn。
从外部提供供给改写电压的电源线V1以及V2，分别经由改写电压施加电路201的晶体管向位线BL1、BL2、…施加电源线V1的电压、向共用线CML施加电源线V2的电压。此外，经由初始化电路202的晶体管，位线BL1、BL2、…和共用线CML被短路，从共用线侧向位线施加电压，由此，由于位线以及与该位线连接的可变电阻元件间的布线的寄生电容的影响，能够对成为以前的改写动作电压状态的位线电压进行初始化。
在图13中示出图12的可变电阻元件R11的改写时的时序图。下面，将使可变电阻元件的电阻状态进行低电阻化而使存储单元中流过的电流变大的动作称为设置（写入），将使可变电阻元件的电阻状态进行高电阻化而使存储单元中流过的电流变小的动作称为复位（擦除）。对于设置、复位的定义来说，当然也可以相反。此外，将该设置、复位合起来称为改写。
在时刻t1，在设置时使字线WL1上升为电压VWLS（代表值4V）、在复位时使字线WL1上升为电压VWLR（代表值6V），之后，在时刻t2，使φ1、φ2、φ5上升，进行初始化动作。即，经由改写电压施加电路201的晶体管向所选择的位线BL1施加电源线V1的电压、此外向共用线CML施加电源线V2的电压，并且，经由初始化电路202的晶体管向非选择的位线BL2、…施加与共用线CML相同的电压，将非选择位线的电压进行初始化。此时，电源线V1以及V2的电压为相同的初始化电压VPRE（代表值1.5V），其结果是，共用线CML和所有位线BL1、BL2、…被预充电为相同的电压VPRE。
之后，在时刻t5～t6，向电源线V1以及V2施加改写电压脉冲。即，在设置时，使电源线V1变为电压VSET（代表值3V）、使电源线V2变为GND，经由R11、Q11，使电流从所选择的位线BL1流向共用线CML。另一方面，在复位时，使电源线V1变为GND、使电源线V2变为电压VRST（代表值3V），经由Q11、R11，使电流从共用线CML流向所选择的位线BL1。
在图12所示的阵列结构中，能够抑制在非选择的存储单元中流过的漏电流以及寄生电流，但是，不能够抑制如下的所谓改写干扰：反复对所选择的存储单元进行改写从而相邻的非选择的存储单元被施加电压，相邻的存储单元的信息被改写。该改写干扰根据其发生原因可分为3类。以下，参照图12的阵列结构图以及图13的改写时的时序图对3种改写干扰进行说明。
首先，第一种改写干扰是“选择位线干扰”，这是在时刻t5，向电源线V1施加改写电压脉冲，选择位线BL1的电压变化时，在与选择位线BL1连接的非选择的可变电阻元件R12～R1n上产生的。例如，若以R12进行观察，则在该可变电阻元件R12和单元晶体管Q12的连接点节点#A，虽小却存在寄生电容。由于与非选择字线WL2连接的晶体管Q12截止，因此节点#A经由可变电阻元件R12仅与选择位线BL1连接。因此，若选择位线BL1的电压变动，则该变动具有由可变电阻元件R12的电阻值R（RRAM高电阻状态的代表值1MΩ）和节点#A的寄生电容C（代表值10fF）决定的时间常数RC（代表值10ns）的延迟，并传到节点#A。因此，在可变电阻元件R12的两端产生了相当于电压变动的延迟的电位差。
其次，第二种改写干扰是“非选择位线干扰”，在与非选择的位线BL2、…连接的可变电阻元件R22～R2n上产生。这是如下产生的：在时刻t5，向电源线V2施加改写电压脉冲，共用线CML的电压变化时，由于φ5保持上升，因此非选择位线BL2、…也变为与共用线CML相同的电压。例如，以R22观察时，在该可变电阻元件R22和晶体管Q22的连接点节点#B，虽小却存在寄生电容C。由于与非选择字线WL2连接的晶体管Q22截止，因此节点#B经由可变电阻元件R22仅与非选择位线BL2连接。因此，若非选择位线BL2的电压变动，则该变动具有由可变电阻元件R22的电阻值R（RRAM高电阻状态的代表值1MΩ）和节点B的寄生电容C（代表值10fF）决定的时间常数RC（代表值10ns）的延迟，并传到节点#B。因此，在可变电阻元件R22的两端产生了相当于电压变动的延迟的电位差。
在图14中将由于所述选择位线干扰或非选择位线干扰而产生的施加到可变电阻元件R12或R22的两端的电压变动的绝对值示出为位线噪声203。这是向选择位线BL1或非选择位线BL2施加了上升2ns、+2V、50ns的改写电压脉冲的情况下的模拟的结果，但是，可知峰值电压1.8V、半高宽10ns的脉冲也施加到非选择的存储单元。若与施加于选择单元的改写脉冲宽度的约50ns相比较，则这是非常大的干扰。
那么，为了防止作为第二种改写干扰的“非选择位线干扰”，优选使经由了共用线的非选择位线的电压变动尽量变缓。但是，由于布线间的信号传送的延迟，非选择位线BL2、…和共用线CML的电压变化上产生差异，其结果是，该电位差施加到沿着选择字线WL1在行方向上排列的可变电阻元件R21、…。这是因为，在这些可变电阻元件中，与选择字线WL1连接的单元晶体管Q21、…导通。例如，经由共用线的非选择位线BL2的电压变动具有由可变电阻元件R21的电阻值R（RRAM高电阻状态的代表值1MΩ）和布线间的寄生电容C（代表值1pF）决定的时间常数RC（代表值1μs）的延迟，并传到节点#C。其结果是，在可变电阻元件R21的两端产生了相当于非选择位线BL2和共用线CML的电压变动的延迟的电位差。
这是第三种改写干扰，以下称为“共用线干扰”。将在非选择位线的电压变动非常慢的情况下的可变电阻元件R21的两端所施加的电压变动的绝对值表示为图14中的共用线噪声204。这是在共用线上施加上升2ns、+2V、50ns的改写电压脉冲的情况下的模拟的结果，但是，在非选择存储单元上长时间施加改写电压。由之前的说明可知，该“共用线干扰”和“非选择位线干扰”相互关联，若抑制一方，则助长另一方，因此，抑制了这二者的适当的设计非常困难。
作为用于回避所述干扰的对策，在日本特开2004-185755号公报中示出了将各个存储单元的晶体管与位线连接、将各个存储单元的可变电阻元件与共用线（源极线）连接并从位线侧施加改写电压脉冲的方法，在该方法中，即使能够回避从位线侧施加改写电压脉冲时的干扰，也不能够回避从共用线侧施加改写电压脉冲时的干扰。特别是，在将具有双极特性的可变电阻元件使用于信息的存储的情况下，施加极性不同的电压脉冲，进行设置动作以及复位动作，所以，产生也从共用线侧施加改写电压脉冲的需要，但是，在该情况下，不能够完全回避改写干扰。
为了完全回避所述干扰，如日本特开2004-185755号公报的图4所示，设置2个选择各个存储单元的单元晶体管并且分别与存储单元的可变电阻元件的两端连接即可，但是，若如此，则每1个单元的元件数需要为3个，单元阵列面积增大。
但是，对于将可变电阻元件使用于信息的存储的半导体存储装置来说，期待被用作在数码相机的摄影图像的存储中使用的非易失性存储器或者在便携电话等电子设备中所使用的非易失性存储器。但是，在用作数码相机的非易失性存储器的情况下，为了降低位单价，需要削减芯片面积。并且，对于保存在非易失性存储器中的图像来说，若在一个像素中有错误，则会导致图像质量下降，所以，必需提高与保存相伴的数据的可靠性。并且，也需要提高经过长期保存时的数据的可靠性。此外，即便在作为在其他电子设备例如便携电话中所使用的非易失性存储器来使用的情况下，图像数据保存时将通信协议一起记录，因此也需要高度的可靠性。
即，对于所述的半导体存储装置来说，期望作为改写的可靠性较高的非易失性存储器的实用化，但是，仅采用以往的存储单元阵列结构，在不使单元阵列面积增加的情况下不能抑制改写干扰，因此，不能够实现避免单元阵列面积的增加并且可靠性高的非易失性存储器。
发明内容
因此，本发明的目的在于提供一种可靠性高的半导体存储装置，在不增加每1个单元的元件数的情况下，在由一个存储元件和一个单元晶体管构成的1T1R型的存储单元阵列中，能够防止改写干扰。
为了达到上述目的，本发明提供一种半导体存储装置，第一特征在于，具有：存储单元阵列，分别将多个存储单元在行方向以及列方向上配置为矩阵状而成，所述存储单元具有存储元件和单元晶体管，该存储元件具有两个输入输出端子并且根据该两端子间的电特性的不同而存储信息，对该两端子间施加改写电压，从而进行所存储的信息的改写，该单元晶体管具有两个输入输出端子和一个控制端子，将所述存储元件的所述输入输出端子的一端与所述单元晶体管的所述输入输出端子的一端连接；字线，分别将在同一行上排列的所述存储单元的所述单元晶体管的所述控制端子彼此连接并且在行方向上延伸；第一位线，将在同一列上排列的所述存储单元的所述单元晶体管的所述输入输出端子的不与所述存储元件连接的另一端彼此分别连接并且在列方向上延伸；第二位线，将所述存储单元的所述存储元件的所述输入输出端子的不与所述单元晶体管连接的另一端彼此连接并且在列方向上延伸；字线电压施加电路，向与作为改写对象而被选择的所述存储单元连接的字线施加电压；第一电压施加电路，向与所述被选择的存储单元连接的所述第一位线施加所述改写电压；以及第二电压施加电路，在施加所述改写电压之前，向与所述被选择的存储单元连接的所述第一位线和所述第二位线这二者预先施加相同的预充电电压，并且，在向与所述被选择的存储单元连接的所述第一位线施加所述改写电压的期间，向与所述被选择的存储单元连接的所述第二位线施加所述预充电电压，所述单元晶体管是如下的纵型的场效应晶体管：将所述输入输出端子的一端、沟道区域以及所述输入输出端子的另一端在与行方向以及列方向垂直的第三方向上排列，在所述各存储单元中，所述存储元件和所述单元晶体管在所述第三方向上排列，所述字线、所述第一位线以及所述第二位线分别在所述第三方向上分离地形成。
根据所述第一特征的半导体存储装置，在被选择的存储单元的改写动作时，利用第一电压施加电路，从连接有存储单元的单元晶体管的第一位线侧施加改写用的电压脉冲。此时，预先向与被选择的存储单元的存储元件连接的第二位线施加恒定的预充电电压，在改写动作中维持该预充电电压的施加，所以，针对沿着第二位线的非选择的存储单元的改写干扰被抑制。
并且，做成第一位线和第二位线平行地延伸的结构，被施加改写电压的第一位线与字线正交，由此，针对经由被选择的字线的非选择的存储单元的改写干扰被抑制。
并且，以纵型的晶体管构成选择晶体管，从而能够抑制由于使第一位线和第二位线平行地延伸所导致的单元阵列面积的增大。
并且，本发明的半导体存储装置除了上述第一特征之外，其第二特征在于，所述第一位线包括扩散层而形成。
并且，本发明的半导体存储装置除了上述第一或第二特征之外，其第三特征在于，所述单元晶体管是如下的环绕栅极型的晶体管，具有：源极区域、漏极区域、管状的所述沟道区域；管状的栅极绝缘膜，覆盖所述沟道区域的外周侧壁面；以及栅电极，覆盖所述栅极绝缘膜的外周侧壁面，在所述沟道区域的底面以及上表面，所述源极区域以及所述漏极区域分别与所述沟道区域连接。
并且，本发明的半导体存储装置除了上述第一至第三的任意一种特征之外，其第四特征在于，所述单元晶体管在其底面与所述第一位线连接并且在其上表面与所述存储元件的所述输入输出端子的一端连接，所述存储元件的所述输入输出端子的另一端与所述第二位线连接。
并且，本发明的半导体存储装置除了上述第一至第四的任意一种特征之外，其第五特征在于，所述第二电压施加电路具有被施加所述预充电电压的预充电电源线，所述预充电电源线与各个所述第二位线直接连接，经由按每个所述第一位线所设置的第一晶体管与各个所述第一位线连接。
根据所述第五特征的半导体存储装置，第二位线与预充电电源线直接连接，向第二位线施加恒定的预充电电压，由此，能够抑制改写干扰。此外，具有将第一位线和预充电电源线连接的晶体管，由此，仅在预充电期间使第一位线为与第二位线相同的电压，能够不产生针对非选择的第二位线或者经由被选择的字线的非选择的存储单元的干扰。
并且，本发明的半导体存储装置除了上述第一至第五的任意一种特征之外，其第六特征在于，所述第一电压施加电路具有被施加所述改写电压的改写电源线，所述改写电源线经由按每个所述第一位线所设置的第二晶体管与各个所述第一位线连接。
根据所述第六特征的半导体存储装置，从连接有存储单元的单元晶体管的第一位线侧施加改写用的电压脉冲，因此针对沿第二位线的非选择的存储单元的改写干扰被抑制。
并且，本发明的半导体存储装置除了上述第一至第五的任意一种特征之外，其第七特征在于，所述第一电压施加电路具有分别被施加了施加电压与所述预充电电压不同的所述改写电压的第一改写电源线以及第二改写电源线，所述第一改写电源线经由按每个所述第一位线所设置的第三晶体管与各个所述第一位线连接，所述第二改写电源线经由按每个所述第一位线所设置的第四晶体管与各个所述第一位线连接。
根据所述第七特征的半导体存储装置，选择来自第一改写电源线的改写电压和来自第二改写电源线的改写电压中的任意一个向第一位线施加，由此，能够利用第三以及第四晶体管切换被施加到该第一位线上的电压，所以，关于被同一字线选择的多个存储单元的每一个，同时施加两个不同的改写电压的任意一个，能够进行与该存储单元的存储状态相对应的改写动作。
并且，本发明的半导体存储装置除了上述第一至第七的任意一种特征之外，其第八特征在于，所述存储元件是如下的可变电阻元件：由所述存储元件的所述两个输入输出端子间的电阻特性表示的电阻状态根据所述改写电压的施加而变化。
关于所述本发明的第一至第七特征的任意一种半导体存储装置中所利用的存储元件，能够利用于在MRAM中所使用的磁隧道接合元件、相变化存储器（PCRAM）、OUM（Ovonic Unified Memory）、或者在RRAM中所使用的可变电阻元件等的根据电特性的不同来存储信息并且通过施加电压来进行所存储的信息的改写的存储元件，优选在RRAM中所使用的可变电阻元件中特别有用。该可变电阻元件与利用通过施加电压而产生的磁场或者焦耳热进行信息的改写的其他存储元件不同，通过施加改写电压直接使电阻变化来进行改写，所以，需要可靠地回避改写干扰，而通过利用本发明的半导体存储装置的结构，能够实现回避了改写干扰的可靠性高的半导体存储装置。
因此，根据本发明，将仅具有两个能够施加电压的端子的存储元件应用于存储单元，其结果是，在非选择的存储单元中容易产生改写干扰的半导体存储装置中，通过使用本发明的结构，由此，能够抑制与数据保持的可靠性相关的该干扰，并且，每个单位存储单元能够以一个存储单元和一个单元晶体管构成，所以，能够提供低成本且可靠性高的半导体存储装置。
附图说明
图1是本发明的半导体存储装置的电路结构图。
图2是本发明的半导体存储装置的改写时的时序图。
图3是表示本发明的半导体存储装置的电路结构的其他例的图。
图4是表示本发明的半导体存储装置的存储单元的剖面结构的图。
图5是本发明的半导体存储装置的存储单元阵列的布局图。
图6是本发明的半导体存储装置的存储单元阵列的布局图。
图7是本发明的半导体存储装置的存储单元阵列的布局图。
图8是表示本发明的半导体存储装置的存储单元阵列的剖面结构的图。
图9是以往的半导体存储装置的存储单元阵列的布局图。
图10是本发明的其他实施方式的半导体存储装置的电路结构图。
图11是本发明的其他实施方式的半导体存储装置的改写时的时序图。
图12是以往的半导体存储装置的电路结构图。
图13是以往的半导体存储装置的改写时的时序图。
图14是表示以往的半导体存储装置中的改写干扰的模拟例的图。
具体实施方式
实施方式1
在图1中示出本发明的一个实施方式的半导体存储装置（以下称为“本发明装置1”）的电路结构图。本发明装置1具有存储单元阵列100、第一电压施加电路101以及第二电压施加电路102，在存储单元阵列100中，作为可变电阻元件的R11～R1n、R21～R2n、…、此外作为存储单元选择用的晶体管的Q11～Q1n、Q21～Q2n、…分别在行方向（图的纵向）和列方向（图的横向）上矩阵状排列而构成。在各个存储单元中，可变电阻元件的一端和晶体管的输入输出端子的一端连接，此外，在同一列上排列的存储单元的晶体管输入输出端子中的不与可变电阻元件连接的另一端彼此分别与第一位线BL11、BL12、…连接，在同一列上排列的存储单元的可变电阻元件的不与晶体管连接的另一端彼此分别与第二位线BL21、…连接。在同一行上排列的存储单元的晶体管的控制端子彼此分别与字线WL1～WLn连接。在存储单元阵列100内的存储单元的改写、读出动作时，选择动作对象的存储单元，分别向与所选择的存储单元连接的字线以及第一位线施加选择字线电压以及选择第一位线电压，向与非选择的存储单元连接的第一位线分别施加非选择第一位线电压，向第二位线施加预充电电压，能够进行所选择的存储单元的可变电阻元件中存储的信息的改写或读出。
第一电压施加电路101经由改写电源线V2向与各个被选择的存储单元连接的第一位线供给用于对在被选择的存储单元的可变电阻元件中存储的信息进行改写的改写电压。改写电源线V2与各个第一位线分别经由切换用的晶体管进行连接，能够利用切换信号φ21、φ22、…对施加改写电压的第一位线进行选择。
第二电压施加电路102经由预充电电源线V1向与被选择的存储单元连接的第一位线以及第二位线供给预充电电压。预充电电源线V1和各个第一位线分别经由切换用的晶体管进行连接，能够利用切换信号φ11、φ12、…对施加预充电电压的第一位线进行选择。另一方面，预充电电源线V1与各个第二位线直接连接，向所有的第二位线施加预充电电压。对于该预充电电压来说，在经由第一电压施加电路101的改写电源线V2以及第一位线施加改写电压之前，经由预充电电源线V1以及切换用的晶体管预先向与被选择或者非选择的存储单元连接的第一位线施加。由此，对于与被选择的存储单元所连接的第二位线连接的所有的非选择的存储单元，与选择了该存储单元的字线连接或者与非选择的字线连接无关地，能够预先使该存储单元的可变电阻元件和晶体管的两端为相同电位。
此外，虽然未图示，但是，字线电压施加电路在与被选择的存储单元连接的字线上，向各个被选择的字线WL1、WL2、…、WLn供给选择字线电压。字线电压施加电路和各个字线分别经由切换用的晶体管（未图示）进行连接，能够利用切换信号对施加选择字线电压的字线进行选择。
在图2中示出本发明装置1的改写时的字线WL1～WLn、切换信号φ11、φ12、φ21、φ22、预充电电源线V1以及改写电源线V2的电压信号的时序图。此外，图2具体地将进行图1的可变电阻元件R11的改写时的时序图作为例子示出。
首先，使φ11、φ12、…、以及φ21、φ22上升，经由第一电压施加电路101和第二电压施加电路102的切换晶体管，从预充电电源线V1以及改写电源线V2向第一以及第二位线施加预充电电压VPRE（代表值3V），预先将所有的存储单元预充电为VPRE。
在时刻t1，在设置时使字线WL1上升为电压VWLS（代表值4V），在复位时，使字线WL1上升为电压VWLR（代表值9V），之后，在时刻t4，使φ11、φ22下降，结束预充电动作。接下来，在时刻t5～t6，向改写电源线V2施加改写电压脉冲。即，在设置时，使改写电源线V2变化为电压VSET（代表值0V），经由R11、Q11，从所选择的第二位线BL21向所选择的第一位线BL11流过电流。另一方面，在复位时，使改写电源线V2变化为电压VRST（代表值6V），经由Q11、R11，从所选择的第一位线BL11向所选择的第二位线BL21流过电流。
以上，在图2所示的本发明装置1的改写方式中，以往难以避免的三种改写干扰能够全部防止，以下对此进行说明。
首先，作为第一种改写干扰的“选择位线干扰”，在本发明装置1中，与以往的位线相当的是第二位线BL21…，对于该干扰来说，在本发明的结构中，在第二位线BL21的电压发生变动的情况下，对于在列方向上排列的存储单元R12～R1n、以及R21～R2n产生。然而，第二位线BL21与第二电压施加电路102的预充电电源线V1直接连接，如根据图2的改写定时可知的那样，对于该预充电电源线V1的电压来说，在写入动作中始终供给恒定的电压VPRE，所以，第二位线BL21的电压不变动。因此，不产生“选择位线干扰”。
其次，关于作为第二种改写干扰的“非选择位线干扰”，在本发明装置1中，不区别第二位线被选择或者非选择而与预充电电源线V1连接，在写入动作中始终施加恒定的电压VPRE，所以，第二位线的电压不变动。因此，与“选择位线干扰”相同地，也不产生“非选择位线干扰”。
进而，作为第三种改写干扰的“共用线干扰”，在本发明装置1中，与以往的共用线相当的是第一位线BL11、BL21、…，这些不是象以往电路的共用线那样在所有存储单元中共用的布线，经由第一电压施加电路101的晶体管分别与改写电源线V2连接。并且，根据图2的改写定时可知，在写入电压脉冲施加前使φ22下降，所以，不对非选择的第一位线BL12、…施加改写电源线V2的电压脉冲，经由第二电压施加电路102的晶体管施加恒定的预充电电压VPRE，因此不发生电压的变动。因此，即使在沿着选择字线WL1在行方向上排列的非选择存储单元R21、…上，也不产生相当于“共用线干扰”的干扰。
因此，对于本发明装置1来说，在以往的具有一个可变电阻元件和一个晶体管的1T1R型的存储单元阵列中，能够回避上述的改写干扰并且能够进行改写动作。
以上，对选择本发明装置1的一个存储单元的可变电阻元件进行改写时的改写动作进行了说明，但是，选择与同一字线连接的多个存储单元的可变电阻元件，能够同时统一进行设置或复位动作，并且，在该情况下也不产生上述的改写干扰是明确的。
此外，本发明装置1的结构如下：具有存储单元阵列100，在该存储单元阵列100中，将在列方向上排列的可变电阻元件R11～R1n以及R21～R2n与共用的第二位线BL21连接，由此，在行方向上相邻的每两个存储单元列共有1条第二位线。但是，如图3所示，也可以为如下结构：具有存储单元阵列100b，在该存储单元阵列100b中，按每一个存储单元列具有在列方向上延伸的1条第二位线。改写的定时或动作、针对改写干扰的效果等与图1以及图2相同。
存储单元选择用的晶体管Q11～Q1n、Q21～Q2n分别由纵型晶体管构成。在图4中示出作为具有纵型晶体管的存储单元的一例的结构剖面图。图4是从行方向（字线的延伸方向）观察本发明装置1的各存储单元的剖面图。以下，以图1的左上方的由字线WL1和第一位线BL11确定的存储单元的情况为例，对该存储单元进行说明。
在硅衬底10上形成有在列方向（图4的横向）延伸的第一位线BL11，在第一位线BL11上形成有贯通层间绝缘膜12以及由多结晶硅构成的栅极电极14并达到第一位线BL11的深度的管15。第一位线BL11例如是杂质硅层，由高浓度地掺杂有n型杂质的扩散层形成。
管15的侧壁面被栅极绝缘膜16覆盖，在管15内部进一步以管状形成有晶体管的沟道区域17和漏极区域18。该沟道区域17以及漏极区域18是例如利用外延生长而在管15内所露出的第一位线BL11上形成的p型的硅层以及n型的硅层。对于管状的沟道区域17的外周侧壁面来说，隔着栅极绝缘膜16被栅极电极14覆盖，在管底面与沟道区域17连接的第一位线起到n型的源极区域23的功能，由此，沟道区域17在其底面与源极区域23连接，在其表面上与漏极区域18连接，并且在其侧面隔着栅极绝缘膜16与栅极电极14连接，构成环绕栅极型的晶体管。另一方面，栅极电极14在行方向上延伸，构成字线WL1。
在漏极区域18上，填充管15而形成可变电阻元件的下部电极20，使用同一掩模图形在下部电极20上形成在列方向上延伸的可变电阻体21以及可变电阻元件的上部电极22。上部电极22构成在列方向上延伸的第二位线BL21。
在图5中示出本发明装置1的存储单元阵列的布局图。形成有纵型晶体管的管的宽度优选为F。在此处，F是制造工艺中的最小加工尺寸。此外，管的上表面以及底面的形状不限于圆形，也能够形成为多角形的形状。字线以及第一位线的线宽度为2F，间隔为1F。在该布局中， X方向（列方向）的宽度为3F、Y方向（行方向）的宽度为3F，所以，每一个存储单元的占有面积为3F×3F=9F2。
并且，能够省略第一位线与管的接触用的工艺上的设计容限而以1F形成第一位线的线宽度。图6中示出此时的本发明装置1的存储单元阵列的布局。在该布局中， X方向（列方向）的宽度为3F、Y方向（行方向）的宽度为2F，所以，每一个存储单元的占有面积为3F×2F=6F2。
另一方面，在图7中示出使用以往的MOS晶体管构成本发明装置1时的存储单元阵列的布局。此外，在图8中示出从行方向（字线的延伸方向）观察各存储单元时的图7的A-A’面的结构剖面图。此外，在图9中示出使用以往的MOS晶体管的位线与共用线正交的以往的存储单元阵列的布局。在使用以往的MOS晶体管的本发明装置1的存储单元阵列中，如图8所示，在衬底10上的被元件隔离区域30划分的活性区域31内，使栅极电极14彼此与在行方向（与纸面垂直的方向）上延伸的字线WL1（WL2）连接，形成作为选择晶体管的MOS晶体管。晶体管的源极区域23经由导通孔32而与在列方向（图8的横向）上延伸的第一位线BL11连接，晶体管的漏极区域18经由导通孔33、岛状的金属布线层34以及导通孔35连接到由下部电极20、可变电阻体21以及上部电极22构成的可变电阻元件。可变电阻元件经由导通孔36与在列方向（图8的横向）上延伸的第二位线BL21连接。
在使用上述MOS晶体管的存储单元阵列中，由于是第一位线与第二位线平行延伸的结构，所以，需要将第一位线与第二位线以一方回避另一方的方式分别形成在不同的布线层上。因此，存储单元阵列的占有面积增大了该回避所需要的区域的部分。如图7所示， X方向（列方向）的宽度为4.5F、Y方向（行方向）的宽度为5F，所以，每一个存储单元的占有面积为4.5F×5F=22.5F2。与此相对，在图9所示的位线与共用线正交的以往的存储单元阵列中，X方向（列方向）的宽度为4.5F、Y方向（行方向）的宽度为3F，所以，每一个存储单元的占有面积为4.5F×3F=13.5F2。
但是，在本发明中使用纵型晶体管，由此，与位线和共用线正交的以往的存储单元阵列相比，能够使每一个存储单元的占有面积缩小。即，能够采用干扰被抑制的上述的电路结构，并且与现有技术相比，能够进一步缩小单元阵列面积。
此外，上述实施方式中，在图5中示出了每一个存储单元的占有面积为9F2的结构，在图6中示出了每一个存储单元的占有面积为6F2的结构，但是，这并不将存储单元尺寸限制为该大小。省略字线和管的接触用的工艺上的设计容限，以1F形成字线的线宽度，由此，也能够制作每一个存储单元的占有面积为4 F2的存储单元阵列。
以上，利用本发明装置1，能够实现一种改写干扰被抑制、数据保持的可靠性高并且存储单元阵列面积缩小的半导体存储装置。例如，将上述本发明装置1用于在例如便携电话机、数码相机、数码录音机、DVD装置、液晶显示装置的色调调整电路、音乐录音再生设备、影像装置、音频设备、复印装置等电子设备中内置的非易失性存储器，由此，能够提供可使芯片小型化并且可靠性高的电子设备。更具体地说，将本发明装置1搭载在便携电话机上，除了图像数据之外，还用于通信协议的存储，由此，能够使便携电话的质量显著提高。
此外，上述的实施方式是本发明的优选实施方式的一例。本发明的实施方式不限于此，在不脱离本发明的宗旨的范围内，能够进行各种变形实施。
（其他实施方式）
以下，对其他实施方式进行说明。
（1）在上述的实施方式中，第一电压施加电路为如下结构：经由改写电源线V2，向与各个被选择的存储单元连接的第一位线供给用于对存储在所选择的存储单元的可变电阻元件中的信息进行改写的改写电压，但是，也可以具有多个该改写电源线。在图10中示出本发明的另一实施方式的半导体存储装置（以下称为“本发明装置2”）的电路结构图。在本发明装置2中，第一电压施加电路103是如下结构：具有第一改写电源线V3和第二改写电源线V4这两条改写电源线，经由第一改写电源线V3或第二改写电源线V4，向与各个被选择的存储单元连接的第一位线供给改写电压。关于存储单元阵列100以及第二电压施加电路102的结构，由于分别是与图1所示的本发明装置1相同的结构，因此省略说明。关于字线电压施加电路（未图示）的结构，也与本发明装置1相同，省略说明。
第一改写电源线V3和各个第一位线分别经由切换用的晶体管进行连接，能够利用切换信号φ31、φ32、…对施加改写电压的第一位线进行选择。同样，第二改写电源线V4和各个第一位线分别经由切换用的晶体管进行连接，能够利用切换信号φ41、φ42、…对施加改写电压的第一位线进行选择。在第一改写电源线V3上施加的电压与在第二改写电源线V4上施加的电压不同，由此，对于与不同的第一位线连接的多个可变电阻元件，能够根据切换信号φ31、φ32、…以及φ41、φ42、…同时选择并施加对第一改写电源线V3所施加的电压或者对第二改写电源线V4所施加的电压的任意一个。
在图11中示出本发明装置2的改写时的字线WL1～WLn、切换信号φ11、φ12、…、φ31、φ32、…、φ41、φ42、…、预充电电源线V1、第一改写电源线V3以及第二改写电源线V4的电压信号的时序图。与在设置动作时和复位动作时选择字线电压不同的第一实施方式不同，在设置动作时和复位动作时能够使用相同的字线电压VWL。因此，对于与同一字线连接并且与不同的第一位线连接的多个可变电阻元件，能够同时进行各设置动作和复位动作。此处，以对R11进行设置、对R21进行复位的情况为例进行说明。
首先，使φ11、φ12、…上升，将预充电电源线V1的电压VPRE（代表值3V）直接向第二位线施加，经由第二电压施加电路102的切换晶体管向第一位线施加。此外，使φ31、φ42上升并且使φ32、φ41下降，由此，经由第一电压施加电路103的晶体管，向第一位线BL11施加来自第一改写电源线V3的电压VPRE，向第一位线BL12施加来自第二改写电源线V4的电压VPRE，预先将所有的存储单元预充电到VPRE。
在时刻t1，使字线WL1上升到电压VWL（代表值6V）之后，在时刻t4，使φ11、φ12下降，结束预充电动作。此外，使与该第一位线连接的切换用的晶体管截止，使得不向与不是改写对象的存储单元连接的第一位线施加来自第一电压施加电路103的改写电压脉冲。
接下来，在时刻t5～t6，向第一改写电源线V3以及第二改写电源线V4施加脉冲电压。即，使设置动作用的第一改写电源线V3变化为电压VSET（代表值0V），经由R11、Q11，从所选择的第二位线BL21向所选择的第一位线BL11流过电流，进行可变电阻元件R11的设置动作。另一方面，使复位动作用的第二改写电源线V4变化为电压VRST（代表值6V），经由Q21、R21，从所选择的第一位线BL12向所选择的第二位线BL21流过电流，进行可变电阻元件R21的复位动作。
在上述另一实施方式中，将预充电电压设定为在第一改写电源线V3上施加的改写电压和在所述第二改写电源线V4上施加的改写电压的中间电压，所以，在从第一改写电源线V3供给改写电压的情况和从第二改写电源线V4供给改写电压的情况下，能够使将预充电电压作为基准电压并向第一位线施加的改写电压的极性不同，在从第一改写电源线供给该改写电压的情况和从第二改写电源线供给该改写电压的情况下，能够使在被选择的存储单元的可变电阻元件上施加的改写电压脉冲的极性反转。
进而，根据与上述的实施方式1相同的理由，能够全部防止以往难以回避的三种改写干扰，此外，对于与同一字线连接并且与不同的第一位线连接的多个可变电阻元件，能够同时进行各设置动作和复位动作。并且，使用纵型晶体管，由此，能够缩小存储单元阵列100的阵列占有面积。
（2）在上述的实施方式1中，第二位线不经由切换用的晶体管而直接与第二电压施加电路的预充电电源线V1连接，但是，在各个第二位线和预充电电源线之间具有切换用的晶体管并且经由该晶体管将第二位线和预充电电源线连接也可以。在全部导通状态下使用该晶体管，由此，与实施方式1相同地，能够回避改写干扰并进行改写动作。并且，做成能够根据切换信号对施加预充电电压的第二位线进行选择的结构，由此，能够对进行预充电动作的存储单元进行选择。此时，在被选择的存储单元的改写动作中，经由切换用的晶体管仅对与该被选择的存储单元连接的第二位线以及与连接在该第二位线上的存储单元所连接的第一位线施加预充电电压即可，对于其他的不与被选择的存储单元的第二位线连接的非选择的存储单元，以不从该非选择的存储单元所连接的第一位线以及第二位线这二者施加来自预充电电源线V1以及改写电源线V2的电压的方式，使这二者的切换用的晶体管截止。由此，仅选择预充电动作所需要的存储单元来施加预充电电压，从而能够削减供给预充电电压的驱动电路的功耗。
（3）在上述的实施方式1以及另一实施方式中，从改写电源线V2、或者V3以及V4供给改写用的脉冲电压，但是，向该改写电源线供给恒定的改写电压，向与选择位线连接的切换用的晶体管提供脉冲信号，从而向选择位线供给改写电压脉冲也可以。具体地说，在图2所示的改写定时图中，始终向改写电源线V2供给恒定电压VSET或复位电压VRST，仅在时刻t5～t6使φ21上升，使切换用的晶体管导通，从而能够向选择位线BL11施加改写电压脉冲。
本发明能够利用于半导体存储装置，特别是能够利用于便携电话机或数码相机等的要求高度的改写可靠性的电子设备的非易失性存储器。

Claims (7)

1.一种半导体存储装置，具有：
存储单元阵列，分别将多个存储单元在行方向以及列方向上配置为矩阵状而成，所述存储单元具有存储元件和单元晶体管，该存储元件具有两个输入输出端子并且根据该两端子间的电特性的不同而存储信息，对该两端子间施加改写电压，从而进行所存储的信息的改写，该单元晶体管具有两个输入输出端子和一个控制端子，将所述存储元件的所述输入输出端子的一端与所述单元晶体管的所述输入输出端子的一端连接；
字线，分别将在同一行上排列的所述存储单元的所述单元晶体管的所述控制端子彼此连接并且在行方向上延伸；
第一位线，分别将在同一列上排列的所述存储单元的所述单元晶体管的所述输入输出端子的不与所述存储元件连接的另一端彼此连接并且在列方向上延伸；
第二位线，将所述存储单元的所述存储元件的所述输入输出端子的不与所述单元晶体管连接的另一端彼此连接并且在列方向上延伸；
字线电压施加电路，向与作为改写对象而被选择的所述存储单元连接的字线施加电压；
第一电压施加电路，向与所述被选择的存储单元连接的所述第一位线施加所述改写电压；以及
第二电压施加电路，在施加所述改写电压之前，预先向与所述被选择的存储单元连接的所述第一位线和所述第二位线这二者施加相同的预充电电压，并且，在向与所述被选择的存储单元连接的所述第一位线施加所述改写电压的期间，向与所述被选择的存储单元连接的所述第二位线施加所述预充电电压，
所述单元晶体管是如下的纵型的场效应晶体管：将所述输入输出端子的一端、沟道区域以及所述输入输出端子的另一端在与行方向以及列方向垂直的第三方向上排列，
在所述各存储单元中，所述存储元件和所述单元晶体管在所述第三方向上排列，
所述字线、所述第一位线以及所述第二位线分别在所述第三方向上分离地形成，
所述第二电压施加电路具有被施加所述预充电电压的预充电电源线，
所述预充电电源线与各个所述第二位线直接连接，并且，经由按每个所述第一位线所设置的第一晶体管与各个所述第一位线连接，
所述第二电压施加电路在所述第一电压施加电路施加所述改写电压之前，使输入到与连接于所述被选择的存储单元的所述第一位线连接的所述第一晶体管的切换信号上升，经由所述预充电线以及所述第一晶体管向与所述被选择的存储单元连接的所述第一位线施加所述预充电电压，在对与所述被选择的存储单元连接的所述第一位线施加所述改写电压的期间，使所述切换信号下降。
2.如权利要求1所述的半导体存储装置，其特征在于，
所述第一位线包括扩散层而形成。
3.如权利要求1所述的半导体存储装置，其特征在于，
所述单元晶体管是如下的环绕栅极型的晶体管，具有：
源极区域、漏极区域、管状的所述沟道区域；
管状的栅极绝缘膜，覆盖所述沟道区域的外周侧壁面；以及
栅极电极，覆盖所述栅极绝缘膜的外周侧壁面，
在所述沟道区域的底面以及上表面，所述源极区域以及所述漏极区域分别与所述沟道区域连接。
4.如权利要求1所述的半导体存储装置，其特征在于，
所述单元晶体管在其底面与所述第一位线连接并且在其上表面与所述存储元件的所述输入输出端子的一端连接，
所述存储元件的所述输入输出端子的另一端与所述第二位线连接。
5.如权利要求1所述的半导体存储装置，其特征在于，
所述第一电压施加电路具有被施加所述改写电压的改写电源线，
所述改写电源线经由按每个所述第一位线所设置的第二晶体管与各个所述第一位线连接。
6.如权利要求1所述的半导体存储装置，其特征在于，
所述第一电压施加电路具有分别被施加了施加电压与所述预充电电压不同的所述改写电压的第一改写电源线以及第二改写电源线，
所述第一改写电源线经由按每个所述第一位线所设置的第三晶体管与各个所述第一位线连接，
所述第二改写电源线经由按每个所述第一位线所设置的第四晶体管与各个所述第一位线连接。
7.如权利要求1～6的任意一项所述的半导体存储装置，其特征在于，
所述存储元件是如下的可变电阻元件：由所述存储元件的所述两个输入输出端子间的电阻特性表示的电阻状态根据所述改写电压的施加而变化。
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