CN85103516A

CN85103516A - 具有拟折叠位线的动态存储阵列

Info

Publication number: CN85103516A
Application number: CN 85103516
Authority: CN
Inventors: 麦克尔罗伊
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1985-05-02
Filing date: 1985-05-02
Publication date: 1986-11-05
Also published as: CN85103516B

Abstract

一半导体动态读/写存储装置，含有一单晶体存储单元的行列阵列，其每列单元有一差动读出放大器，该读出放大器所具有的一对平衡位线，它是以拟折叠位线结构构成，并自其输入端延伸。存储单元并非直接连于位线上，而是藕合至位线段上。行地址选择一单元连至线段上，并选择两线段的一条来与两位线的一条相联。单元的字线是成组地连于两位线上的，而不是一对一的交错。每段线有一组字线，而各组是互相交错的。若与一对一交错方案比较，组合的段线及位线电容对存储电容具有更佳的比率。

Description

技术领域

本发明是关于半导体存储装置，而且更主要是指用于动态读/写存储装置的一种位线（bit line）及单元阵列的改良结构。

动态金属氧化物半导体（Mos）读/写存储装置所具有的构造，在授予怀特、麦克亚当斯及雷德瓦恩的美国专利第4，081，701号中（0-16K动态随机存取存储器）以及授予麦克亚历山大、怀特及拉乌的美国专利第4，293，993号中（-64K动态随机存取存储器）均有论述，以上两专利都已转让给得克萨斯仪器公司。随着光刻技术及半导体处理的改进，现已可制造256K动态随机存取存储器，而1兆动态随机存取存储器亦在研制中。所有这些装置都使用一单晶体管存储单元，其中数据是存储于一电容器中。在具有高密度的装置中，由于每位线上单元的增加，使单元变小，而位线变长，从而对存储电荷的检测便显得更加困难。当每位线对单元的比率大约小于1/30或1/40时，利用一差动读出放大器并不能检测出一可靠的信号，因此，该比率最好为1/20左右或小于该值。

若不采用专利第4，081，701号及专利第4，293，993号所述的“开放型”位线方案时，可将用于一已知的读出放大器的两位线折叠并在晶片上彼此相邻地平放。这样，例如由α粒子引入衬底的局部化噪音，可相等地藕合在两位线上，从而不会影响该读出放大器的差动输入。然而，对某些单元排列方案而言，由于在读出放大器的一侧上要将位线延长以容纳双倍数量的行线，这种折叠位线结构便会损害介乎存储器电容与位线之间的电容比。也就是说，在一开放型位线结构中，如果其最佳单元宽度及长度能使一单元正好位于位线及行线的节距内，则在折叠结构中，同样的单元便会因双倍的行线数目与一位线相交而使位线延长，容量增加。

本发明的主要目的是为高密度动态RAM（随机存取存储器）装置提供一改良位线及单元阵列结构，尤其对使用单晶体管单元的MOS装置而言更是如此。另一目的是在折叠位线方案中，提供一高密度动态RAM，其中存储电容对位线电容量的比率为一最大值。

发明简述

根据本发明的一实施方案，一半导体动态读/写存储装置含有单晶体管存储单元的行与列阵列，并有一差动读出放大器供每列单元使用。在拟折叠（quasi-folded）位线结构中，该读出放大器具有一对自其输入端延伸出来的对称位线·存储单元并不直接与位线相连接，而是藕合至位线段（bit line segments）的。行地址选择一单元与一线段相连，并且从两线段中选择一个与两位线之一相联。字线是接至两位线，并且是供单元使用的，字线通过成组方式与一段线（segment line）相联，再将各组字线交织，而不是将字线一一交织。若与一一交织方案比较，该组合段线与位线电容均与存储器电容有一较佳的比率。

附图简述

本发明的新颖特性相信已在所附权项所定的发明特征中确知。然而发明本身的其他特征及优点，只要参看以下详细描述并阅读附图便可充分理解。其中：

图1是以方块形式表示的1兆动态存储装置电路图，根据本发明，该1兆容量的动态存储装置可利用拟折叠位线结构，其单元阵列中有分段位线;

图2是以方块形式表示图1一部份电路的电路图;

图3是以方块形式表示图2的一部份电路的电路图;

图4是图3装置的多路复用器、缓冲器及列选择电路的电路示意图;

图5是图1至4的读出放大器及单元阵列的电路示意图;

图6是一时序图，表示图1至5电路中，各节点的电压对时间的关系;

图7是该单元阵列一小部份的放大图，表示本发明的拟折叠位线结构;

图8为放大许多倍的图1-7装置中单元阵列的一极小部份的平面图，它显示两个存储单元。

图9是图8两单元的电路示意图;

图10A至10D是图8装置的各剖面图，它们分别取自线A-A至D-D的各垂直切面。

具体实施方案的描述

参考图1，图1画出了根据本发明举例说明的一可使用拟折叠位线结构的半导体读/写存储器晶片。该器件的容量为1兆，即在单元阵列中具有所谓2²⁰或1，048，576个存储单元。该阵列被划分成四个等同的方块10a、10b、10c及10d，每方块含有262、144个单元。每方块中含有512行线，而所有行线均接至其中一个行解码器11a或11b上。每个行解码器11a或11b接受自地址输入端12经行地址锁存器13与线14来10位行地址中的9位。一10位列地址亦以时分多路复用方式加至输入脚12，并藕合至缓冲器15。八条数据输入/输出线16位于阵列中央，并由八中取1选择器17来选择这八条线中的一条作为数据输入或输出;来自选择器17的一条单一输入/输出线通过缓冲器而接至数据输入脚18及数据输出脚19。选择器17通过来自列地址缓冲器15的线20来接收三位列地址，八条线16中的两线通过输入/输出线21分别接至每个方块10a、10b、10c及10d上。在每方块10a至10d中含有16组中间输出缓冲器24，每组16个，利用线25提供的缓冲器15的四位列地址，对每组中间输出缓冲器中的16个器件作出16中取二的选择。在每方块中，512个读出放大器26中的每一个放大器均与阵列中的每一列相联;根据本发明，每列是以两拟折叠列线之一半或“位线”构成，而每位线是选择性地与一定数目的位线段相藕合的。每个缓冲器24均与两列之一相藕合;这个选择是以一行地址中的一位为根据的，而该行地址则由与缓冲器13相联的线27上得到的。

存储装置接受通过输入脚29接受行地址选通 RAS，并通过输入脚29接收列地址选通 CAS。读或写操作的选择是由输入脚30上R/ W控制完成的。由一时钟脉冲发生与控制电路31产生全部所需的内部时钟脉冲并根据需要加以控制。

如上述专利第4，293，993号或第4，081，701号所讨论的一样，每块阵列含有两行伪单元32（dummy cell），它们以一般方式有选择地藕合至位线上。

参照图2，图中将作为一方块10a-10d一部份的输入/输出线16、第一及第二级中间输出缓冲器22及24，以及读出放大器26均极为详细的显示出来。在已知方块中，有16个中间输出缓冲器22，图中以22-1…22-16来标记。注意，在方块中，缓冲器22-1至22-8是由线21连至于线16一条线构成一组，而缓冲器22-9至22-16是由线21连至线16的另一条线上构成另一组。对缓冲器22-1……22-6每一个而言均有一组16个的缓冲器24，各组以24-1至24-16标记（每组有16个）。对每组16个的缓冲器24而言，均接有一组32个的读出放大器26，每个读出放大器26连至两位线33上，位线33再有选择地藕合至位线段上，这在以后将予解释。在存储单元阵列中，与位线33相交的为512条行线34。伪行线（dummy line）32亦与位线33相交，这在以后将予描述。利用九位行地址14的一位，行地址译码器11a，11b便可选出两条伪线中的一条。

来自缓冲器13的第10位行地址由线27加至多路复用电路，以供读出放大器26选出每对读出放大器中哪一个是通过线37连至对应的缓冲器24的。在方块中，有16对数据/数据条形（data bar）线38及39，每对线一方面由线40藕合至一选择缓冲器24上，而另一方面由线41接至选择缓冲器22上。需注意的是，在数据输入/输出线16上的输入/输出会由单轨改变成在线38与39上的双轨，以作写操作之用。

参照图3，图中详列图2所示的一部份电路。图中画出读出放大器26与一组16个相应的缓冲器24。事实上，该组中共有32个读出放大器。而该组16个缓冲器24-1。在图中是以24-1至24-1-16来标记。每个独立的读出放大器26具有两位线，并以所谓折叠位线结构由读出放大器26延伸出来，而且每位线段（图中未示出）与位线33平行地延伸的。行线34与位线相交，而存储单元便位于行线与位线段的相交处。根据线27的地址位，一用于每对读出放大器26的多路复用器42选出每一对读出放大器，用于通过线37连接对应的缓冲器24-1-1，24-1-2……等等。每一个时间16个缓冲器24-1-1至24-1-16中只选中一个，而选择是以线25上的四列地址位为基准，因此，只有一个缓冲器工作，由线40将数据的读或写位读出或写入线38、39。图3的缓冲器22-1的被选择与否，是由线23的三个位所提供的16取2选择来决定;以决定是否在这组缓冲器中，将双轨输入/输出线38、39藕合至单轨输入/输出线16上。

现参照图4，此图为一详细图解，表示一个缓冲器24（即图3的缓冲器24-1-1）及一个缓冲器22（即图3缓冲器22-1）。此第一及第二级中间输入/输出缓冲器也是共同未决申请（申请号：1984年6月X日申请）的主题，此申请由波蒂特及张先生申请专利，并且已转让给得克萨斯仪器公司。多路复用器42由四个晶体管构成;两晶体管43的其中一个会由线27的行地址及其互补信号;即读出放大选择信号SAS1和SAS2选择出来，因此，在读（或写）操作时，其中只有一个晶体管43处于“导通”状态。对读而言，通过选出其中一个晶体管43，只有一条通路存在。对写而言，地址位27与来自控制电路31的写控制信号W相“与”后，只要此时读/写控制30处于写状态时，便使晶体管44中的一个导通。因此，作为读放大器26的输入或输出的线45是以单端点来读，并且是以双轨来写的，即，在读操作时，晶体管44中两个均是截止的，而晶体管43只有一个是导通的;在写操作时，其中一个晶体管43及其相关的一个晶体管44会导通。作为多路复用器42的输入/输出线37通过在缓冲器24-1-1中晶体管46及47的源/漏通路接至线38及39。晶体管46及47由在节点48上的Y-选择来控制，此Y-选择是来自一个16中取1解码器49，而解码器49则接收线25的4位列地址。晶体管50也由节点48的Y-选择来控制;该晶体管50是与一反相晶体管串联的，该反相晶体管具有预先充电的P通道及负载电路。在单端点读操作中，反相器的功能是使在选择缓冲器24-1-1时（此时节点48为高电位，晶体管50导通），在节点51的数据位能与节点52的数据位互补;从而使来自选择读出放大器的数据位便可自节点52经反相器、自节点51经晶体管47、线39藕合到缓冲器22-1的节点59上。在读操作时，晶体管46与线38不起作用。当节点52为低电位时，P-沟道晶体管53处于导通，而节点51则为电源电压Vdd。同样地，当节点宽51为低电压时，P-沟道晶体管54处于导通，而节点52则保持高电位。在RAS转到高电位后，处于预先充电周期中的P沟道晶体管55会接收到一低电平起动预充电压L（low-going pre-charge voltage）（它由电路31产生），通过此晶体管55将两节点51和52预先充电至高电位。

图4中缓冲器22-1是由Y-选择信息来控制，而此Y-选择信息是来自线23的地址位及16中取2解码器56。因此，如果该缓冲器被选出时，节点57会是高电位，在这情况下，开启晶体管58，并让线39（或节点59）的数据通过三级60、61及62放大而驱动节点63。在读时，由于来自控制电路31的读命令R加至“与非”门65的关系，互补晶体管对64处于导通状态。亦即是说，当读/写为高电位时便决定了读操作，于是R为高电位而两晶体管64处于导通状态。此时，因为写控制W是低电平，所以互补晶体管对66及67处于截止状态。因此，在读操作时，线39上的数据位通过节点59、串联反相器60、61及62、节点63以及晶体管64来控制线16。另一方面，在写操作时，晶体管对66及67将会处于导通状态，而晶体管对64将截止，因此节点59（及线39）会通过晶体管67接收来自线16的数据位，而且节点63（及线38）会接到该位的互补值，因此写入时，写数据会自单轨（线16）转为双轨（线38、39）。线38、38的双轨写入数据是通过两晶体管46与47、一个选择晶体管对43、44藕合至一个读放大器26上。

参看图5，图中详细地画出了一读出放大器26。此图亦表示供读出放大器使用的两位线33，并有512条与这些位线相垂直的行线34中的四条线，并根据该申请的共同未决专利申请，（申请号：_，与本案同时提交）还有两位线段。读出放大器用上具有N沟道驱动晶体管71及P沟道晶体管72的互补金属氧化物半导体C-MOS交叉藕合触发器70。正如由查瓦基-杜弗鲁里及艾丁-希斯洛普在已转让给得克萨斯仪器公司的共同未决专利申请（申请号_，1984年6月X日申请）中所解释的一样，读出节点73及74是通过隔离晶体管75及76的源/漏通路接至位线33。在触发器70的接地端，触发器70的一节点78通过两N沟通晶体管79及80与地藕合，两晶体管的栅极接有读出时钟脉冲S1及S2。晶体管79甚小于晶体管80，而且时钟脉冲S1首先发生，因此起始读出处于低增益状态，而且起始读出由N沟道晶体管71执行。在V_dd侧，节点81通过P沟道晶体管82及83而藕合至电源，其中一晶体管的栅极上有读出时钟脉冲S2，而在另一晶体管的栅极上有一延迟脉冲S2D。读出时钟脉冲S2为S2的互补，因此只有在第二时钟脉冲S2启动后，P沟道晶体管72才开始操作。这里有一双间隔（two-interval）读出操作，首先是S1，其后是S2及S2。半导体对79、80及82、83在两方块10a及10b（亦即（1024个读出半导体）中是与所有其他读出放大器26共享的。当补偿时钟信号E为高电位时，节点78及81由接上共用线（common lines）的晶体管（未示出）来预先充电至V_ref，其值约为V_dd的一半。

位线33是由三个晶体管84来预先充电及补偿的，它们的栅极都有一补偿时钟信号E;其中两个晶体管84的源极都接至参考电压V_ref。由于参考电压的值约为V_dd的一半，因此，只须少许或甚至不需要由晶片电源V_dd来提供电荷，以将所有位线预先充电。亦即是说，在一工作周期后，其中一条线33会是高电位，而其余各读出放大器的线33会是低电位，因此，该线会向其余的线充电，而V_ref只需供应任何有可能出现的差异。当 RAS转为高电位时，在工作周期结束后，控制电路31会产生补偿时钟信号E。

每一个存储器单元均含有一电容器85及一存取晶体管86。每列有512个单元，亦即，与每对位线33相关的单元有512个。而且，每行亦有512个单元，亦即，与每行线34相关的单元有512个。在一行中，所有512个存取晶体管86的栅极都与一行线34相联（或由一行线34构成）。在任一时间内，方块中每行512个晶体管86只有一个处于导通状态，因此，只有一存储单元电容85被选出。根据本发明的共同未决申请（申请号_），选出的单元是通过位线段87与位线33连接。为了减低位线电容值对存储电容器85电容值的比率，每对位线33用上一定数目的位线段87。在一给定时间内，其中两条线段87会由两晶体管88藕合至相对的位线33上。例如，每线段87可能会有三十二个与之相联的单元，因此，在本发明的实施方案中，每读出放大器必须有16条这样的线段87（16×32＝512）。通过将线段选择电压SS加至选择线89，行译码器11a或11b会从八条线89中选出适当的一条，此时，该译码器会与L来自线1414九位地址位相同的某几位地址为根据，选择512条行线中的1条行线34。当线89转为高电位时，两线段87通过每边一个的两晶体管88与位线33相联，但由于只有其中一条线段87的上面会有一启动的行线34，因此，只有一存储单元与一位线33藕合。

在伪行32中，每对位线33都接有一对伪单元，而且，这些伪单元都是由伪电容90与存取晶体管91构成。当选择存储单元通过选择线段87与晶体管88与左手边的位线33藕合时，右手边的伪单元会通过其中一条译码输出线92由行译码器11a、11b选出，反之亦然。行地址的一位用于行译码器中，以选择伪单元行32的其中一条线92。

参看图6，下面将解释一位读操作的后续操作存储器。一工作周期以 RAS电压从+5V降至OV的TO时刻为起始点。由于此例中的周期为一读周期，故时间TO时读/写输入电压是+5V。TO以前的时间是一预充电周期，此时补偿信号E为高电平，因此所有位线33及节点78、81都具有预充电电压值V_ref，现假设其值约为1/2V_dd或+2.5V。在预先充电周期内，所有线89上的线段选择信号SS亦保持在高电位，因此，所有线段87亦被预充电至V_ref，由于 RAS在TO时的下降，导致补偿电压E下降，从而使各对位线33彼此分离及自V_ref分离。线段选择电压SS于是下降，将所有线段88自位线33分离。在行译码器11a、11b取得时间响应行地址，在选出的512取1行线34及选出的2中取1伪线92上，电压X_wd及X_dum开始上升;与此同时，在其中一条线89的线段选择信号在T₁处上升。这些地址电压X_wd、X_dum及SS均缓慢上升，而且，在达到V_dd电平后，SS及X_wd会提升至V_dd以上，目的在减少跨越存取晶体管86及88之间的电压V_t的压降。由于在起始读出时，伪单元的功能已完成，电压X_dum便下降，而且，伪电容可自位线去藕，从而开始对这些电容进行预充电，正如由特兰、麦克亚当及奇尔德斯在转让给得克萨斯仪器公司的共同未决专利申请（申请号_，1984年7月11日申请）中所揭露的一样。在时间T₂时，S1电压上升，首先启动读出放大器26，并使高阻抗N沟道晶体管79导通;这便开始将位线33更进一步地分离，其程度较在存储单元及伪单元上的差动电压所导致的分离为甚。但在电流自电源V_dd流过晶体管72之前，电压T会在73下降，将位线33自读出节点73及74分离。在电压T下降后，读出电压S2上升，因此大晶体管80开始导通;又由于Ω的下降，使1个P沟道晶体管82开始导通。在一轻微的延迟后， S2D下降，另一P沟道晶体管83开始导通。当S2在74上升及S2在74下降之后，电压T会提升至V_dd。在时间T5，当隔离晶体管75、76重新回到导通状态时，读出便完成，而且其中一条位线33是高电位，另一条位线33是零电位;因此，读出放大选择信号SAS1或SAS2接通，并通过图4的线45及37将其中一条位线连至节点52。紧随着译码器49及56在节点48及57所提供的输出Y_se1-1及Y_se1-2起作用之后，在线16上的选择数据位也开始起作用，稍后便在输出端19上起作用。

下面参照图7来说明一块单元阵列的一小部份。每一段线89是一同与一行中所有晶体管88相联接的，但是，一已知线段87上的单元只会碰到其线段的寄生电容及一位线33的寄生电容。利用分段位线的优点是位线33的寄生电容甚小于线段87的寄生电容;这是因为由金属条所组成的位线33由一层厚厚隔离膜将其与自衬底分离，而线段87是衬底范围内的N+区，这将在图8及10A至10D表示出来。因此，即使藕合有选择电容85的位线与没有用上分线段的位线一样长，但还是大大改善了电容比率因子。一已知存储单元所碰到的高电容段线的电容量，与使用全长度N+位线相比，其电容量只有后者的三十二分之一;而且，金属位线33的电容量可能只有N+扩散位线的十分之一。由于可以使用“无接触”（contactless）单元的关系，每位线或每行线所接触金属对硅（metal-to-sili-con）或金属对聚硅（metal-to-poly）的数量会减少至只是等于晶体管88的数目。

图8、9及10A至10D是表示可以采用本发明的拟折叠位线及分段位线于单晶体管结构中的一例，图1至7的存储装置是在一单硅衬底100中形成的，该单硅的尺寸约为180×500平方密耳，约为15密耳厚。图8、9及10A至10D所示的一小部份大约只有5×5平方微米。字线34是延伸于衬底100表面上的钼条，而位线段87是衬底中拉长了的N+区，此区埋于厚热氧化层101的下面。容器85具有上涂层102，此上涂层是覆盖整个单元阵列的接地聚硅场涂层103的一部份。在电容涂层102下面的氧化硅层104较在场涂层其他区域之下的绝缘层105为薄。晶体管86的栅极106是由字线34的一部份构成，而且字线34一直扩展到场涂层103中的孔107。氧化膜108覆盖聚硅场涂层103，将此场涂层自字线34及晶体管栅极106隔离。一薄氧化硅层109作为晶体管的栅绝缘层。一沉积氧化物或磷硅瓷釉（phosposilicate glaze）的原层110将字线自铝线33分离;由于涂层110的厚度较厚，致使位线的寄生电容值较N+段线87的寄生电容值为小。在金属线33与衬底100的N+区域之间，每三十二个单元有一金属对硅的接触（没有表示出来），以接触晶体管88的漏极;此接触是在厚绝缘层110及场涂层103的孔内。注意，虽然单元并不需要接触，但线段需要。因此，字线34的节距及位线33的节距便由单元电容的形状及晶体管的形状来决定，而并非由该接触来决定。

虽然这里揭露的实施方案是一动态读/写存储器，本发明的特征同样可应用于诸如只读存储器及可编程序只读存储器这类的只读存储器中，也可用于其他诸如静态随机存取存储器这类的读/写存储器中。

虽然本发明是参照一说明性的实施方案来描述，但这描述并没有构成限制观念的意图。象本发明的其他实施方案一样，对于熟悉本工艺的人而言，只要参看本文描述，显然可以对本发明具体实施方案作许多的修正。因此，根据本发明的权利要求，便可包含在不背离本发明的范围下所作的任何修正或实施方案。

Claims

1、一半导体存储装置，包括：

一存储单元行列阵列、每列具有一对与列存储单元相联的平衡位线，一行中的每个存储单元都将其控制输入联至作用于该行单元的行线，

多个差动读出放大器，每个读出放大器均具有一对输入端，此输入端与所说列的不同的一列上的所说位线对相藕合。在折叠位线结构中，所说位线对的两根线均实际地置于读出放大器的同侧，

将一列中所说存储单元划分成多组相邻单元，每组中的所有单元被藕合至同一位线上；另一个组中的单元被接至其位线对的一条线上。

2、权项1中所述的装置，其中每组含有相同数目的单元，而该相同数目的单元藉合至所说每条位线上。

3、权项2所述的装置，其中所说存储单元是读/写存储单元。

4、权项3所述的装置，其中所说存储单元是动态单晶体管单元，每单元含有一存取晶体管及一存储电容。

5、权项4中所述的装置，其中在每个单元中，所说控制输入端是所说存取晶体管的栅极。

6、权项5中所述的装置，其中存储装置是一集成电路，此集成电路是在半导体的一面构成的，而所说位线是叠在所说面上的导电片条，并以一相当厚的绝缘层隔离。

7、权项6中所述的装置，其中每组中的单元有选择地藕合至多条段线的其中一条线上，此多条段线是平行所说位线而在所说面上延伸的。

8、权项7中所述的装置，其中线段是所说面中半导体材料的重掺杂区。

9、权项8中所述的装置，其中一条所说位线中每单位长度的寄生电容较一条所说段线中每单位长度的寄生电容为小。

10、权项2中所述的装置，其中至少有八个单元。

11、权项10中所述的装置，其中至少需有八个组。

12、一半导体动态读/写存储装置，包括：

在半导体一面所构成的单晶体管读/写存储单元行列阵列，每列具有一对与列存储单元相联的平行位线，一行中的每存储单元具有一存取晶体管，该晶体管的栅极与一作为该单元行的行线联接，

多个差动读出放大器，每读出放大器具有一对输入端，此输入端与所说列的一不同列的所说位线对相藕合，在折叠位线结构中，所说位线对的两线是实际地置于读出放大器的同侧，

一列中的所说存储单元以相邻单元为一组构成偶数个组，每组中的所有单元的存取晶体管的源极至漏极通路被藉合至相同的位线上;另一组中的单元被接至另一位线对的一条线上。

13、权项12所述的装置，其中每组含有相同数目的单元，而且该相同数目的单元藕合至每条所说位线上。

14、权项13中所述的装置，其中所说位线是叠在所说面上的导电片条，并以相当厚的绝缘层来隔离。

15、权项14中所述的装置，其中每组中的所说单元有选择地藕合至多条段线的其中一条线上，此多条段线是平行所说位线而在所说面上延伸的。

16、权项15中所述的装置，其中所说线段是所说面中半导体材料的重掺杂区。

17、权项16中所述的装置，其中一条所说位线中每单位长度的寄生电容较一条所说段线中每单位长度电容为小。

18、权项13中所述的装置，其中所说行线均成组的，而且一组行线中的所有行线是接至在同一组存储单元中所有单元的存取晶体管的所说栅极上。

19、权项18中所述的装置，其中每组至少含有八个单元。

20、权项19中所述的装置，其中至少需有八个组。