JPS63200394A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明は半導体メモリ装置、更に具体的に云えば、ダ
イナミック読取／書込みメモリ装置に対する改良された
センスアンプにＩｌｌする。

従来の技術及び問題点 一般的にダイナミックＭＯＳ読取／書込みメモリ装置は
米国特許第１０８１．７０１号（１６にのダイナミック
ＲＡＭ）又は同第４．２３９゜９９３号（６４にのダイ
ノミツク　ＲＡＭ）（何れの特許らテキサス・インスツ
ルメンツ社に３渡されている）に記載される様に構成さ
れている。

写真製版及び半導体処理の改良により、２５６にのＤ　
ＲＡ　Ｍが可能になり、これが現在利用出来る様になっ
たし、更に現在開発中の１メガビツトのＤＲΔＭも可能
になっている。

これ等に用いられるセンス増幅器としては、従来、トラ
ンジスタ２個を用いたもの、あるいは４個を用いたもの
があり、更に後者にあっては、同−形Ｉ・ランジスタを
用いたらの、相補形１−ランジスタを用いたもの、更に
トランジスタの作８ｕ５　］＋ＩＪをずらしたｂのがあ
る。しかし、いずれも、電力消費、タイミング、作動の
確実性等を総て満足することはできなかった。

暉運貞を解決する為の手段及び作用 この発明の主な目的は、速度調節可能で、しかし感度を
良好に保らつつ、なお製造−Ｆで生ずる装置のバラツキ
の許容度を向上できる、簡単な駆動回路を備えた相補形
ＭＯＳセンスアンプを提供１−ることにある。

更に、この発明の別の目的は、作動中電力消費が少なく
、かつ駆動とクロック回路を中純化した相補形ＭＯＳセ
ンスアンプを提供することにある。

この発明の１実施例では、半導体ダイナミック読取／書
込みメモリ装置がトランジスタ１個のメモリ・セルの行
及び列から成るアレーを持ち、セルの各列に対して差動
センスアンプが設けられる。

このｙ２初センスアンプは、２組の相補形ＭＯ８により
構成されている。第１と第２のＭＯＳがｎヂヤンネル、
第３と第４のＭＯＳがＰヂＡ７ンネルであり、更に、第
１と第２のＭＯＳの各ソース・ドレイン通路の１端と第
３と第４のＭＯＳのゲートが１つのビット線に、第３と
第４のＭＯＳの各ソース・ドレイン通路の１端と第１と
第２のＭＯＳのゲートが他の１つのビット線に接続され
、更に第１と第２のＭＯＳの各ソース・ドレイン通路の
他端は第１のノードに、第３と第４のＭＯＳの各ソース
・ドレイン通路の他端は第２のノードに接続されている
。一方、３つの制御Ｉ　ｌ−ランジスタが第１と第２の
ノードと２つの電圧レベルの間に接続され、それ等のゲ
ートに第１、第２、第３信号が印加される。上記制御ト
ランジスタの少なくとｂｌつは、制ネ１１トランジスタ
の他の１つより小さいサイズであり、かつその小さいサ
イズのトランジスタ他の１つのトランジスタの前に駆動
されれるようになっている。

この発明に特有ととえられる新規な特徴は特許請求の範
囲に記載しであるが、この発明自体並びにその他の特徴
及び利点は、以下図面について詳しく説明する所から最
もよく理解されよう。

実施例 第１図には、この発明に従って構成されたセンスアンプ
を使うことの出来る半導体読取／占込みメ七り・チップ
の１例のブロック図が示されている。このｖ４置は所謂
１メガピッ１−規模であり、行及び列から成るアレー内
に２２０個又は１，０４８゜５５７６個のメモリ・セル
を持っている。アレーは４つの同様のブロック１０ａ、
１０ｂ、１０ｃ。

１０ｄに区切られており、各々の１０ツクが２６２．１
４４個のセルを持っている。各ブ［１ツク内には５１２
個の打線があり、全ての行線が行デ：１−グ１１ａ又は
１１−　ｂに接続されている。各々の行デコーダ１１ａ
又は１１ｂが、アドレス入力ピン１２から行アドレス・
ラッチ１３及び線１４を介して、１０ヒツトの行アドレ
スの内の９ビツトを受取る。１０ビツトの列アドレスも
時間的に多重化した形で入力ビン１２に印加され、この
列アドレスがバッファ１５に結合される。８個のデータ
Ｉ１０線１６がアレーの中心に配買されており、この８
個の内の１つが、８名訳１選択器１７により、データの
入力又は出力の為に選択される。この選択器１７からの
１本のＩ１０線がバッファを介してデータ入力ビン１８
及びデータ出力ビン１９に接続される。選択１ａ１７が
列アドレス・バッファ１５から線２０を介して列アドレ
スの内の３ビツトを受取る。８木の線１６の内の２本が
、バッファ１５から線２５を介して送られる列アドレス
の内の４ビツトを使って、各々のブロック１０ａ、１０
ｂ、１０ｃ、１０ｄｌ、：夫々接続される。

各ブ［１ツクにある５１２個のヒンスアンブ２６の各々
１つがアレーの１つの列に接続される。各列は２つの列
線半分又は「ビット線」から成り、各各のビット線がこ
の発明に従って、多数のビット５ｐｉｌｔ！グメントに
選択的に結合される。各々のバッファ２４が２つの列の
内の一方に結合される。この選択は、バッファ１３から
線２７を介して来る行アドレスの内の１つのビットに基
づく。

メモリ装置が人力ビン２８から行アドレス・ストローブ
信号ＲＡＳを受取ると共に、入力ビン２９から列アドレ
ス・スｉ・〔１−ブ信ｑｃＡｓを受取る。読取又は書込
み動作の選択は、入力ビン３０のＲ／Ｗυ１１１１信号
によって行なわれる。りＥ１ツク発生器及び制御回路３
１が、必要な全ての内部クロック及び制御信号を発生す
る。

アレーの各ブロックは２行のダミー・セル３２を持って
おり、これらが前掲米国特許第４，２９３．９９３号又
は同第４，０８１，７０１号に記載されている様に、通
常の方法でビット線に選択的に結合される。

第１図の一部分を示した第２図について説明すると、Ｉ
１０線１６、第１及び第２レベルの中間出力バッファ２
２．２４及びセンスアンプ２６が、ブロック１０　ａ　
７’ｌ￥１０ｄの内の１つの一部分に対して更に詳しく
示されている。所定のブロック内Ｃは、１６個の中間出
力バッファ２２があり、この図では２２−１・・・２２
−１６と記されている。

バッファ２２−１乃至２２−８が、このブロックに対す
る１つの線１６に関連した８個の１群に入っており、バ
ッファ２２−９乃至２２−１６が、線２１によって、こ
のブロックに対する他方の線１６に接続された８個の別
の１群に入っている。

バッファ２２−１・・・２２−１６の夫々１つに対し、
１６個−組のバッファ２４がある。これらの組は２４−
１乃至２４−１６と記しである。（各組に１６個ある。

）１６個のバッファ２４の各組に対し、３２個のセンス
アンプ２６の群が設けられてＪ３す、各々のセンスアン
プ２６が２つのビット線３３に接続され、これらのビッ
ト線が後で説明する様に、ビット線セグメントに選択的
に結合される。メモリ・セル・アレー内にある５１２木
の行線３４がビット線３３と公差している。ダミー行線
３２６ピツト線３３と公差するが、これは後で説明する
。２つのダミー線の内の一方が、９ビツト行アドレス１
４の内の１つのビットを用いて、行デコーダ１１ａ、１
１ｂによって選択される。

バッファ１３からの行アドレスの内の１０番目のビット
が線２７を介して、センスアンプ２６に対するマルチプ
レックス回路に印加され、８対の２つのセンスアンプの
内、線３７によって夫々のバッファ２４に接続される一
方を選択する。このブロックには１６対のデータ／デー
タ線３８，３９があり、８対が片側では線４０によって
選ばれたバッファ２４に結合され、反対側では線４１に
よって選ばれたバッファ２２に接続、される。書込み動
作では、Ｉｌｏがデータｌ１０ＩＱ１６に於番ノる単一
レールから６３８．３９に於ける２巾レールに変化する
ことに注意されたい。

第３図には第２図の回路の一部分が更に詳しく示されて
いる。１６個のバッファの組２４−１に関連したセンス
アンプ２６が示されている。この組には、実際には３２
個のセンスアンプ２６がある。１６個のバッファの組２
４−１がこの図では２４−１−１乃至２４−１−１６と
記されている。

個別の各々のセンスアンプ２６からは所謂折返しビット
線形式で２木のビット線が伸びており、ピッｌ−線３３
と平行にビット線セグメント（図に示してない）が伸び
ている。行線３４がビット線と交差し、メモリ・セルは
行ねとビット線セグメントとの交差にある。８対のセン
スアンプ２６に対するマルヂブレクｆｊ′４２が、線３
７によって人々のバッファ２４−１−１．２４−１−２
等に接続する為に、線２７のアドレス・ビットに基づい
て、１つを選択する。どんな時ら、１６個のバラノア２
４−１−１乃至２４−１−１６の内の１つだけが、線２
５の列アドレスの４ビツトに基づいて一度に選択され、
この為１つだけが、線４０によって線３８．３９との読
取又は書込みデータービットの結合をする様に作用する
。第３図のバッファ２２−１は、この群に対し、２市レ
ールＩ１０線３８．３９を単一レールｌ１０１６に結合
する為、線２３の３ピッ１−によって行なわれる１６者
名訳の選択により、選択されたり或いは選択されないこ
とがある。

第４図には１つのバッファ２４、例えば第３図のバッフ
ァ２４−１−１及び１つのバッフ７２２、例えばバッフ
ァ２２−１の詳しい回路図が示されている。マルチプレ
クサ４２が４つのトラジスタで構成される。２つのトラ
ンジスタ４３の内の一方が、線２７のアドレス・ビット
とての補数、即らセンスアンプ選ＩＲ信号５ＡＳ１及び
５ＡＳ２によって選択され、この為読取（又は書込み）
動作の聞、これらのトランジスタ４３の内の１つだけが
オンである。読取では、選ばれた１つのトランジスタ４
３を通る１つの通路だけが存在する。よ込みでは、アド
レス・ビット２７を制御回路３１からの占込み制御信号
Ｗとアンドすることにより、１つのトランジスタ４４°
がターンオンされる。書込み制Ｗ信号Ｗは、Ｒ／Ｗ＆ｌ
制御信号が肖込み状態にある時に有効である。この為、
センスアンプ２６の入力又は出力となる線４５は、読取
りではシングルエンデツドであり、書込みでは２小レー
ルである。即ち、読取動作では、両りのトランジスタ４
４がオフであり、１つのトランジスタ４３だけがオンで
あるが、書込み動作では、１つのトランジスタ４３及び
それに関連した１〜ランジスタ４４が導電する。マルチ
プレクサす４２に対する入力／出力線３７がバッファ２
４−１−１にあるトランジスタ４６．４７のソース／ド
レイン通路を介した線３８．３９に接続される。Ｉヘラ
レジスタ４６．４７がノード４８のＹ選択情報によって
制御される。このＹ選択情報は、線２５の４ビツトの列
アドレスを受取る１６８択１デゴーダ４９から来る。ト
ランジスタ５０もノード４８のＹ選択にＪ：つて制御さ
れる。このトランジスタ５０は、ＰヂＡ７ンネル・プリ
チャージ及び挿入回路を持つインバータ・トランジスタ
と直列である。シングル１ンデツド形読取動作では、イ
ンバータが、バッファ２４−１−１が選択される時（ノ
ード４８がハイでトランジスタ５０がオンである為）、
ノード５２のデータ・ビットの補数をノード５１に出す
様に作用し、この為、選択されたセンスアンプからのデ
ータ・ビットがノード５２からインバータ、ノード５１
、トランジスタ４７、線３９を介してバッフ／’２２−
１のノード５９に結合される。

トランジスタ４６及び線３８は読取動作の間は何の作用
らしない。ノード５２が〔１−である時、Ｐチャンネル
・トランジスタ５３がオンであり、ノード５１は電源電
圧１ｄに保たれる。同様に、ノード５１がローである時
、Ｐ″ｆ−Ｖンネル・トランジスタ５４がオンに保たれ
、ノード５２がハイに保たれる。両方のノード５１，５
２はＰチャンネル・トランジスタ５５によってハイにプ
リブＡ）−ジされる。トランジスタ５５が、ＲＡ　Ｓが
高になった後、ブリチＡ７−ジ・サイクルに低に向うブ
リチＡ７−ジ電圧Ｌ（回路３１によって発生される）を
受取る。

第４図のバッファ２２−１が、線２３のアドレス・ピッ
］・及び１６者Ｒ２デコーダ５６からのＹ選択情報によ
って制御され、この為、このバッファが３１１択された
場合、ノード５７がハイである。

この状態はトランジスタ５８をターンオンし、線３９又
はノード５９のデータを３つの段６０，６１．６２によ
って増幅して、ノード６３を駆動づ−る様にする。読取
では、相補形の１−ランジスタの対６４が、ナンド・ゲ
ート６５に印加された制御回路３１からの読取指令Ｒに
よってオンになる。

１１ら、Ｒ／Ｗがハイであって、読取動作を限定する時
、Ｒがハイであり、］・ランジスタロ４が両方几Ａンで
ある。この時、相補形のトランジスタの対６６．６７は
、書込みｌｉｌ制御制御信号口−である為にオフである
。この為線３９のデータ・ピットが、読取動作では、ノ
ード５９、縦続接続のインバータ６０．６１．６２、ノ
ード６３及びトランジスタ６４を介して＄１１６を制御
する。これに対して、１込み動作では、トランジスタの
対６６゜６７がオンになり、トランジスタの対６４がオ
フになり、この為ノード５９（及び１！Ｊ３９）が、ト
ランジスタ６７を介してＩ！１６からのデータ・ピット
を受取り、ノード６３（及び線３８）がこのピットの補
数を受取り、こうして書込みの間は単一レール（線１６
）から２重レール（線３８，３９）に変換する。２重レ
ール内込みデータは、線３８．３９から両方のトランジ
スタ４６．４７、選ばれたトランジスタの対４３．４４
を介して１つのセンスアンプ２６に結合される。

第５図には、本発明によって構成されたセンスアンプ２
６が詳しく示されている。この図はこのセンスアンプに
対する２本のピッＩ・線３３及びこれらのビット線に垂
直な５１２本の行線３４の内の４木とこの発明の２木の
ビット線セグメントをも示している。センスアンプは、
Ｎヂャンネル駆動トランジスタ７１及び１〕ヂヤンネル
・トランジスタ７２を持つＣＭＯ８交差結交差結合フリ
ップフロップ用０でいる。感知ノード７３．７４が、隔
離トランジスタ７５．７６のソース・ドレイン通路を介
してビット線３３に接続されている。

フリップフロップ７０のアース側にあるノード７８が、
そのゲートに感知クロックＳ１及びＳ２を受取る２つの
ＮチＡアンネル・トランジスタ７９゜８０を介してアー
スに結合されている。トランジスタ７９はトランジスタ
８０よりずっと小さく、クロックＳ１が最初に発生する
ので、最初の感知は一層利得の小さい状態であり、Ｎチ
＼ｌンネル・トランジス゛り７１によって行なわれる。

Ｖｄｄ側では、ノード８１が１〕ヂＶンネル・トランジ
スタ８２．８３を介して電源に結合される。トランジス
タ８２．８３の内の一方はそのゲートに感知り１コツク
Ｓ２を受取り、他方はそのゲートに近延りンＩＪを党１
ｒｉる。線用クロックδ２はδンのＭｌｉべであり、こ
の為、２番目のクロックＳ２が作動された後にのみ、Ｐ
チャンネル・トランジスタ７２が動作を開始する。最初
はＳｌ、次はＳ２と８２の２つの期間の感知動作が行な
われる。１〜ランジスタの対７９．８０及び８２．８３
は、２つのブロック１０ａ及び１０ｂにある他の全ての
センスアンプ２６、即ち１．０２４個のセンスアンプと
共有ぐある。ノード７８．８１は、Ｅが高である時、共
通線に接続されたトランジスタ（図に示しくない）によ
り、Ｖｄｄの大体半分のｖｒＣ「にプリチャージされる
。

ビット線３３が、そのゲートに等化クロック信号Ｅを受
取る３つのトランジスタ８４により、予備充電され且つ
等化される。この内２つのトランジスタ８４のソースが
基準電圧Ｖ「０「に接続されている。この基準電圧の値
はＶｄｄの人体半分であり、その為、全てのビット線を
プリチャージするのに、デツプの電源Ｖｄｄからは殆ん
ど或いは全く正味の電荷を必要としない。１１ち、各々
のセンスアンプに対し、動作サイクルの後、一方の線３
３はハイであり、他方はローであり、従って、一方が他
方を充電し、その差があれば、ｖｒｃｒがその差だ（）
を供給しさえすればよい。クロックＦは、ＲＥＳがハイ
になった後、動作り゛イクルの終りに制御回路３１で発
生される。

各々１つのメモリ・セルはキＡ７バシタ８５とアクセス
・トランジスタ８６で構成される。各列には５１２個の
セルがある。即ち、１対のビット線３３にこれだ１１の
セルが付設されている。史に、５１２ｇ１４セルが各行
にある、即ち、各々の行線３４にｆｉ設されている。１
行にある５１２個のアクセス・トランジスタ８６の全部
のゲートが行線３４に接続される（又はそれによって形
成される）。

ブ［Ｉツク内の５１２個の内の１木の行線３４だＧＪが
任意のある時にターンオンし、この為１つのメモリ・士
ルのキャパシタ８５だけが選択される。

この発明では、選択されたセルがビット線セグメント８
７を介してビット線３３に接続される。ビット線の静゛
市容ｔＨｔと記憶静電容量８５の値との比を減少する為
に、６対のビット線３３に対して多数のビット線セグメ
ント８７を用いている。この内の２つのセグメント８７
が、所定の時刻に、２つのトランジスタ８８によって反
対のビット線３３に結合される。例えば、各々のセグメ
ント８７に３２個のセルを接続することが出来、この為
ここて説明している実施例では、各々のセンス７ツブに
対して１６個のセグメント８７がなければならない（１
６ｘ３２＝５１２）。行デコーダ１１ａ又は１１ｂは、
このデコーダが線１４からの同じ９個のアドレス・ビッ
トの内の成るビットに基づいて、５１２本の行線３４の
内の１つを選択するのと同時に、選択された線８９にセ
グメント選択電圧ＳＳを印加することにより、８木の線
８９の内の適当な１つを選択する。線８９がハイになる
と、２つのセグメント８７が２つのトランジスタ８８に
よって、各々の側で１つずつのビット線３３に接続され
るが、この内の１つのセグメント８７しか作り」された
行Ｉ２３４を持たｆｌこの為、１つのメモリ・セルだけ
がビット線３３に結合される。

ダミー行３２では、８対のビット線３３に対して１対の
ダミー−セルが設けられており、これらのダミー・セル
はダミー・キャパシタ９０とアクセス・トランジスタ９
１とで構成される。選択された記憶セルが選択されたセ
グメント８７及びトランジスタ８８を介して、左側のビ
ット線３３に結合されるとぎ、右側のダミー・セルが行
デコーダ１１ａ、１１ｂで、デコーダ出力線９２の内の
１つによって選択され、或いはその逆の関係になる。行
アドレスの内の１つのビットを行デコーダで利用してダ
ミー・セル行３２の内の一方又は他方の線９２を選択す
る。

次に第６図について、１ビット読取的作に対するメモリ
装置の動作順序を説明する。動作サイクルが、時刻Ｔｏ
に、ＲＡＳ電圧が＋５から０に下がることによって開始
する。このＰＡは読取サイクルであり、この為時刻Ｔｏ
に、Ｒ／Ｗ入力電圧は＋５である。Ｔｏより前の時間は
プリチャージ・サイクルであり、その間等化信号Ｅがハ
イであり、この為全てのピッｌ−線３３及びノード７８
，８１が電圧ｖ　ｒｅｒにブリチ）フージされている。

これは人体Ｖｄｄの１／２即ら＋２．５と想定する。プ
リチャージ・サイクルの間、全ての線８９のセグメント
選択信号ＳＳもハイに保たれ、この為、全てのセグメン
１へ８７ムＶ　ｒａｔ電圧までプリチャージされる。Ｒ
ＡＳがＴｏの時刻に下がると、等化電圧［Ｅが下がり、
対のビット線３３を相互に並びにＶ　ｒｃｆから隔離す
る。その模、セグメント選択電圧ＳＳが下がり、全ての
セグメント８７をビット線３３から隔離する。行デコー
ダ１１ａ、１１ｂが行アドレスに応答する時間が経つや
否や、５１２本の行線３４の内の選ばれた１つ及び２つ
のダミー線９２の内の選ばれた１つで、Ｘｗｄ及び×ｄ
ｕｍ電圧が上背し始める。同時に、１つの線８９のセグ
メント選択信号がＴ１にハイになる。これらのアドレス
電圧Ｘ　ｗｄ、　Ｘ　ｄＬＩｌ及びＳＳは割合ゆっくり
とハイになり、Ｖｄｄレベルに達した後、ＳＳ及びＸｗ
ｄは、アクセス・トランジスタ８６゜８８の前後のＶｔ
降下をなくす為にＶｄｄより高く昇圧される。初期感知
の間にダミー・セルの作用が完了するので、ＸｄＬＩＩ
ｌ？ｆｉ圧が下がり、ダミー・キ鬼７バシタをビット線
から減結合することが出来、この為これらの：￥Ｘ７パ
シタのブリチＡ７−ジを開始することが出来る。

時刻Ｔ２に、センスアンプ２６が最初に８１電圧がハイ
になることによって伯動され、ハイインピーダンスのＮ
チ１アンネル・トランジスタ７９をターンオンづる。こ
れが゛、記憶セル及びダミー・セルに対する差別的な電
圧による隔たり以上に、ピッ］〜線３３を隔て始める。

然し、電源Ｖｄｄからトランジスタ７２に電流が幾らか
でも流れるＯｉｉに、丁３でＴ電圧が下がり、ビット線
３３を感知ノード７３．７４から隔離する。Ｔ？ｆ圧が
下がった後、感知電圧Ｓ２が高くなり、この為大きなト
ランジスタ８０がＩＰ電し始める。８２゛も下がり、こ
の為一方のＰチャンネル・トランジスタ８２が導電を開
始する。僅かなｄ延の後、Ｓ２Ｄが下がり、他方のＰチ
Ａ７ンネル・トランジスタ８３が導電し始める。Ｔ／Ｉ
にＳ２が上シフし且つｑ下が下がった後、Ｔ電圧はｖｄ
ｄまで高くされる。時刻゛「５に、隔離トランジスタ７
５．７６が再びターンオンした後、感知作用が完了し、
一方のビット線３３はハイであり、他方は０であり、こ
の為センスアンプ選択信号５ＡＳ１又は５ＡＳ２がター
ンオンされ、一方のビット線を第４図の６４５．３７を
介してノード５２に接続する。この直後、ノード４８．
５７でデコーダ４９．５６のＹｓｅｌ−１及びＹｓｅｌ
−２出力が有効となり、この為、選択されたデータ・ビ
ットは線１６で有効となり、その直後、出力ピン１９で
有効となる。

第７図には、セル・アレーの１つのブロックの小さな一
部分が示されている。各々のセグメント線８９が１行の
中の全てのトランジスタ８８に共通に接続されるが、所
定のセグメント８７にあるセルから見ると、その１つの
セグメント線の寄生静電容量に１つのビット線３３の寄
生静電容量を加えたものしかない。この発明のセグメン
ト形ビット線を使うことによる利点は、ビット線３３の
寄生静電容φがセグメント８７の寄生静電容Ｍよりもず
っと小さいことである。これは、ビット線はＰ’ｌい絶
縁体コーティングによって基板から隔てられた金属スＩ
・リップで構成されるが、セグメント８７は、第８図及
び第１０Ａ図乃至第１０Ｄ図に示す様に、基板自体の中
にあるＮ十領域である為である。この為、選ばれたキャ
パシタ８５が結合されるビット線３３の長さは、セグメ
ント分割を使わない場合と同じ様に長いが、それでも静
電容量の比は著しく改善される。仝艮にわたるＮ＋ピッ
］〜線を使う場合に較べて、所定の記憶セルからみると
、静電容量の大きいセグメント線は大ぎさが１／３２Ｌ
、かないし、金属のビット線３３はＮ十拡散ピット線の
静電容けの大体１／１０に過ぎない。「無接島形」のセ
ルの配置を使うことが出来るので、ビット線あたり又は
行ねあたりの金属シリコン間又は金属ポリシリコン間の
接点の数は、単にトランジスタ８８の数に減少する。

この発明のセグメント分割ビット線に使うことが出来る
トランジスタ１個のセル構造の１例が、第８図、第９図
及び第１０Ａ図乃至第１０Ｄ図に示されている。第１図
乃至第７図のメモリ装置は、寸法が約１８０Ｘ５００ミ
ルで、厚さが約１５ミルの１個のシリコン基板１００に
形成されている。

第８図、第９図及び第１０Ａ図乃至第１０Ｄ図に示す小
さな一部分は、僅か約５Ｘ５ミクロンである。ワード線
３４は基板１００の面の上を伸びるモリブデンのストリ
ップであり、ビット線セグメント８７は、厚い熱酸化物
１０１の下に埋込まれた基板内の細長いＮ十領域である
。キャパシタ８５の上側極板は、セル・アレー全体にわ
たって伸びるアースされたポリシリコンのフィールド・
プレート１０３の各部分である。キャパシタの極板１０
２の下にある酸化シリコン１０４は、フィールド・プレ
ー１−１０３の他の区域の下にある絶縁体１０５より薄
手である。トランジスタ８６のグー　ｌ−１０６が、ワ
ード線３４の内、それがフィールド・プレート１０３に
ある孔１０７の中に入り込んだ部分によって形成される
。酸化物コーティング１０８がポリシリコンのフィール
ド・プレー１−１０３を覆い、それをワード線３４及び
トランジスタのゲート１０６から絶縁する。薄い酸化シ
リコンｌｉｖ′ｉｌ　０９がトランジスタのグーｌ−絶
縁体である。デポジットした酸化物又は＊　ＩＪ　Ａｆ
ｔ塩十薬の厚い層１１０が、アルミニウム線３３をワー
ド線３４から隔てる。ビット線の寄生静電容量をＮ十セ
グメント線８７の寄生ｒ：ｐ電容吊に較べて小さくする
のは、この層１１０の厚さである。３２個のセル毎に、
金１ｉ！ｌ１１３３と基板１００内のＮ＋領領域間に金
属シリシン問接点（図に示してない）があって、トラン
ジスタ８８のドレインと接触する。

この接点はルい絶縁体１１０及びフィールド・プレート
１０３内の孔の所にある。然し、接点は、セグメント線
に対してだけあって、セルには必要がないことに注意さ
れたい。従って、ワード線３４のピッチ及びビット線３
３のピッチは、接点ではなく、セル・キャパシタ及びト
ランジスタの形によって決定される。

ここで説明した実施例はダイブミック読取／書込みメモ
リであるが、この発明の特徴はＲＯＭ又はＥＰＲＯＭの
様な読出吉川メモリ並びに静止形ＲＡＭの様なこの他の
読取／；！）込みメモリにら適用し得る。

この発明を実施例について説明したが、この説明はこの
発明を制約するものと解してはならない。

以上の説明から、当業者には、この実施例の種々の変更
並びにこの発明のその他の実施例が容易に考えられよう
。従って、特：ＩＴ請求の範囲は、この発明のｑ　ｌＵ
ｔ内に含まれるこの様な全ての変更又は実施例を包括す
るものであることを承知されたい。

【図面の簡単な説明】

第１図はこの発明に従って構成されたセンスアンプを、
使うことのできる１メガビツト規模のダイナミック・メ
モリ装置のブロック図、第２図は第１図のメモリ装置の
一部分のブロック図、第３図は第２図の回路の一部分の
ブロック図、第４図は第３図の回路のマルチブレク号、
バッファ及び列選択回路の回路図、第５図はこの発明に
よって構成されたセンスアンプ及びセル・アレーの回路
図、第６図は第１図から第５図の回路内の種々のノード
に於【ノる電圧を時間に対して示す時間線図、第７図は
セグメント分割ピット線を承りｅル・アレーの小さな一
部分の拡大図、第８図は第１図から第７図の装置にある
セル・アレーのごく小さな一部分を著しく拡大した平面
図で、２つのメモリ・セルを示している。第９図は第８
図の２つのセルの回路図、第１０Ａ図から第１０Ｄ図は
第８図の装置を夫々線Ａ−Ａ及びＤ−Ｄで切った側面新
面図である。 主な符号の説明 １０ａから１０ｄｌル・アレーのブＬ１ツク１２ニアド
レス入力ビン ３１：１Ｉｌｌ＊１回路 ３３：ピット線 ３４：ワード翰 ８７：セグメント線 ８８：トランジスタ

Claims (4)

【特許請求の範囲】
1. （１）メモリ・セルのアレイ： 上記アレイ中に延びる複数の第１ラインであつて、各メ
   モリ・セルがその制御入力端に於て、上記第１ラインの
   １つと接続されている上記第１ライン： 上記アレイ中に延びる複数の第２ラインであつて、上記
   第２ラインは１対の平行線を含み、かつその各ラインに
   は複数のセグメントが接続され、更に、その各ラインは
   上記セグメントの１つより長い上記第２ライン： 複数の差動増幅器であつて、１つの差動増幅器は上記１
   対の平行線に結合される１対の入力を有し、上記１対の
   平行線は上記１つの増幅器からほぼ同じ方向にアレー中
   へ延びている上記差動増幅器： を有し、かつ 上記アレイを構成する複数のメモリ・セルは、上記１対
   の平行線に沿つた複数のグループに分割され、上記グル
   ープの各々は少なくとも２つ以上のメモリ・セルを含み
   、各グループのすべてのセルは同じセグメントに結合さ
   れ、かつ上記セグメントは交互に上記１対の平行線の各
   々に交互に接続されている半導体メモリ装置。
2. （２）上記メモリ装置が半導体本体の表面上に形成され
   たＩＣであり、上記第１のラインが上記表面上に絶縁コ
   ーティングによつて上記表面とは絶縁されて設けられた
   導電ストリップである特許請求の範囲第（１）項記載の
   半導体メモリ装置。
3. （３）第２の各ラインが上記表面上に絶縁コーティング
   によつて上記表面とは絶縁されて設けられた導線であり
   、上記セグメントが上記表面上の高濃度にドープされた
   領域である特許請求の範囲第（１）項記載の半導体メモ
   リ装置。
4. （４）上記第２のラインの単位長あたりの寄性静電容量
   が、上記セグメントの１つの単位長あたりの寄性静電容
   量より小さい特許請求の範囲第（１）項記載の半導体メ
   モリ装置。