JPH02132856A - 半導体メモリの製法 - Google Patents
半導体メモリの製法Info
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- JPH02132856A JPH02132856A JP1090714A JP9071489A JPH02132856A JP H02132856 A JPH02132856 A JP H02132856A JP 1090714 A JP1090714 A JP 1090714A JP 9071489 A JP9071489 A JP 9071489A JP H02132856 A JPH02132856 A JP H02132856A
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- wiring
- word line
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- semiconductor memory
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Links
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- 238000004519 manufacturing process Methods 0.000 title claims description 11
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- 239000002184 metal Substances 0.000 claims abstract description 9
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Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置における配線構造の製法に関し、主
としてスタティックＲ Ａ Ｍ （ ＲａｎｄｏｍＡｃ
ｃｅｓｓ Ｍｅｍｏｒｙ ）およびダイナミックＲＡ
Ｍの半導体メモリにおけるワード線の配線構造の製法を
対象とする。
としてスタティックＲ Ａ Ｍ （ ＲａｎｄｏｍＡｃ
ｃｅｓｓ Ｍｅｍｏｒｙ ）およびダイナミックＲＡ
Ｍの半導体メモリにおけるワード線の配線構造の製法を
対象とする。
第１図に示すような高抵抗ボＩＪ Ｓ ｉを用いたスタ
ティックメモリセルは公知である。同図から明らかなよ
うに，Ｔ＋ ，Ｔｔ ，’ｒ，およびＴ．はメモリ
セルを構成するＭＯＳ｝ランジスタ，Ｒ，Ｒ，はメモリ
セルを構成する抵抗である。また、ＷＬはワード線、Ｂ
，Ｂはピット線、■ＤＤは電源ラインである。
ティックメモリセルは公知である。同図から明らかなよ
うに，Ｔ＋ ，Ｔｔ ，’ｒ，およびＴ．はメモリ
セルを構成するＭＯＳ｝ランジスタ，Ｒ，Ｒ，はメモリ
セルを構成する抵抗である。また、ＷＬはワード線、Ｂ
，Ｂはピット線、■ＤＤは電源ラインである。
このようなセルにおいて，ワード線Ｗ．Ｌや抵抗Ｒ，．
Ｒ，はポリＳｉゲートに延設するボリＳｉ配線により形
成している。ところで、ＲＡＭの高速動作を得るために
ゲート配線を低抵抗化しようと試みられたが，ボＩＪ
Ｓ ｉゲートでは２０Ω／ｄ以下の低抵抗化は困難であ
ることがわかった。ー方、Ｍｏ（モリブデン）のようＫ
セルファライン処理かつ低抵抗化を可能とする高融点金
属をゲート電極として用いた場合ＫはＳｉゲートＭＯＳ
プロセスに比して複雑であり、高密度の集積回路の実現
が困難であることがわかった。
Ｒ，はポリＳｉゲートに延設するボリＳｉ配線により形
成している。ところで、ＲＡＭの高速動作を得るために
ゲート配線を低抵抗化しようと試みられたが，ボＩＪ
Ｓ ｉゲートでは２０Ω／ｄ以下の低抵抗化は困難であ
ることがわかった。ー方、Ｍｏ（モリブデン）のようＫ
セルファライン処理かつ低抵抗化を可能とする高融点金
属をゲート電極として用いた場合ＫはＳｉゲートＭＯＳ
プロセスに比して複雑であり、高密度の集積回路の実現
が困難であることがわかった。
本発明は、上記した問題点を解決すべくなされたもので
あり、その目的とするところは半導体メモリＫおけるボ
１７ Ｓ ｉ配線の低抵抗化による高速化にある。
あり、その目的とするところは半導体メモリＫおけるボ
１７ Ｓ ｉ配線の低抵抗化による高速化にある。
上記目的を達成するために、本願発明によれば、複数の
メモリセルに結合されるワード線と、該ワード線κゲー
ト電極が電気的接続される各メモリセルな構成するトラ
ンジスタと、前記ワード線と交差する方向に延在して複
数のメモリセルに結合されるピット線とを半導体基板に
形成して成る半導体メモリの製法において、半導体基板
にアクティブ領域を区画するフィルド領域を形成し、前
記メモリセル用トランジスタのゲート絶縁膜を前記アク
ティブ領域において形成し、前記フィルド領域上および
前記ゲート絶縁膜上に延在してゲート絶縁膜上Ｋ位置す
る部分が前記トランジスタのゲート電極部とし文作用す
るワード線用の第１の配線を形成する段階と、前記第１
の配線を覆って絶縁膜を形成し、該絶縁膜に、その下の
第１の配線がメモリセル用トランジスタのゲート電極部
として作用しない部分において、前記第１の配線を部分
的に露出するスルーホールをその第１の配線に涜クて複
数形成する段階と、前記絶縁膜上に延在し，前記複数の
スルーホールＫおいて前記第１の配線と電気的接続され
るワード線用の第２の配線とを形成する段階とを具備し
て成ることｔ特徴とする。
メモリセルに結合されるワード線と、該ワード線κゲー
ト電極が電気的接続される各メモリセルな構成するトラ
ンジスタと、前記ワード線と交差する方向に延在して複
数のメモリセルに結合されるピット線とを半導体基板に
形成して成る半導体メモリの製法において、半導体基板
にアクティブ領域を区画するフィルド領域を形成し、前
記メモリセル用トランジスタのゲート絶縁膜を前記アク
ティブ領域において形成し、前記フィルド領域上および
前記ゲート絶縁膜上に延在してゲート絶縁膜上Ｋ位置す
る部分が前記トランジスタのゲート電極部とし文作用す
るワード線用の第１の配線を形成する段階と、前記第１
の配線を覆って絶縁膜を形成し、該絶縁膜に、その下の
第１の配線がメモリセル用トランジスタのゲート電極部
として作用しない部分において、前記第１の配線を部分
的に露出するスルーホールをその第１の配線に涜クて複
数形成する段階と、前記絶縁膜上に延在し，前記複数の
スルーホールＫおいて前記第１の配線と電気的接続され
るワード線用の第２の配線とを形成する段階とを具備し
て成ることｔ特徴とする。
すなわち、本発明Ｋよれば、第２図Ｋ示すようＫボリＳ
ｉゲートＭＯＳＦＥＴのボリＳｉゲートから延在丁る第
１のワード線ＷＬ，を先に形成し、この第１のワード線
ＷＬ１に対し【、絶縁膜を介して平行な第２のワード線
ＷＬ，が形成される。
ｉゲートＭＯＳＦＥＴのボリＳｉゲートから延在丁る第
１のワード線ＷＬ，を先に形成し、この第１のワード線
ＷＬ１に対し【、絶縁膜を介して平行な第２のワード線
ＷＬ，が形成される。
そのワード＠ＷＬ，はワード線ＷＬ，に対して絶縁腹中
のスルーホールを通して電気的接続していることを特徴
とするものである。
のスルーホールを通して電気的接続していることを特徴
とするものである。
？３図（ａ）〜（ｃ）に本発明の半導体メそりの概略プ
ロセスを示す。同図（ａ）において、１はＳｉ基版、２
はフィルド絶縁膜，３はゲート絶縁膜、４は絶縁膜上に
配設された第１のポＩＪ Ｓ ｉ配線である。
ロセスを示す。同図（ａ）において、１はＳｉ基版、２
はフィルド絶縁膜，３はゲート絶縁膜、４は絶縁膜上に
配設された第１のポＩＪ Ｓ ｉ配線である。
すなわち、この（ａ）図に示した工■程においては、フ
ィルド領域上およびフィルド領域内に形成されたゲート
絶縁膜上に第１のボリＳｉ′配線のワード線を形成する
。ゲート絶縁膜上に配置されたボリＳｉ配線の部分はＭ
ＯＳＦＥＴのゲー｝！極部として機能することとなる。
ィルド領域上およびフィルド領域内に形成されたゲート
絶縁膜上に第１のボリＳｉ′配線のワード線を形成する
。ゲート絶縁膜上に配置されたボリＳｉ配線の部分はＭ
ＯＳＦＥＴのゲー｝！極部として機能することとなる。
次に（ｂ）のように、上記第１のワード線上に絶縁膜′
５を形成し、いくつかの個所に・スルーホール６をあけ
る。
５を形成し、いくつかの個所に・スルーホール６をあけ
る。
さらに、同図（Ｃ）のように、この眉間絶縁膜の上を第
１の配線に平行に第２の配線７を走らせる。
１の配線に平行に第２の配線７を走らせる。
第２の配線はポＩＪ Ｓ ｉ又はＡｌ等の金属を用い、
スルーホールを通して第１の配線とコンタクトする。
スルーホールを通して第１の配線とコンタクトする。
このような本発明によれば、第１の配線と第２の配線と
は並列に接続されていることから全体として低抵抗化を
図ることができる。第２の配線にポ＋ＪＳｉ層を用いる
場合、第１の配線と同じ抵抗値とすれば実効抵抗は約１
／２となる。第２の配線を金属とする場合、第１の配線
自体を金属とする場合よりもプロセスが簡単になり，抵
抗値もほぼ金属の抵抗値と等しくなる。このような複線
の配線をＲＡＭのワード線に採用した場合、メモリの高
速動作が得られる。
は並列に接続されていることから全体として低抵抗化を
図ることができる。第２の配線にポ＋ＪＳｉ層を用いる
場合、第１の配線と同じ抵抗値とすれば実効抵抗は約１
／２となる。第２の配線を金属とする場合、第１の配線
自体を金属とする場合よりもプロセスが簡単になり，抵
抗値もほぼ金属の抵抗値と等しくなる。このような複線
の配線をＲＡＭのワード線に採用した場合、メモリの高
速動作が得られる。
第４図は本発明を第１図で示したスタティックメモリセ
ルに応用した場合の実施例を示す。同図において太い斜
めの部分ノ・ソチングを施した部分２は７イルドＳｉｎ
ｔ膜で、フィルドにより囲まれた部分がアクティブ領域
８となり，細い実線で囲む部が第１のポリＳｉ層（配線
）４でこの第１のポリＳｉ層４がアクティブ領域８と交
差する部分にボリＳｉゲート（Ｔ＋ ，Ｔｔ・・・・
・・）が形成され，これをはさんだアクティブ領域にソ
ースＳ，．Ｓ．・・・ドレインＤ，，Ｄｔ・・・となる
よう自己整合的に不純物が拡散される。同図において破
線で囲む部分は第２層の配線７でこれらは第１のボＩＪ
Ｓ ｉ配線と平行に走り，スルーホールＴＨ．で相互
にコンタクトする。同図では第１の配線を第１のワード
線ＷＬ，とし，第２の配線を第２のワード線ＷＬ，とし
て使用する。第２の配線はこの場合ポＩＪ Ｓ ｉが用
いられ、抵抗Ｒ％ ＋ Ｒｔ及びＶＤＤ用配線としても
使用している。一部に一点鎖線で囲む部分９は第３層の
ＡＩ配線で縦方向に延び、コンタクト部Ａ Ｃ ＋
− Ａ Ｃ ｔ − Ａ Ｃ ｓにおいて基板内に形
成された領域とコンタクトする。コンタクト部Ｄ Ｃ
Ｉ ，Ｄ Ｃ ！においては、基板内に形成された領
域と第１層目および第２層目のボＩＪ Ｓ ｉとがコン
タクトしている。
ルに応用した場合の実施例を示す。同図において太い斜
めの部分ノ・ソチングを施した部分２は７イルドＳｉｎ
ｔ膜で、フィルドにより囲まれた部分がアクティブ領域
８となり，細い実線で囲む部が第１のポリＳｉ層（配線
）４でこの第１のポリＳｉ層４がアクティブ領域８と交
差する部分にボリＳｉゲート（Ｔ＋ ，Ｔｔ・・・・
・・）が形成され，これをはさんだアクティブ領域にソ
ースＳ，．Ｓ．・・・ドレインＤ，，Ｄｔ・・・となる
よう自己整合的に不純物が拡散される。同図において破
線で囲む部分は第２層の配線７でこれらは第１のボＩＪ
Ｓ ｉ配線と平行に走り，スルーホールＴＨ．で相互
にコンタクトする。同図では第１の配線を第１のワード
線ＷＬ，とし，第２の配線を第２のワード線ＷＬ，とし
て使用する。第２の配線はこの場合ポＩＪ Ｓ ｉが用
いられ、抵抗Ｒ％ ＋ Ｒｔ及びＶＤＤ用配線としても
使用している。一部に一点鎖線で囲む部分９は第３層の
ＡＩ配線で縦方向に延び、コンタクト部Ａ Ｃ ＋
− Ａ Ｃ ｔ − Ａ Ｃ ｓにおいて基板内に形
成された領域とコンタクトする。コンタクト部Ｄ Ｃ
Ｉ ，Ｄ Ｃ ！においては、基板内に形成された領
域と第１層目および第２層目のボＩＪ Ｓ ｉとがコン
タクトしている。
第４Ａ図は第４図のＳｉゲートＭＯＳＦＥＴ（Ｔ１ ）
部分を含むＡ − Ａ’断面図である。第４Ｂ図は第４
図のワード線ＷＬ，，ｗＬ，を含むＢ一Ｂ′断面図であ
る。このようなメモリセルは通常ｎ型Ｓｉ基板（チップ
）の一部に形成された一個のｐ型ウエル内にｎチャネル
ＭＯＳＦＥＴのマトリックスによって構成され、セルの
周囲のｎ基板表面にはＣＭＯＳＩＣからなる周辺回路（
クロツク回路，バッファ回路，デコーダ回路）が形成さ
れるものである。
部分を含むＡ − Ａ’断面図である。第４Ｂ図は第４
図のワード線ＷＬ，，ｗＬ，を含むＢ一Ｂ′断面図であ
る。このようなメモリセルは通常ｎ型Ｓｉ基板（チップ
）の一部に形成された一個のｐ型ウエル内にｎチャネル
ＭＯＳＦＥＴのマトリックスによって構成され、セルの
周囲のｎ基板表面にはＣＭＯＳＩＣからなる周辺回路（
クロツク回路，バッファ回路，デコーダ回路）が形成さ
れるものである。
特に、本発明においては、ワード線となる第１の配線に
のみ自己整合させるようにトランジスタのソースおよび
ドレインを形成した後、第２の配線をワード線として形
成するので、トランジスタのチャンネル長等罠より第１
の配線に制限される幅又は厚さκ無関係に第２の配線を
ずらしてその配線幅又は配線の厚さを・規定できるので
、ワード線の配線抵抗を低減させるのに極めて有効であ
る。
のみ自己整合させるようにトランジスタのソースおよび
ドレインを形成した後、第２の配線をワード線として形
成するので、トランジスタのチャンネル長等罠より第１
の配線に制限される幅又は厚さκ無関係に第２の配線を
ずらしてその配線幅又は配線の厚さを・規定できるので
、ワード線の配線抵抗を低減させるのに極めて有効であ
る。
また、第２のワード線は、ワード線以外の他の配線と同
時に形成できる。
時に形成できる。
そして、本発明にお（・ては、第１のワード配線上に絶
縁膜を介して第２の配線を形成するので、第２の配線相
互間を等間隔に近い状態に配置することができる。従っ
て、ホトレジストを用いるエッチング技術において高密
度に第２の配線をノくターノニングする場合、断線不良
を防止し、または、精度よ《パターンニングできる。す
なわち、一般Ｋ配線間の寸法差によりエッチングレート
のばらつき又は不良率のばらつきを生じるが、本発明Ｋ
よれば配線間隔を一定にすることができるので，歩留り
向上を期待できる。
縁膜を介して第２の配線を形成するので、第２の配線相
互間を等間隔に近い状態に配置することができる。従っ
て、ホトレジストを用いるエッチング技術において高密
度に第２の配線をノくターノニングする場合、断線不良
を防止し、または、精度よ《パターンニングできる。す
なわち、一般Ｋ配線間の寸法差によりエッチングレート
のばらつき又は不良率のばらつきを生じるが、本発明Ｋ
よれば配線間隔を一定にすることができるので，歩留り
向上を期待できる。
本発明は前記実施例に限定されるものでなく、これ以外
の種々の実施形態を有するものである。
の種々の実施形態を有するものである。
本発明は高速スタティックＲＡＭ％ダイナミックＲＡＭ
のボリＳｉゲート配線を使用する半導体メモリに適用で
きる。本発明によれば眉間絶縁膜を介してゲート電極部
を含む第１の配線の上層配線として第２の配線が形成さ
れるので、ワード線の第２の配線を形成するだめの占有
面積は従来のものと実質的に変りな《形成できる。そし
て、この時，同一ワード線におげる第２の配線は、他の
ワード線の第１の配線上をクロスすることなく形成でき
るので、あるワード線から他のワード線に信号が雑音信
号としてリークする心配はない。
のボリＳｉゲート配線を使用する半導体メモリに適用で
きる。本発明によれば眉間絶縁膜を介してゲート電極部
を含む第１の配線の上層配線として第２の配線が形成さ
れるので、ワード線の第２の配線を形成するだめの占有
面積は従来のものと実質的に変りな《形成できる。そし
て、この時，同一ワード線におげる第２の配線は、他の
ワード線の第１の配線上をクロスすることなく形成でき
るので、あるワード線から他のワード線に信号が雑音信
号としてリークする心配はない。
第１図はＲＡＭの基本セル構造を示す回路図，第２図は
本発明に従う構造の原理を説明するための回路図， 第３図（ａ）〜（ｃ）は本発明Ｋよる配線構造を得るプ
四セスの例を示す工程断面図、 第４図は本発明をスタティックＲＡＭＫ応用した実施例
を示す平面図、 第４Ａ図及び第４Ｂ図は第４図のｈ−Ａ′断面及びＢ
− Ｂ’断面をあらわす断面図である。 １・・・Ｓｉ基板，２・・・フィルド絶縁膜、３・・・
ゲート絶縁膜、４・・・第１ポリＳ ｉ配線、５・・・
層間絶縁膜、６・・・スルーホール、７・・・第２ボリ
Ｓｉ配線。 第 図 第 図
本発明に従う構造の原理を説明するための回路図， 第３図（ａ）〜（ｃ）は本発明Ｋよる配線構造を得るプ
四セスの例を示す工程断面図、 第４図は本発明をスタティックＲＡＭＫ応用した実施例
を示す平面図、 第４Ａ図及び第４Ｂ図は第４図のｈ−Ａ′断面及びＢ
− Ｂ’断面をあらわす断面図である。 １・・・Ｓｉ基板，２・・・フィルド絶縁膜、３・・・
ゲート絶縁膜、４・・・第１ポリＳ ｉ配線、５・・・
層間絶縁膜、６・・・スルーホール、７・・・第２ボリ
Ｓｉ配線。 第 図 第 図
Claims (1)
- 【特許請求の範囲】 １、複数のメモリセルに結合されるワード線と、該ワー
ド線にゲート電極が電気的接続される各メモリセルを構
成するトランジスタと、前記ワード線と交差する方向に
延在して複数のメモリセルに結合されるピット線とを半
導体基板に形成して成る半導体メモリの製法において、
半導体基板にアクティブ領域を区画するフィルド領域を
形成し、前記メモリセル用トランジスタのゲート絶縁膜
を前記アクティブ領域において形成し、前記フィルド領
域上および前記ゲート絶縁膜上に延在してゲート絶縁膜
上に位置する部分が前記トランジスタのゲート電極部と
して作用するワード線用の第１の配線を形成する段階と
、前記第１の配線を覆って絶縁膜を形成し、該絶縁膜に
、その下の第１の配線がメモリセル用トランジスタのゲ
ート電極部として作用しない部分において、前記第１の
配線を部分的に露出するスルーホールを第１の配線に沿
って 複数形成する段階と、前記絶縁膜上に延在し、前記複数
のスルーホールにおいて前記第１の配線と電気的接続さ
れるワード線用の第２の配線とを形成する段階とを具備
して成ることを特徴とする半導体メモリの製法。 ２、前記第２の配線は前記第１の配線からずれた位置に
おいて前記絶縁膜上に延在させることを特徴とする特許
請求の範囲第１項記載の半導体メモリの製法。 ３、前記第１の配線はポリシリコン層から成り、前記第
２の配線は金属層から成ることを特徴とする特許請求の
範囲第１項記載の半導体メモリの製法。 ４、前記第１の配線はポリシリコン層から成り、前記第
２の配線は金属層から成ることを特徴とする特許請求の
範囲第２項記載の半導体メモリの製法。 ５、前記第２の配線としての金属層は、アルミニウム層
であることを特徴とする特許請求の範囲第３項又は第４
項記載の半導体メモリの製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1090714A JPH02132856A (ja) | 1989-04-12 | 1989-04-12 | 半導体メモリの製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1090714A JPH02132856A (ja) | 1989-04-12 | 1989-04-12 | 半導体メモリの製法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6411880A Division JPS56161668A (en) | 1980-05-16 | 1980-05-16 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02132856A true JPH02132856A (ja) | 1990-05-22 |
Family
ID=14006206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1090714A Pending JPH02132856A (ja) | 1989-04-12 | 1989-04-12 | 半導体メモリの製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02132856A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4875175A (ja) * | 1972-01-12 | 1973-10-09 | ||
| JPS52106693A (en) * | 1976-03-05 | 1977-09-07 | Hitachi Ltd | Integrated circuit |
| JPS5414690A (en) * | 1977-07-06 | 1979-02-03 | Hitachi Ltd | Semiconductor device and its manufacture |
| JPS54122984A (en) * | 1978-03-16 | 1979-09-22 | Nec Corp | Memory unit of integrated circuit |
| JPS5570060A (en) * | 1978-11-20 | 1980-05-27 | Mitsubishi Electric Corp | Semiconductor device |
-
1989
- 1989-04-12 JP JP1090714A patent/JPH02132856A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4875175A (ja) * | 1972-01-12 | 1973-10-09 | ||
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