JPH0682802B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPH0682802B2 JPH0682802B2 JP60110942A JP11094285A JPH0682802B2 JP H0682802 B2 JPH0682802 B2 JP H0682802B2 JP 60110942 A JP60110942 A JP 60110942A JP 11094285 A JP11094285 A JP 11094285A JP H0682802 B2 JPH0682802 B2 JP H0682802B2
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- bln
- capacitor
- wiring
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/80—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple passive components, e.g. resistors, capacitors or inductors
- H10D86/85—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple passive components, e.g. resistors, capacitors or inductors characterised by only passive components
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、大規模集積回路化された半導体メモリ装置に
関し、特にダイナミック・ランダム・アクセス・メモリ
（以下ダイナミックRAMと称する）に関するものであ
る。
関し、特にダイナミック・ランダム・アクセス・メモリ
（以下ダイナミックRAMと称する）に関するものであ
る。
本発明はメモリセルをウエル内に形成したダイナミック
RAMに好適であるので、以下この場合について説明す
る。
RAMに好適であるので、以下この場合について説明す
る。
第２図は従来のダイナミックRAMのメモリセルアレイの
一部を示す平面図、第３図は第２図のIII−III線断面図
である。図において、活性領域１と通常第１ポリシリコ
ンにより形成されるセルプレート２とはメモリセルのコ
ンデンサを構成している。通常、第２ポリシリコンまた
は第２ポリシリコンと金属珪化物の２重層によって形成
されるワード線WLn−４〜WLn＋３はメモリセルのトラン
スファゲートとなる絶縁ゲート電界効果トランジスタ
（以下FETと称す）のゲートを兼ねている。各メモリセ
ルコンデンサはトランスファゲートを通して、通常アル
ミニウムで形成されるビット線BLn−１〜▲▼ｎと
接続され、さらにビット線BLn−１〜▲▼ｎは図示
しないセンスアンプに接続されている。以上のダイナミ
ックRAMの構成要素はｎ型シリコン基板５内に設けられ
たｐ型ウエル６上に設けられている。４はアルミニウム
によって形成された配線（以下アルミ配線と称す）であ
り、該アルミ配線はコンタクト3a,3bによってｐ型ウエ
ル６と接続されている。通常アルミ配線４は接地電位に
接続されており、電源電位に接続されるｎ型シリコン基
板５との間のpn接合に逆方向バイアスが印加されるよう
になっている。このようなアルミ配線４はｐ型ウエル６
の抵抗を下げるためメモリセルアレイ内にビット線のあ
る本数毎に設けられている。また、ビット線BLn−１〜
▲▼ｎの側辺形状は各々と等しく作られており、そ
の幅は１の部分とl2の部分があり、各々のビット線で
等しい。各々のビット線はビット線相互の距離d1及びd2
が各ビット線に対して等しくなるように配置されてい
る。一方、従来のダイナミックRAMではアルミ配線４の
側辺形状はビット線BLn−１〜▲▼ｎの側辺形状と
は異なり、またアルミ配線４の幅W1及びW2は該幅にそれ
ぞれ対応するビット線BLn−１〜▲▼ｎの幅１及
びl2と異なっていた。さらに、アルミ配線４とビット線
BLn−１またはBLn間との距離t1及びt2,t3も該距離に対
応するビット線BLnと▲▼ｎ間の距離d1及びd2とは
異なっていた。図では幅W1及びW2がそれぞれ対応する幅
１及びl2よりも大きく、また、距離t1及びt2,t3がそ
れぞれ対応する距離d1及びd2よりも小さい場合を示して
いる。
一部を示す平面図、第３図は第２図のIII−III線断面図
である。図において、活性領域１と通常第１ポリシリコ
ンにより形成されるセルプレート２とはメモリセルのコ
ンデンサを構成している。通常、第２ポリシリコンまた
は第２ポリシリコンと金属珪化物の２重層によって形成
されるワード線WLn−４〜WLn＋３はメモリセルのトラン
スファゲートとなる絶縁ゲート電界効果トランジスタ
（以下FETと称す）のゲートを兼ねている。各メモリセ
ルコンデンサはトランスファゲートを通して、通常アル
ミニウムで形成されるビット線BLn−１〜▲▼ｎと
接続され、さらにビット線BLn−１〜▲▼ｎは図示
しないセンスアンプに接続されている。以上のダイナミ
ックRAMの構成要素はｎ型シリコン基板５内に設けられ
たｐ型ウエル６上に設けられている。４はアルミニウム
によって形成された配線（以下アルミ配線と称す）であ
り、該アルミ配線はコンタクト3a,3bによってｐ型ウエ
ル６と接続されている。通常アルミ配線４は接地電位に
接続されており、電源電位に接続されるｎ型シリコン基
板５との間のpn接合に逆方向バイアスが印加されるよう
になっている。このようなアルミ配線４はｐ型ウエル６
の抵抗を下げるためメモリセルアレイ内にビット線のあ
る本数毎に設けられている。また、ビット線BLn−１〜
▲▼ｎの側辺形状は各々と等しく作られており、そ
の幅は１の部分とl2の部分があり、各々のビット線で
等しい。各々のビット線はビット線相互の距離d1及びd2
が各ビット線に対して等しくなるように配置されてい
る。一方、従来のダイナミックRAMではアルミ配線４の
側辺形状はビット線BLn−１〜▲▼ｎの側辺形状と
は異なり、またアルミ配線４の幅W1及びW2は該幅にそれ
ぞれ対応するビット線BLn−１〜▲▼ｎの幅１及
びl2と異なっていた。さらに、アルミ配線４とビット線
BLn−１またはBLn間との距離t1及びt2,t3も該距離に対
応するビット線BLnと▲▼ｎ間の距離d1及びd2とは
異なっていた。図では幅W1及びW2がそれぞれ対応する幅
１及びl2よりも大きく、また、距離t1及びt2,t3がそ
れぞれ対応する距離d1及びd2よりも小さい場合を示して
いる。
次に第２図に示すビット線と、センスアンプ，メモリセ
ル及びダミーセルの接続を示したものが第４図であり、
該図ではビット線BLn及び▲▼ｎについての接続の
みを示している。図においてFETQS1及びQS2はセンスア
ンプを構成するFETであり、該FETQS1及びQS2のドレイン
には各々ビット線BLn及び▲▼が接続され、ゲー
トには各々ビット線▲▼及びBLnが接続され、さ
らにソースには共通にセンスアンプ活性化信号Ｓが接続
されている。なお、以下図においてFETはＮチャンネルF
ETであるとする。
ル及びダミーセルの接続を示したものが第４図であり、
該図ではビット線BLn及び▲▼ｎについての接続の
みを示している。図においてFETQS1及びQS2はセンスア
ンプを構成するFETであり、該FETQS1及びQS2のドレイン
には各々ビット線BLn及び▲▼が接続され、ゲー
トには各々ビット線▲▼及びBLnが接続され、さ
らにソースには共通にセンスアンプ活性化信号Ｓが接続
されている。なお、以下図においてFETはＮチャンネルF
ETであるとする。
また、WLn及びWLn＋１はワード線であり、DWL1及びDWL2
はダミーワード線である。QC1,QC2及びCC1,CC2はメモリ
セルを構成するFET及びコンデンサであり、QD1,QD2及び
CD1,CD2はダミーセルを構成するFET及びコンデンサであ
る。また、QR1及びQR2はダミーセル放電用FETであり、
各々のゲートにはダミーセルリセット信号RSTが接続さ
れている。
はダミーワード線である。QC1,QC2及びCC1,CC2はメモリ
セルを構成するFET及びコンデンサであり、QD1,QD2及び
CD1,CD2はダミーセルを構成するFET及びコンデンサであ
る。また、QR1及びQR2はダミーセル放電用FETであり、
各々のゲートにはダミーセルリセット信号RSTが接続さ
れている。
ビット線BLn及び▲▼には接地電位に対する浮遊
容量CS10及びCS20とビット線BLn,▲▼相互間の線
間容量CS12が電気的に接続され、さらにビット線BLnに
はアルミ配線４に対する線間容量CS14が接続され、ビッ
ト線▲▼には隣りのビット線▲▼との
線間容量CS23が接続される。なお第２図に示すように、
ビット線BLn及び▲▼の側辺形状はほぼ同一であ
るので浮遊容量CS10とCS20とはほぼ同じ値である。とこ
ろが、ビット線同志の距離d1,d2と、アルミ配線４に隣
り合うビット線BLnとアルミ配線４との距離t1及びt2,t3
とは異なるため、線間容量CS23とCS14とは同一ではな
く、CS23＜CS14なる関係を有する。従って、ビット線BL
nに接続される全容量は、ビット線▲▼に接続さ
れる全容量よりも大きくなっている。
容量CS10及びCS20とビット線BLn,▲▼相互間の線
間容量CS12が電気的に接続され、さらにビット線BLnに
はアルミ配線４に対する線間容量CS14が接続され、ビッ
ト線▲▼には隣りのビット線▲▼との
線間容量CS23が接続される。なお第２図に示すように、
ビット線BLn及び▲▼の側辺形状はほぼ同一であ
るので浮遊容量CS10とCS20とはほぼ同じ値である。とこ
ろが、ビット線同志の距離d1,d2と、アルミ配線４に隣
り合うビット線BLnとアルミ配線４との距離t1及びt2,t3
とは異なるため、線間容量CS23とCS14とは同一ではな
く、CS23＜CS14なる関係を有する。従って、ビット線BL
nに接続される全容量は、ビット線▲▼に接続さ
れる全容量よりも大きくなっている。
次に、ビット線及びアルミ配線が上記のように配置され
たダイナミックRAMの動作を第４図のメモリセルのコン
デンサCC1の記憶内容を読み出す場合について第４図及
びビット線の動作波形図である第５図を参照しながら説
明する。
たダイナミックRAMの動作を第４図のメモリセルのコン
デンサCC1の記憶内容を読み出す場合について第４図及
びビット線の動作波形図である第５図を参照しながら説
明する。
ここではまず、コンデンサCC1の記憶内容が“1"である
とする。最初にダミーセルリセット信号RSTが“H"にな
り、FETQR1及びQR2がオンしてコンデンサCD1及びCD2が
放電される。また、ビット線BLn及び▲▼は図示
しないプリチャージ手段により、“H"レベルにプリチャ
ージされる。次にダミーセルリセット信号RSTが“L"に
なった後、時刻t0においてワード線WLn及びダミーワー
ド線DWL2が“H"になりFETQC1及びQD2がオンしてビット
線BLnとコンデンサCC1,ビット線▲▼とコンデン
サCD2とが接続される。この動作によりビット線BLnに接
続された浮遊容量CS10,線間容量CS14及びCS12に蓄えら
れた電荷とが平均化され、同時に、ビット線▲▼ｎ
に接続された浮遊容量CS20,線間容量CS23及びCS12に蓄
えられた電荷とコンデンサCD2に蓄えられた電荷とが平
均化される。
とする。最初にダミーセルリセット信号RSTが“H"にな
り、FETQR1及びQR2がオンしてコンデンサCD1及びCD2が
放電される。また、ビット線BLn及び▲▼は図示
しないプリチャージ手段により、“H"レベルにプリチャ
ージされる。次にダミーセルリセット信号RSTが“L"に
なった後、時刻t0においてワード線WLn及びダミーワー
ド線DWL2が“H"になりFETQC1及びQD2がオンしてビット
線BLnとコンデンサCC1,ビット線▲▼とコンデン
サCD2とが接続される。この動作によりビット線BLnに接
続された浮遊容量CS10,線間容量CS14及びCS12に蓄えら
れた電荷とが平均化され、同時に、ビット線▲▼ｎ
に接続された浮遊容量CS20,線間容量CS23及びCS12に蓄
えられた電荷とコンデンサCD2に蓄えられた電荷とが平
均化される。
ここで、メモリセルのコンデンサCC1の容量はダミーセ
ルのコンデンサCD2の容量よりも大きく作られており、
かつメモリセルのコンデンサCC1の記憶内容が“1",ダミ
ーセルのコンデンサCD2は放電されて“0"と同様の状態
であので、ビット線BLnの電位はビット線▲▼の
電位よりも高くなる。このとき、上記のようにビット線
BLnに接続された全容量はビット線▲▼に接続さ
れた全容量よりも大きいため、“H"レベルにプリチャー
ジされたビット線BLnの電位は変動を受けにくい。
ルのコンデンサCD2の容量よりも大きく作られており、
かつメモリセルのコンデンサCC1の記憶内容が“1",ダミ
ーセルのコンデンサCD2は放電されて“0"と同様の状態
であので、ビット線BLnの電位はビット線▲▼の
電位よりも高くなる。このとき、上記のようにビット線
BLnに接続された全容量はビット線▲▼に接続さ
れた全容量よりも大きいため、“H"レベルにプリチャー
ジされたビット線BLnの電位は変動を受けにくい。
次に時刻t1でセンスアンプ駆動信号Ｓが“L"になり、セ
ンスアンプが活性化されると、このとき上記のように、
ビット線BLn、即ちFETQS2のゲート電位はビット線▲
▼、即ちFETQS1のゲート電位よりも高いためFETQS2
はオン,FETQS1はオフして第５図（ａ）に示すようにビ
ット線▲▼の電位はさらに低くなり、その結果、
ビット線BLnにメモリセルのコンデンサCC1の記憶内容
“1"が読み出される。
ンスアンプが活性化されると、このとき上記のように、
ビット線BLn、即ちFETQS2のゲート電位はビット線▲
▼、即ちFETQS1のゲート電位よりも高いためFETQS2
はオン,FETQS1はオフして第５図（ａ）に示すようにビ
ット線▲▼の電位はさらに低くなり、その結果、
ビット線BLnにメモリセルのコンデンサCC1の記憶内容
“1"が読み出される。
次にメモリセルのコンデンサCC1の記憶内容が“0"であ
る場合の読み出し動作について説明する。この場合のダ
ミーセルのコンデンサの放電，ビット線のプリチャー
ジ，ワード線及びダミーワード線が“H"になる動作は上
記の場合と同様に行なわれる。
る場合の読み出し動作について説明する。この場合のダ
ミーセルのコンデンサの放電，ビット線のプリチャー
ジ，ワード線及びダミーワード線が“H"になる動作は上
記の場合と同様に行なわれる。
今、ビット線BLnとコンデンサCC1とが接続され、ビット
線▲▼とコンデンサCD2とが接続されると、コン
デンサCC1の記憶内容は“0"であり、又、コンデンサCD2
も放電されて“0"と同様の状態であるので、ビット線BL
n及びビット線▲▼の電位は共に低くなる。この
とき、コンデンサCC1の容量はコンデンサCD2の容量に比
べ大きく作られているが、上記のようにビット線BLnに
接続された線間容量CS14とビット線▲▼に接続さ
れた線間容量CS23との間にはCS14＞CS23なる関係があ
り、この差が大きい場合には第５図（ｂ）に示すように
ビット線BLnの電位がビット線▲▼の電位よりも
高くなってしまう。従ってFETQS2がオン,FETQS1がオフ
してしまうために、ビット線BLnの電位は第５図（ｂ）
の破線のようにはならず、逆にビット線▲▼の電
位がさらに低くなり、その結果、ビット線BLnには“1"
が読み出されてしまい、読み出しエラーがおこる。
線▲▼とコンデンサCD2とが接続されると、コン
デンサCC1の記憶内容は“0"であり、又、コンデンサCD2
も放電されて“0"と同様の状態であるので、ビット線BL
n及びビット線▲▼の電位は共に低くなる。この
とき、コンデンサCC1の容量はコンデンサCD2の容量に比
べ大きく作られているが、上記のようにビット線BLnに
接続された線間容量CS14とビット線▲▼に接続さ
れた線間容量CS23との間にはCS14＞CS23なる関係があ
り、この差が大きい場合には第５図（ｂ）に示すように
ビット線BLnの電位がビット線▲▼の電位よりも
高くなってしまう。従ってFETQS2がオン,FETQS1がオフ
してしまうために、ビット線BLnの電位は第５図（ｂ）
の破線のようにはならず、逆にビット線▲▼の電
位がさらに低くなり、その結果、ビット線BLnには“1"
が読み出されてしまい、読み出しエラーがおこる。
従来の半導体メモリ装置では、上記のように各ビット線
の側辺形状及びビット線相互の配置は対称であるが、メ
モリセルアレイ内に設けられたアルミ配線の側辺形状が
ビット線の側辺形状と異なり、また、該アルミ配線とそ
の隣りに配置されたビット線との距離がビット線同志間
の距離と異なるため、該アルミ配線の隣りに配置された
ビット線に接続される線間容量が他のビット線に接続さ
れる線間容量と異なってしまい、読み出しエラーがおこ
るという問題があった。
の側辺形状及びビット線相互の配置は対称であるが、メ
モリセルアレイ内に設けられたアルミ配線の側辺形状が
ビット線の側辺形状と異なり、また、該アルミ配線とそ
の隣りに配置されたビット線との距離がビット線同志間
の距離と異なるため、該アルミ配線の隣りに配置された
ビット線に接続される線間容量が他のビット線に接続さ
れる線間容量と異なってしまい、読み出しエラーがおこ
るという問題があった。
特に、メモリセルアレイ内に設けられたアルミ配線とそ
の隣りに配置されたビット線との距離がビット線同志間
の距離よりも小さい場合には、該アルミ配線の隣りに配
置されたビット線に接続されたメモリセルのコンデンサ
に“0"が記憶されている時に読み出しエラーが発生し易
く、また上記の場合とは逆に、メモリセルアレイ内に設
けられたアルミ配線と、その隣りに配置されたビット線
との距離がビット線同士間の距離よりも大きい場合に
は、該アルミ配線の隣りに配置されたビット線に接続さ
れたメモリセルのコンデンサに“1"が記憶されている時
に読み出しエラーが発生し易いという問題があった。
の隣りに配置されたビット線との距離がビット線同志間
の距離よりも小さい場合には、該アルミ配線の隣りに配
置されたビット線に接続されたメモリセルのコンデンサ
に“0"が記憶されている時に読み出しエラーが発生し易
く、また上記の場合とは逆に、メモリセルアレイ内に設
けられたアルミ配線と、その隣りに配置されたビット線
との距離がビット線同士間の距離よりも大きい場合に
は、該アルミ配線の隣りに配置されたビット線に接続さ
れたメモリセルのコンデンサに“1"が記憶されている時
に読み出しエラーが発生し易いという問題があった。
また、半導体メモリの集積度が上がり、ビット線同志の
間隔が狭くなると、例えば昭和58年度電子通信学会総合
全国大会、講演論文番号552に示されるように、各ビッ
ト線の線間容量が問題となる。即ち、集積度の向上に伴
ってビット線間隔が狭くなってくると全ビット線容量に
対する線間容量の割合も増加するが、このとき上記のよ
うに線間容量にアンバランスがあると、ダイナミックRA
Mの読み出し動作が正常に行なわれなくなるという問題
があった。
間隔が狭くなると、例えば昭和58年度電子通信学会総合
全国大会、講演論文番号552に示されるように、各ビッ
ト線の線間容量が問題となる。即ち、集積度の向上に伴
ってビット線間隔が狭くなってくると全ビット線容量に
対する線間容量の割合も増加するが、このとき上記のよ
うに線間容量にアンバランスがあると、ダイナミックRA
Mの読み出し動作が正常に行なわれなくなるという問題
があった。
ところで、例えば特開昭59-231852号公報には、メモリ
セルアレイ内に配置される配線によるビット線間の線間
容量のアンバランスを解消するため、配線を各ビット線
と交差させ、各ビット線間での線間容量が均一となるよ
うにして配置したものが示されているが、このような公
報記載の技術では、ビット線と配線とはそれぞれ異なる
配線層で形成する必要があり、配線工程が複雑となると
いう問題がある。
セルアレイ内に配置される配線によるビット線間の線間
容量のアンバランスを解消するため、配線を各ビット線
と交差させ、各ビット線間での線間容量が均一となるよ
うにして配置したものが示されているが、このような公
報記載の技術では、ビット線と配線とはそれぞれ異なる
配線層で形成する必要があり、配線工程が複雑となると
いう問題がある。
本発明はかかる問題点に鑑みてなされたもので、メモリ
セルアレイ内の配線工程の複雑化を招くことなく、メモ
リセルアレイ内でアルミ配線の隣りに配置されたビット
線に接続されたメモリセルのコンデンサの記憶内容を読
み出す場合にも読み出しエラーが発生することがない半
導体メモリ装置を得ることが目的とする。
セルアレイ内の配線工程の複雑化を招くことなく、メモ
リセルアレイ内でアルミ配線の隣りに配置されたビット
線に接続されたメモリセルのコンデンサの記憶内容を読
み出す場合にも読み出しエラーが発生することがない半
導体メモリ装置を得ることが目的とする。
本発明に係る半導体メモリ装置は、メモリセルアレイ内
に配置され、常時所定の電位または信号と接続される配
線を、ビット線と前記配線との距離が、ビット線の対応
する形状部位同志間の距離と等しくなるように配置する
とともに、ビット線を構成する配線層と同一の配線層を
用いて形成するようにしたものである。
に配置され、常時所定の電位または信号と接続される配
線を、ビット線と前記配線との距離が、ビット線の対応
する形状部位同志間の距離と等しくなるように配置する
とともに、ビット線を構成する配線層と同一の配線層を
用いて形成するようにしたものである。
本発明においては、メモリセル内にビット線と平行に配
置されるアルミ配線は、ビット線と配線との距離がそれ
ぞれの配線の対応する形状の部位において等しくなるよ
うに配置されているため、メモリセルアレイ内の各ビッ
ト線の有する線間容量が等しくなり、結果としてアルミ
配線の隣りに配置されたビット線に接続されたメモリセ
ルのコンデンサの記憶内容を読み出す場合にもエラーが
発生しない。
置されるアルミ配線は、ビット線と配線との距離がそれ
ぞれの配線の対応する形状の部位において等しくなるよ
うに配置されているため、メモリセルアレイ内の各ビッ
ト線の有する線間容量が等しくなり、結果としてアルミ
配線の隣りに配置されたビット線に接続されたメモリセ
ルのコンデンサの記憶内容を読み出す場合にもエラーが
発生しない。
またメモリセルアレイ内に配置されるアルミ配線は、ビ
ット線を構成する配線層と同一の配線層を用いて構成す
ることができるため配線工程が複雑化することがない。
ット線を構成する配線層と同一の配線層を用いて構成す
ることができるため配線工程が複雑化することがない。
次に本発明の一実施例の配置を図について説明する。第
１図はダイナミックRAMのメモリセルアレイの一部を示
す平面図である。図において、活性領域１と、通常第１
ポリシリコンにより形成されるセルプレート２とは、メ
モリセルのコンデンサを構成している。通常第２ポリシ
リコンまたは第２ポリシリコンと金属珪化物の２重層に
よって形成されるワード線WLn−４〜WLn＋３はメモリセ
ルのトランスファゲートとなるFETのゲートを兼ねてい
る。各メモリセルコンデンサはトランスファゲートを通
して、通常アルミニウムで形成されるビット線BLn−１
〜▲▼と接続され、さらに該ビット線BLn−１〜
▲▼は図示しないセンスアンプに接続されてい
る。以上のダイナミックRAMの構成要素はｎ型シリコン
基板５内に設けられたｐ型ウエル６上に設けられてい
る。また、７はアルミ配線であり、該アルミ配線７はコ
ンタクト3a,3bによって上記ｐ型ウエル６と接続されて
いる。通常上記アルミ配線７は接地電位に接続されてお
り、電源電位に接続されるｎ型シリコン基板５との間の
pn接合に逆方向バイアスが印加される。このようなアル
ミ配線７はｐ型ウエル６の抵抗を下げる目的でメモリセ
ルアレイ内にビット線のある本数毎に設けられている。
また、ビット線BLn−１〜▲▼の側辺形状は各々
等しく作られており、その幅も各々等しく１及びl2で
あり、該ビット線は相互の距離d1及びd2が各々ビット線
で等しくなるように配置されている。また、アルミ配線
７の側辺形状はビット線BLn−１〜▲▼の側辺形
状と等しく、該アルミ配線７の幅はビット線BLn−１〜
▲▼の幅と等しく１及びl2である。さらにアル
ミ配線７はビット線BLnまたは▲▼との距離がビ
ット線相互間の距離d1及びd2と等しくなるように配置さ
れている。従って第４図に示すビット線とセンスアンプ
及びダミーセルの接続図において、ビット線BLn及びビ
ット線▲▼に接続される線間容量CS14及びCS23は
ほぼ等しくなり、その結果、ビット線BLnに接続される
全容量はビット線▲▼に接続される全容量とほぼ
等しくなる。
１図はダイナミックRAMのメモリセルアレイの一部を示
す平面図である。図において、活性領域１と、通常第１
ポリシリコンにより形成されるセルプレート２とは、メ
モリセルのコンデンサを構成している。通常第２ポリシ
リコンまたは第２ポリシリコンと金属珪化物の２重層に
よって形成されるワード線WLn−４〜WLn＋３はメモリセ
ルのトランスファゲートとなるFETのゲートを兼ねてい
る。各メモリセルコンデンサはトランスファゲートを通
して、通常アルミニウムで形成されるビット線BLn−１
〜▲▼と接続され、さらに該ビット線BLn−１〜
▲▼は図示しないセンスアンプに接続されてい
る。以上のダイナミックRAMの構成要素はｎ型シリコン
基板５内に設けられたｐ型ウエル６上に設けられてい
る。また、７はアルミ配線であり、該アルミ配線７はコ
ンタクト3a,3bによって上記ｐ型ウエル６と接続されて
いる。通常上記アルミ配線７は接地電位に接続されてお
り、電源電位に接続されるｎ型シリコン基板５との間の
pn接合に逆方向バイアスが印加される。このようなアル
ミ配線７はｐ型ウエル６の抵抗を下げる目的でメモリセ
ルアレイ内にビット線のある本数毎に設けられている。
また、ビット線BLn−１〜▲▼の側辺形状は各々
等しく作られており、その幅も各々等しく１及びl2で
あり、該ビット線は相互の距離d1及びd2が各々ビット線
で等しくなるように配置されている。また、アルミ配線
７の側辺形状はビット線BLn−１〜▲▼の側辺形
状と等しく、該アルミ配線７の幅はビット線BLn−１〜
▲▼の幅と等しく１及びl2である。さらにアル
ミ配線７はビット線BLnまたは▲▼との距離がビ
ット線相互間の距離d1及びd2と等しくなるように配置さ
れている。従って第４図に示すビット線とセンスアンプ
及びダミーセルの接続図において、ビット線BLn及びビ
ット線▲▼に接続される線間容量CS14及びCS23は
ほぼ等しくなり、その結果、ビット線BLnに接続される
全容量はビット線▲▼に接続される全容量とほぼ
等しくなる。
次に本実施例によるダイナミックRAMの動作を第４図の
メモリセルのコンデンサCC1の記憶内容を読み出す場合
について、第４図及びビット線の動作波形図である第６
図を参照しながら説明する。
メモリセルのコンデンサCC1の記憶内容を読み出す場合
について、第４図及びビット線の動作波形図である第６
図を参照しながら説明する。
ここでは、まずコンデンサCC1の記憶内容が“1"である
とする。最初にダミーセルリセット信号RSTが“H"にな
り、FETQR1及びQR2がオンしてコンデンサCD1及びCD2が
放電され、またビット線BLn及び▲▼は図示しな
いプリチャージ手段により“H"レベルにプリチャージさ
れる。次に、ダミーセルリセット信号RSTが“L"になっ
た後、時刻t0においてワード線WLn及びダミーワード線D
WL2が“H"になり、FETQC1及びQD2がオンしてビット線BL
nとコンデンサCC1,ビット線▲▼とコンデンサCD2
とが接続される。
とする。最初にダミーセルリセット信号RSTが“H"にな
り、FETQR1及びQR2がオンしてコンデンサCD1及びCD2が
放電され、またビット線BLn及び▲▼は図示しな
いプリチャージ手段により“H"レベルにプリチャージさ
れる。次に、ダミーセルリセット信号RSTが“L"になっ
た後、時刻t0においてワード線WLn及びダミーワード線D
WL2が“H"になり、FETQC1及びQD2がオンしてビット線BL
nとコンデンサCC1,ビット線▲▼とコンデンサCD2
とが接続される。
この動作によりビット線BLnに接続された浮遊容量CS10,
線間容量CS14及びCS12に蓄えられた電荷とコンデンサCC
1に蓄えられた電荷とが平均化され、同時にビット線BLn
▲▼に接続された浮遊容量CS20,線間容量CS23及
びCS12に蓄えられた電荷とコンデンサCD2に蓄えられた
電荷とが平均化される。ここで、メモリセルのコンデン
サCC1の容量はダミーセルのコンデンサCD2容量よりも大
きく作られており、メモリセルのコンデンサCC1の記憶
内容が“1"であり、ダミーセルのコンデンサCD2は放電
されて“0"と同様の状態になっているので、ビット線BL
nの電位はビット線▲▼の電位よりも高くなる。
そして時刻t1にセンスアンプ活性化信号Ｓが“L"にな
り、センスアンプが活性化されると、上記のようにビッ
ト線BLnの電位、即ちFETQS2のゲート電位はビット線▲
▼の電位、即ちFETQS1のゲート電位よりも高いた
め、FETQS2はオン、FETQS1はオフして第６図（ａ）に示
すようにビット線▲▼の電位はさらに低くなり、
ビット線BLnにメモリセルのコンデンサCC1の記憶内容
“1"が読み出される。
線間容量CS14及びCS12に蓄えられた電荷とコンデンサCC
1に蓄えられた電荷とが平均化され、同時にビット線BLn
▲▼に接続された浮遊容量CS20,線間容量CS23及
びCS12に蓄えられた電荷とコンデンサCD2に蓄えられた
電荷とが平均化される。ここで、メモリセルのコンデン
サCC1の容量はダミーセルのコンデンサCD2容量よりも大
きく作られており、メモリセルのコンデンサCC1の記憶
内容が“1"であり、ダミーセルのコンデンサCD2は放電
されて“0"と同様の状態になっているので、ビット線BL
nの電位はビット線▲▼の電位よりも高くなる。
そして時刻t1にセンスアンプ活性化信号Ｓが“L"にな
り、センスアンプが活性化されると、上記のようにビッ
ト線BLnの電位、即ちFETQS2のゲート電位はビット線▲
▼の電位、即ちFETQS1のゲート電位よりも高いた
め、FETQS2はオン、FETQS1はオフして第６図（ａ）に示
すようにビット線▲▼の電位はさらに低くなり、
ビット線BLnにメモリセルのコンデンサCC1の記憶内容
“1"が読み出される。
次にメモリセルのコンデンサCC1の記憶内容が“0"であ
る場合の読み出し動作について説明する。この場合のダ
ミーセルのコンデンサの放電，ビット線のプリチャー
ジ，ワード線及びダミーワード線が“H"になる動作は上
記と同様に行なわれる。今、ビット線BLnとコンデンサC
C1とが接続され、ビット線▲▼とコンデンサCD2
とが接続されると、コンデンサCC1の記憶内容は“0"で
あり、また、コンデンサCD2も放電されて“0"と同様の
状態であるので、ビット線BLn及び▲▼の電位は
共に低くなる。
る場合の読み出し動作について説明する。この場合のダ
ミーセルのコンデンサの放電，ビット線のプリチャー
ジ，ワード線及びダミーワード線が“H"になる動作は上
記と同様に行なわれる。今、ビット線BLnとコンデンサC
C1とが接続され、ビット線▲▼とコンデンサCD2
とが接続されると、コンデンサCC1の記憶内容は“0"で
あり、また、コンデンサCD2も放電されて“0"と同様の
状態であるので、ビット線BLn及び▲▼の電位は
共に低くなる。
このとき、コンデンサCC1の容量はコンデンサCD2の容量
に比べて大きく作られており、また、上記のようにビッ
ト線BLn及びビット線▲▼に接続された浮遊容量
及び線間容量の和はほぼ等しいので、ビット線BLnの電
位はビット線▲▼の電位よりも確実に低くなる。
従って第６図（ｂ）に示すようにビット線BLnの電位は
ビット線▲▼の電位よりも低くなり、ビット線BL
nにメモリセルのコンデンサCC1の記憶内容“0"が正常に
読み出される。
に比べて大きく作られており、また、上記のようにビッ
ト線BLn及びビット線▲▼に接続された浮遊容量
及び線間容量の和はほぼ等しいので、ビット線BLnの電
位はビット線▲▼の電位よりも確実に低くなる。
従って第６図（ｂ）に示すようにビット線BLnの電位は
ビット線▲▼の電位よりも低くなり、ビット線BL
nにメモリセルのコンデンサCC1の記憶内容“0"が正常に
読み出される。
このように本実施例では、メモリセルアレイ内に設けら
れた配線の側辺形状をビット線の側辺形状と同一にし、
かつ該配線と該配線の隣りに位置するビット線との距離
をビット線同志間の距離と等しくすることにより、各々
のビット線に接続された全容量をほぼ等しくでき、メモ
リセルの内容を読み出す場合に発生するエラーを抑制で
きる。
れた配線の側辺形状をビット線の側辺形状と同一にし、
かつ該配線と該配線の隣りに位置するビット線との距離
をビット線同志間の距離と等しくすることにより、各々
のビット線に接続された全容量をほぼ等しくでき、メモ
リセルの内容を読み出す場合に発生するエラーを抑制で
きる。
また、アルミ配線７と各ビット線とは同一のアルミ配線
層を用いて形成されるため配線工程が複雑となることが
ない。
層を用いて形成されるため配線工程が複雑となることが
ない。
なお、上記実施例ではビット線及びメモリセルアレイ内
の配線がアルミニウムで形成された場合について説明し
たが、他の材料で形成された場合であっても同様の効果
を奏する。
の配線がアルミニウムで形成された場合について説明し
たが、他の材料で形成された場合であっても同様の効果
を奏する。
また、上記実施例では、メモリセルアレイ内の配線がシ
リコン基板内に形成されたウエルの抵抗を下げる目的で
設けられており、また該配線が接地電位に保たれた場合
について説明したが、該配線がセルプレートの抵抗を下
げる等、他の目的で設けられており、他の一定電位ある
いは変化する電位をもつ場合でも上記実施例と同様の効
果を奏する。
リコン基板内に形成されたウエルの抵抗を下げる目的で
設けられており、また該配線が接地電位に保たれた場合
について説明したが、該配線がセルプレートの抵抗を下
げる等、他の目的で設けられており、他の一定電位ある
いは変化する電位をもつ場合でも上記実施例と同様の効
果を奏する。
さらに、上記実施例では、ビット線のプリチャージレベ
ルは“H"レベルであるとしたが、他のレベルであっても
上記実施例と同様の効果を奏する。
ルは“H"レベルであるとしたが、他のレベルであっても
上記実施例と同様の効果を奏する。
また、上記実施例では、半導体メモリはダイナミックRA
Mとし、FETはＮチャンネルFETとしたが、半導体メモリ
はスタティックRAM等の半導体メモリであってもよく、F
ETはＰチャンネルFETやコンプリメンタリMISFETでもよ
く、さらにはFETの代わりにバイポーラトランジスタで
あってもよく、これらを用いた場合でも上記実施例と同
様の効果が得られる。
Mとし、FETはＮチャンネルFETとしたが、半導体メモリ
はスタティックRAM等の半導体メモリであってもよく、F
ETはＰチャンネルFETやコンプリメンタリMISFETでもよ
く、さらにはFETの代わりにバイポーラトランジスタで
あってもよく、これらを用いた場合でも上記実施例と同
様の効果が得られる。
なお、本発明の基本原理によれば、配線のみビット線と
は異なる材料で形成する場合、隣り合った２つのビット
線間に配線を複数本配置する場合、配線の幅とビット線
の幅が異なっている場合等にも、配線の配置及び側線形
状を便宜選択することにより、上記実施例と同様の効果
を奏するようにしたものは容易に考えられる。
は異なる材料で形成する場合、隣り合った２つのビット
線間に配線を複数本配置する場合、配線の幅とビット線
の幅が異なっている場合等にも、配線の配置及び側線形
状を便宜選択することにより、上記実施例と同様の効果
を奏するようにしたものは容易に考えられる。
以上のように、この発明に係る半導体メモリ装置によれ
ば、メモリセルアレイ内に配置され常時所定の電位また
は信号に接続される配線を、ビット線と同一の配線層を
用いるとともに、ビット線と前記配線との距離が、ビッ
ト線の対応する形状部位同志間の距離と等しくなるよう
に配置したので、配線工程の複雑化を招くことなく、配
線の隣りに配置されたビット線に接続されたメモリセル
の内容を読み出す場合のエラー発生を抑制することがで
きるという効果がある。
ば、メモリセルアレイ内に配置され常時所定の電位また
は信号に接続される配線を、ビット線と同一の配線層を
用いるとともに、ビット線と前記配線との距離が、ビッ
ト線の対応する形状部位同志間の距離と等しくなるよう
に配置したので、配線工程の複雑化を招くことなく、配
線の隣りに配置されたビット線に接続されたメモリセル
の内容を読み出す場合のエラー発生を抑制することがで
きるという効果がある。
第１図は本発明の一実施例による半導体メモリ装置のメ
モリセルアレイの一部を示す平面図、第２図は従来のダ
イナミックRAMのメモリセルアレイの一部を示す平面
図、第３図は従来のダイナミックRAMのメモリセルアレ
イの一部のIII−III線断面図、第４図はビット線とセン
スアンプ，メモリセル及びダミーセルの接続を示す図、
第５図は従来のダイナミックRAMの動作の一部を示す波
形図、第６図は本実施例の装置の動作の一部を示す波形
図である。 図において、BLn−1,BLn,BLn−1,BLnはビット線、７は
アルミ配線である。 なお図中同一符号は同一又は相当部分を示す。
モリセルアレイの一部を示す平面図、第２図は従来のダ
イナミックRAMのメモリセルアレイの一部を示す平面
図、第３図は従来のダイナミックRAMのメモリセルアレ
イの一部のIII−III線断面図、第４図はビット線とセン
スアンプ，メモリセル及びダミーセルの接続を示す図、
第５図は従来のダイナミックRAMの動作の一部を示す波
形図、第６図は本実施例の装置の動作の一部を示す波形
図である。 図において、BLn−1,BLn,BLn−1,BLnはビット線、７は
アルミ配線である。 なお図中同一符号は同一又は相当部分を示す。
Claims (1)
- 【請求項１】複数のメモリセルからなるメモリセルアレ
イと、 相互に平行に設けられ前記メモリセルと相互に信号の伝
達を行う複数本のビット線と、 上記メモリセルアレイ内の上記ビット線の対をなすビッ
ト線ペアと隣接するビット線ペア間に前記ビット線と平
行に配置され、常時所定の電位または信号に接続される
配線とを包含した半導体メモリ装置において、 前記ビット線及び前記配線を、前記ビット線と前記配線
との距離が前記ビット線の対応する形状の部位同志間の
距離と等しくなるように配置するとともに、 前記ビット線と同一の配線層を用いて前記配線を形成し
たことを特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60110942A JPH0682802B2 (ja) | 1985-05-23 | 1985-05-23 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60110942A JPH0682802B2 (ja) | 1985-05-23 | 1985-05-23 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61268050A JPS61268050A (ja) | 1986-11-27 |
| JPH0682802B2 true JPH0682802B2 (ja) | 1994-10-19 |
Family
ID=14548465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60110942A Expired - Lifetime JPH0682802B2 (ja) | 1985-05-23 | 1985-05-23 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0682802B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2621442B2 (ja) * | 1988-11-28 | 1997-06-18 | 日本電気株式会社 | 半導体記憶装置 |
| JP2847727B2 (ja) * | 1988-12-27 | 1999-01-20 | 日本電気株式会社 | 半導体装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5854654A (ja) * | 1981-09-28 | 1983-03-31 | Nec Corp | 半導体集積回路装置 |
| JPS58111183A (ja) * | 1981-12-25 | 1983-07-02 | Hitachi Ltd | ダイナミツクｒａｍ集積回路装置 |
| JPS59231852A (ja) * | 1983-06-15 | 1984-12-26 | Hitachi Ltd | 半導体装置 |
| JPS61230359A (ja) * | 1985-04-05 | 1986-10-14 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
-
1985
- 1985-05-23 JP JP60110942A patent/JPH0682802B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61268050A (ja) | 1986-11-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7002866B2 (en) | Semiconductor memory device | |
| EP0046011B1 (en) | Semiconductor memory device | |
| JP3406127B2 (ja) | 半導体装置 | |
| US4709351A (en) | Semiconductor memory device having an improved wiring and decoder arrangement to decrease wiring delay | |
| US6048767A (en) | Method of forming a semiconductor memory device | |
| US4689770A (en) | Semiconductor memory device | |
| JPH0666442B2 (ja) | 半導体メモリ装置 | |
| US5535153A (en) | Semiconductor device | |
| US5808334A (en) | Semiconductor memory device having reduced parasitic capacities between bit lines | |
| WO2004075297A1 (ja) | 半導体記憶装置 | |
| JP3281304B2 (ja) | 半導体集積回路装置 | |
| US4771322A (en) | Semiconductor memory device with low-noise structure | |
| JPH0682802B2 (ja) | 半導体メモリ装置 | |
| US6355982B2 (en) | Semiconductor memory device having pairs of bit lines arranged on both sides of memory cells | |
| KR890003372B1 (ko) | 다이나믹 랜덤 액세스 메모리 어레이 | |
| KR100200760B1 (ko) | 비트라인 센스 앰프 및 센스 드라이버 배치방법 | |
| JP3253782B2 (ja) | 半導体記憶装置 | |
| JP3208626B2 (ja) | 半導体記憶装置 | |
| JPH06105770B2 (ja) | ダイナミック型半導体記憶装置 | |
| JPH07111832B2 (ja) | 半導体メモリ装置 | |
| JPH0782753B2 (ja) | ダイナミックメモリ装置 | |
| JP2555870B2 (ja) | 半導体記憶装置 | |
| JPH0682804B2 (ja) | 半導体記憶装置 | |
| JP2862655B2 (ja) | 半導体記憶装置 | |
| JPH05267616A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |