JPS5854654A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS5854654A JPS5854654A JP56153241A JP15324181A JPS5854654A JP S5854654 A JPS5854654 A JP S5854654A JP 56153241 A JP56153241 A JP 56153241A JP 15324181 A JP15324181 A JP 15324181A JP S5854654 A JPS5854654 A JP S5854654A
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- JP
- Japan
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- polycrystalline silicon
- wirings
- circuit device
- aluminum
- integrated circuit
- Prior art date
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
仁の発明は半導体集積回路装置にかかシ、とくにアルζ
ニウムの２層配線を具備した絶縁ゲート電界効果トラン
ジスタを用いた半導体集積回路装置に関する。
ニウムの２層配線を具備した絶縁ゲート電界効果トラン
ジスタを用いた半導体集積回路装置に関する。
大規模半導体集積口、路装置においては、微細加工技術
が発展し、集積度の向上が著しい。これに伴い、配線抵
抗の増大が装置の高速動作を妨げるという問題が起って
きた。この九め、ゲート材料として高融点金ｍを用いる
方法が検討されている・。
が発展し、集積度の向上が著しい。これに伴い、配線抵
抗の増大が装置の高速動作を妨げるという問題が起って
きた。この九め、ゲート材料として高融点金ｍを用いる
方法が検討されている・。
しかしながら、この方法で得られる高融点金属ゲートの
絶縁ゲート電界効果トランジスタ（以下ＭＯ８）ランジ
スタという）は動作中に特性が変動し、多結晶シリコン
ゲートＭＯ８）ラノジスタに比較して著しく信頼性が劣
るという欠点があった。
絶縁ゲート電界効果トランジスタ（以下ＭＯ８）ランジ
スタという）は動作中に特性が変動し、多結晶シリコン
ゲートＭＯ８）ラノジスタに比較して著しく信頼性が劣
るという欠点があった。
この発明の目的は、配線抵抗が十分に低く、シたがって
高速動作可能で、かつ信頼性が高い半導体集積回路装置
を提供することにある。
高速動作可能で、かつ信頼性が高い半導体集積回路装置
を提供することにある。
この発明による半導体集積回路装置は、多結晶シリコン
ＩＩをゲート材料に使用したＭＯＳ ）う／ジスタを用
いた集積回路装置において、所望の主要配線を行う第１
のアルミニウム配線層と咳ゲート材料又は配線を構成す
る多結晶シリコン膜の低抵抗化裏打ち材料としての第２
のアルミニウム配線層とを具備することを特徴としてい
る。
ＩＩをゲート材料に使用したＭＯＳ ）う／ジスタを用
いた集積回路装置において、所望の主要配線を行う第１
のアルミニウム配線層と咳ゲート材料又は配線を構成す
る多結晶シリコン膜の低抵抗化裏打ち材料としての第２
のアルミニウム配線層とを具備することを特徴としてい
る。
この発明によれば、ＭＯＳ ）ランジスタはすべて多結
晶シリコン膜をゲート材料として構成されるため、信頼
性が高く、かつアルミニウム配線が２層に構成されてい
るため配線抵抗の最小化が実現で色高速動作可能な集積
回路装置を得ることができる。
晶シリコン膜をゲート材料として構成されるため、信頼
性が高く、かつアルミニウム配線が２層に構成されてい
るため配線抵抗の最小化が実現で色高速動作可能な集積
回路装置を得ることができる。
また、第２アルミニウム配線層は多結晶シリコン配線層
の低抵抗化裏打ち材料として用いられるため、第１アル
ミニウム配線層との結線のための開口数を極小化できる
ため、高い良品収率を実現できる。
の低抵抗化裏打ち材料として用いられるため、第１アル
ミニウム配線層との結線のための開口数を極小化できる
ため、高い良品収率を実現できる。
次に図面を参考にしながら、この発明の一実施例につき
説明する。第１図、第２図は、１トランジスタ／セル型
のダイナミックＭＯ８記憶回路をこの発明に基いて構成
した場合の装置の平面図および断面図である。
説明する。第１図、第２図は、１トランジスタ／セル型
のダイナミックＭＯ８記憶回路をこの発明に基いて構成
した場合の装置の平面図および断面図である。
この実施例では、１層の多結晶シリコン膜と２層のアル
ミニウム配線層を用いて記憶回路を構成している。
ミニウム配線層を用いて記憶回路を構成している。
＠１図に示すように、活性領域１０１以外の場所は、フ
ィールド酸化＠に覆われておシ、多結晶シリコン嗅は、
ワード線およびワード・トランジスタのゲート電ｍ１０
２および容量プレート１０３を構成している。
ィールド酸化＠に覆われておシ、多結晶シリコン嗅は、
ワード線およびワード・トランジスタのゲート電ｍ１０
２および容量プレート１０３を構成している。
ピッ）線１０５は、！１アルミニウム配線層で形成され
ておシ、ソース・ドレイン拡散層への開口１０４ ｅ通
してセルに結線されている。第２アルミニウム配線１０
８は、多結晶シリ；ン換で形成されたワード線１０２の
低抵抗化裏打ち材料として動性％あらかじめワード線１
０２と結線された第１アルミニウム配線１０６と開口１
０７を通して接続されている。第１図のＡ−Ａ’ 面の
装置の断面図を第２回内に示す。
ておシ、ソース・ドレイン拡散層への開口１０４ ｅ通
してセルに結線されている。第２アルミニウム配線１０
８は、多結晶シリ；ン換で形成されたワード線１０２の
低抵抗化裏打ち材料として動性％あらかじめワード線１
０２と結線された第１アルミニウム配線１０６と開口１
０７を通して接続されている。第１図のＡ−Ａ’ 面の
装置の断面図を第２回内に示す。
図中、多結晶シリコン模で形成されたワード線２０６お
よび容量プレート２０５上を第１の層間絶縁［１２０８
を介して第１アルミニウム配線で形成されたピット線２
０９が通過しており、”＋拡散層からなるソース・ドレ
イ／領域２０７に結線されている。さらにその上を第２
の層関絶縁暎２１０を介して、第２アルミニウム配線２
１１が通過している。
よび容量プレート２０５上を第１の層間絶縁［１２０８
を介して第１アルミニウム配線で形成されたピット線２
０９が通過しており、”＋拡散層からなるソース・ドレ
イ／領域２０７に結線されている。さらにその上を第２
の層関絶縁暎２１０を介して、第２アルミニウム配線２
１１が通過している。
又、第２図シ）ハ、ワード＠２０６と低抵抗化裏打ち用
の第２のアルミニウム配線２１１とが第１のアルミニウ
ム配線２０９を介して接続される第１図のＢ−Ｂ部の断
面図である。
の第２のアルミニウム配線２１１とが第１のアルミニウ
ム配線２０９を介して接続される第１図のＢ−Ｂ部の断
面図である。
この実施例では、すべてのＭＯ８素子は、多結晶シリコ
ンゲート素子として構成されており、十分な信頼性を実
現で糎る。また高速動作の如けとなっていた多結晶シリ
コン層の高配線抵抗を第２アルミニウムで裏打ちを行う
ことにより、容易に所望の１まで低下させることかで舞
る。
ンゲート素子として構成されており、十分な信頼性を実
現で糎る。また高速動作の如けとなっていた多結晶シリ
コン層の高配線抵抗を第２アルミニウムで裏打ちを行う
ことにより、容易に所望の１まで低下させることかで舞
る。
また第２アルミニウム配線は裏打ち部分または。
第１アルミニウム同志の交差結線部分のみにしか使用し
ないため、第１アルミニウムと第２フルさニウムとを結
線する開口数は極小化でき、高い良品収率を実現できる
。
ないため、第１アルミニウムと第２フルさニウムとを結
線する開口数は極小化でき、高い良品収率を実現できる
。
第１図はこの発明による一実施例を示す平面図であり、
第２回内および第２図（Ｂ）ｔｉそれぞれ第１図のＡ−
Ａ’ 部およびＢ−Ｂ’部における断面図である。 図甲、１０１・・・・・・活性領域、１０２・・・・・
・多結晶シリコン・ワード線、ｉｏａ・・・・・・多結
晶シリコン容量プレー）、１０４・・・・・・ソース・
ドレイン開口、１０５・・・・・・第１アルミニウム・
ビット線、１０６・・・・・・裏打ち結線用ｉｇ１アル
ミニウム配線、１０７・・・・・・第１アルミニウムへ
の開口、１０８・・・・・・裏打ち用第２アルミニウム
配線、 ２０１・・・・・・ｐ ＠ ｓ ｓ基板、２０２・・・
・・・容量ゲート酸化膜、２０３・・・・・・ワードト
ランジスタゲート酸化膜、２０４・・・・・・フィール
ド酸化膜、２０５°°・・・・容量プレーＪ−，２０６
・・・・・・ワード線、２０７・・・・・・ソースドレ
イン拡散層％ ２０８・・・・・・第１層間結縁膜、２
０９・・・・・・第１アルミニウムピツト線、２１０・
・・・・・第２層間絶縁膜、２１１・・・・・・裏打ち
用第２アルミニウム配線である。 茅２団（Ａ）
第２回内および第２図（Ｂ）ｔｉそれぞれ第１図のＡ−
Ａ’ 部およびＢ−Ｂ’部における断面図である。 図甲、１０１・・・・・・活性領域、１０２・・・・・
・多結晶シリコン・ワード線、ｉｏａ・・・・・・多結
晶シリコン容量プレー）、１０４・・・・・・ソース・
ドレイン開口、１０５・・・・・・第１アルミニウム・
ビット線、１０６・・・・・・裏打ち結線用ｉｇ１アル
ミニウム配線、１０７・・・・・・第１アルミニウムへ
の開口、１０８・・・・・・裏打ち用第２アルミニウム
配線、 ２０１・・・・・・ｐ ＠ ｓ ｓ基板、２０２・・・
・・・容量ゲート酸化膜、２０３・・・・・・ワードト
ランジスタゲート酸化膜、２０４・・・・・・フィール
ド酸化膜、２０５°°・・・・容量プレーＪ−，２０６
・・・・・・ワード線、２０７・・・・・・ソースドレ
イン拡散層％ ２０８・・・・・・第１層間結縁膜、２
０９・・・・・・第１アルミニウムピツト線、２１０・
・・・・・第２層間絶縁膜、２１１・・・・・・裏打ち
用第２アルミニウム配線である。 茅２団（Ａ）
Claims (2)
- （１）多結晶シリコン嗅をゲート材料に用いた絶縁ゲー
ト電界効果トランジスタを有する半導体集積回路装置に
おいて、主要配線を行う第１のアルミニウム配線層と、
前記ゲート材料または配線を構成する多結晶シリコン層
の低抵抗化裏打ち材料としての第２のアルミニウム配線
層を具備することを特徴とする半導体集積回路装置。 - （２）ピット線＃′ｃ第１のアルミニウム配線層を用い
、ワード線に多結晶シリコンＩＩを用い、かつ第２のア
ルミニウム配線層ｔｔＩＪ記多結晶シリコン嘆ワード線
と複数点で結線することにより、ワード線を低抵抗化し
たことを特徴とする特許請求の範囲の第（１）項記載の
半導体記憶回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56153241A JPS5854654A (ja) | 1981-09-28 | 1981-09-28 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56153241A JPS5854654A (ja) | 1981-09-28 | 1981-09-28 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5854654A true JPS5854654A (ja) | 1983-03-31 |
| JPS6348182B2 JPS6348182B2 (ja) | 1988-09-28 |
Family
ID=15558137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56153241A Granted JPS5854654A (ja) | 1981-09-28 | 1981-09-28 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5854654A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59210662A (ja) * | 1983-05-16 | 1984-11-29 | Nec Corp | 読み出し専用メモリ− |
| JPS6097665A (ja) * | 1983-11-01 | 1985-05-31 | Fujitsu Ltd | 半導体記憶装置 |
| JPS60134460A (ja) * | 1983-12-23 | 1985-07-17 | Hitachi Ltd | 半導体記憶装置とそのレイアウト方法 |
| JPS60149160A (ja) * | 1983-07-11 | 1985-08-06 | ナシヨナル・セミコンダクタ−・コ−ポレ−シヨン | 高効率ダイナミツクランダムアクセスメモリ−セルとその製造方法 |
| JPS61268050A (ja) * | 1985-05-23 | 1986-11-27 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JPS6263948U (ja) * | 1985-10-11 | 1987-04-21 | ||
| JPS6324662A (ja) * | 1986-07-17 | 1988-02-02 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JPH03101152A (ja) * | 1989-09-13 | 1991-04-25 | Toshiba Micro Electron Kk | 半導体メモリ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5143087A (ja) * | 1974-10-11 | 1976-04-13 | Hitachi Ltd | Handotaisochinohaisenkozo |
| JPS55120150A (en) * | 1979-03-09 | 1980-09-16 | Toshiba Corp | Semiconductor device |
-
1981
- 1981-09-28 JP JP56153241A patent/JPS5854654A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5143087A (ja) * | 1974-10-11 | 1976-04-13 | Hitachi Ltd | Handotaisochinohaisenkozo |
| JPS55120150A (en) * | 1979-03-09 | 1980-09-16 | Toshiba Corp | Semiconductor device |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59210662A (ja) * | 1983-05-16 | 1984-11-29 | Nec Corp | 読み出し専用メモリ− |
| JPS60149160A (ja) * | 1983-07-11 | 1985-08-06 | ナシヨナル・セミコンダクタ−・コ−ポレ−シヨン | 高効率ダイナミツクランダムアクセスメモリ−セルとその製造方法 |
| JPS6097665A (ja) * | 1983-11-01 | 1985-05-31 | Fujitsu Ltd | 半導体記憶装置 |
| JPH0430749B2 (ja) * | 1983-11-01 | 1992-05-22 | ||
| JPS60134460A (ja) * | 1983-12-23 | 1985-07-17 | Hitachi Ltd | 半導体記憶装置とそのレイアウト方法 |
| JPS61268050A (ja) * | 1985-05-23 | 1986-11-27 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JPS6263948U (ja) * | 1985-10-11 | 1987-04-21 | ||
| JPS6324662A (ja) * | 1986-07-17 | 1988-02-02 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JPH03101152A (ja) * | 1989-09-13 | 1991-04-25 | Toshiba Micro Electron Kk | 半導体メモリ |
| US5698872A (en) * | 1989-09-13 | 1997-12-16 | Kabushiki Kaisha Toshiba | Semiconductor memory wherein metallic interconnection layer is applied with the same potential as word line and is connected to word line in regions other than memory cells |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6348182B2 (ja) | 1988-09-28 |
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