JPS59220949A - マスタスライス形半導体集積回路 - Google Patents
マスタスライス形半導体集積回路Info
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- JPS59220949A JPS59220949A JP9614083A JP9614083A JPS59220949A JP S59220949 A JPS59220949 A JP S59220949A JP 9614083 A JP9614083 A JP 9614083A JP 9614083 A JP9614083 A JP 9614083A JP S59220949 A JPS59220949 A JP S59220949A
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- 239000004065 semiconductor Substances 0.000 title claims description 13
- 238000000034 method Methods 0.000 abstract description 11
- 230000000694 effects Effects 0.000 abstract description 6
- 238000003491 array Methods 0.000 abstract 3
- 238000010276 construction Methods 0.000 abstract 1
- 229910052751 metal Inorganic materials 0.000 description 49
- 239000002184 metal Substances 0.000 description 49
- 229910052737 gold Inorganic materials 0.000 description 5
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 4
- 239000010931 gold Substances 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 101150067539 AMBP gene Proteins 0.000 description 1
- 241001070941 Castanea Species 0.000 description 1
- 235000014036 Castanea Nutrition 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 230000004931 aggregating effect Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は少なくとも3層以上の配線を施すようにした
マスクスライス形半導体集積回路に関する。
マスクスライス形半導体集積回路に関する。
犬)−i模集積回路(LSI)の分野において、プロセ
ス技術の進歩はより多くの回路を1つの半導体チップ内
に集積することを可能にしている。
ス技術の進歩はより多くの回路を1つの半導体チップ内
に集積することを可能にしている。
これに伴ない、LSIの開発とシわけ設計には多くの時
間と労力および費用がかかることは良く知られた事実で
ある。このため、特に少量多山。
間と労力および費用がかかることは良く知られた事実で
ある。このため、特に少量多山。
種生産のカスタムLSIを短期間、低価格で開発するた
めにマスタスライス方式が採用されている。
めにマスタスライス方式が採用されている。
このマスクスライス方式とは、回路を構成する素子たと
えばMOS )ランジスタや抵抗等を規則的に配列した
チップ(マザーチップ)を複数個配列形成したウェハ(
マデーウエハ)を予め製作し、LSIの注文を受注した
時点で顧客回路に応じた配線などを設計し、その製造工
程を施すことによって品種の異なるLSIを作成する方
式のことである。
えばMOS )ランジスタや抵抗等を規則的に配列した
チップ(マザーチップ)を複数個配列形成したウェハ(
マデーウエハ)を予め製作し、LSIの注文を受注した
時点で顧客回路に応じた配線などを設計し、その製造工
程を施すことによって品種の異なるLSIを作成する方
式のことである。
第1図はマスタスライス形半導体集積回路のマザーチッ
プを示す平面図である。第11において1はマザーチッ
プ本体であシ、このマデーテッゾ本体ノの同曲には、テ
ッゾ外部との信号伝達を行なうだめのパッドや外部へ信
号を出力したりあるいは外部から信号を入力したシする
周辺素子が設けられている周辺素子列28〜2dが形成
されている。また上記マザーチップ本体1の内部には、
顧客回路を実現するマクロセルが集合して構成されるマ
クロセル列3 a〜3dが形成されている。さらにこれ
らマクロセル列3a〜3d相互間には、マクロセル列3
&〜3dに設けられている端子相互を結線する配線を形
成するための配線領域48〜4cが設けられている。
プを示す平面図である。第11において1はマザーチッ
プ本体であシ、このマデーテッゾ本体ノの同曲には、テ
ッゾ外部との信号伝達を行なうだめのパッドや外部へ信
号を出力したりあるいは外部から信号を入力したシする
周辺素子が設けられている周辺素子列28〜2dが形成
されている。また上記マザーチップ本体1の内部には、
顧客回路を実現するマクロセルが集合して構成されるマ
クロセル列3 a〜3dが形成されている。さらにこれ
らマクロセル列3a〜3d相互間には、マクロセル列3
&〜3dに設けられている端子相互を結線する配線を形
成するための配線領域48〜4cが設けられている。
マスタスライス方式のLSIでは、上記第1図に示すよ
うなマザーチップ本体1を用いてマクロセル列38〜3
dおよび配線領域4IL〜4cに配線を施すことによっ
てLSIを完成するものであるが、その設計する配線層
の数によって1層の配線のみ設計するものから2層以上
の配線層を用いて設計するものまである。1層の配線の
み設計するものは製造価格が安価である反面ジャンパ配
線を予め用意しなければならず、LSIには不向きであ
る。したがって、2千ゲ一ト以上のLSIには2層以上
の配線層を用いて設計テる方法がとられている。
うなマザーチップ本体1を用いてマクロセル列38〜3
dおよび配線領域4IL〜4cに配線を施すことによっ
てLSIを完成するものであるが、その設計する配線層
の数によって1層の配線のみ設計するものから2層以上
の配線層を用いて設計するものまである。1層の配線の
み設計するものは製造価格が安価である反面ジャンパ配
線を予め用意しなければならず、LSIには不向きであ
る。したがって、2千ゲ一ト以上のLSIには2層以上
の配線層を用いて設計テる方法がとられている。
第2図は第1図に示すようなマザーチップ本体1には2
層配線を施して前記マクロセル列3相互の配線を形成し
た場合のツクターン平面図である。第2図において、1
1a〜lidはiクロセル列3内にある端子、12a〜
12cは第1層の金属配線、13a〜13dは第2層の
金属配線、14a〜14dはムt1層の金属配線12と
第2層の金属配#11xsとを接続するスル−ホールで
ある。このように2層配線までを用いたマスタスライス
形半導体果槓回路は、マクロセル列3に第1層と第2層
の一巌を施した回路(これをマクロセルと呼称する)を
配置しミー その出力または入力端子を第2図に示す
ように相互結線することによって得られる。
層配線を施して前記マクロセル列3相互の配線を形成し
た場合のツクターン平面図である。第2図において、1
1a〜lidはiクロセル列3内にある端子、12a〜
12cは第1層の金属配線、13a〜13dは第2層の
金属配線、14a〜14dはムt1層の金属配線12と
第2層の金属配#11xsとを接続するスル−ホールで
ある。このように2層配線までを用いたマスタスライス
形半導体果槓回路は、マクロセル列3に第1層と第2層
の一巌を施した回路(これをマクロセルと呼称する)を
配置しミー その出力または入力端子を第2図に示す
ように相互結線することによって得られる。
しかしながら、このような211!■己線までを用いた
マスタスライス形十棉体集積回路は、−1J記したよう
に予め定められた配線領域を確保する必要がある。一方
、プロセス技術の進歩によ多素子自体の大きさは年々縮
小され、1つのチップ本体に形成できる回路規模は増大
している。
マスタスライス形十棉体集積回路は、−1J記したよう
に予め定められた配線領域を確保する必要がある。一方
、プロセス技術の進歩によ多素子自体の大きさは年々縮
小され、1つのチップ本体に形成できる回路規模は増大
している。
また、配線領域の広さとマクロセル列内で配列される素
子の数との間には相関関係があシ、回路規模の増大にと
もなって配線領域も増大する。
子の数との間には相関関係があシ、回路規模の増大にと
もなって配線領域も増大する。
この配線領域を減少させるためには、2層以上の多層配
線技術を用いることが考えられる。
線技術を用いることが考えられる。
第3図および第4図はそれぞれ、配線領域を減少させる
目的で第2図と同様のマクロセル列3相互間を4層の配
線層を用いて結線した場合の、従来のパターン平面図で
ある。第3図および第4図において、11e〜llbは
マクロセル列3内にある端子、12dはi 1 If4
の金属配線、13e、131は第2層の金属配線、16
aは第3層の金属配線、17m、17bは第4ノ9の金
橋配瞭であυ、18a、18bは第1層と第2虐の金踊
配趨12.13相互を接続するスルーホール、19a、
19bは第3層と第41@の金桟配+s J e 、
J 7相互を接続するスルーホールである。そしてこれ
らの配線によシ、端子lieとllbとが、端子11f
とl1gとがそれぞれ結線されている。
目的で第2図と同様のマクロセル列3相互間を4層の配
線層を用いて結線した場合の、従来のパターン平面図で
ある。第3図および第4図において、11e〜llbは
マクロセル列3内にある端子、12dはi 1 If4
の金属配線、13e、131は第2層の金属配線、16
aは第3層の金属配線、17m、17bは第4ノ9の金
橋配瞭であυ、18a、18bは第1層と第2虐の金踊
配趨12.13相互を接続するスルーホール、19a、
19bは第3層と第41@の金桟配+s J e 、
J 7相互を接続するスルーホールである。そしてこれ
らの配線によシ、端子lieとllbとが、端子11f
とl1gとがそれぞれ結線されている。
ところで第3図の場合、配71stと17gとがその蝋
長方向で−ffls重なシ合っている。・このように多
層配線を施す除の設計は自動配線システムやグラフィッ
ク端末装置を用いた編集が可能な設計システムを用いて
行なうようにしているが、上記のように配線どうしがそ
の延長方向で爪なシ合うと配線パターンが非常に見すら
いものとなシ、設計の高速化が達成できなくなってしま
う。
長方向で−ffls重なシ合っている。・このように多
層配線を施す除の設計は自動配線システムやグラフィッ
ク端末装置を用いた編集が可能な設計システムを用いて
行なうようにしているが、上記のように配線どうしがそ
の延長方向で爪なシ合うと配線パターンが非常に見すら
いものとなシ、設計の高速化が達成できなくなってしま
う。
一力、第3図のような配線の重なり合いをなくして第4
図のように配線を施す場合、プロセス上の制約から、第
I Iv!の金へ配線12dと吊2層の金属配線13e
とを接続するスルーホール18mと、第3層の金属部め
16aと第41曽の金属自己線17bとを恢r光するス
ルーホール19bとが重シ合うことができない。このた
めに第1腫の金属配線12dと第3層の金属配線16m
とは平面的にずらして形成する必挟があシ、とか((よ
っても設計の高速化が達成できなくなるばか9ではなく
、この場合に緯多層配線の効果が十分に実現されない。
図のように配線を施す場合、プロセス上の制約から、第
I Iv!の金へ配線12dと吊2層の金属配線13e
とを接続するスルーホール18mと、第3層の金属部め
16aと第41曽の金属自己線17bとを恢r光するス
ルーホール19bとが重シ合うことができない。このた
めに第1腫の金属配線12dと第3層の金属配線16m
とは平面的にずらして形成する必挟があシ、とか((よ
っても設計の高速化が達成できなくなるばか9ではなく
、この場合に緯多層配線の効果が十分に実現されない。
この発明は上記のような事情を考慮してなされたもので
あシ、その目的とするところは配線状態が多層配ωであ
っても明瞭に判別することができ、さらにスルーホール
の配置の制約が受けずらく、これによって自動目己、縮
システムやグラフィック端末装置を用いた編集が可能な
設計システムによる配f#設計の高速動作が実現できる
とともに多層配線の効果が十分に実現されるようなマス
タスライス形半導体集積回路を提供することにおる。
あシ、その目的とするところは配線状態が多層配ωであ
っても明瞭に判別することができ、さらにスルーホール
の配置の制約が受けずらく、これによって自動目己、縮
システムやグラフィック端末装置を用いた編集が可能な
設計システムによる配f#設計の高速動作が実現できる
とともに多層配線の効果が十分に実現されるようなマス
タスライス形半導体集積回路を提供することにおる。
この発明によれば、配線領域上に4層の多層配線を施す
場合に、第11−2第21置の配線は互いに直交する方
向に形成し、’431曽、 g% 41−の配線は上記
第11憎、第2層の配線の方向とそれぞれ斜交する方向
でかつ互いに直交する方向に形成するようにしたマスタ
スライス形半導体集積回路が提供されている。
場合に、第11−2第21置の配線は互いに直交する方
向に形成し、’431曽、 g% 41−の配線は上記
第11憎、第2層の配線の方向とそれぞれ斜交する方向
でかつ互いに直交する方向に形成するようにしたマスタ
スライス形半導体集積回路が提供されている。
さらにこの発明によれば、配線領域上に41曽の多層配
線を施す場合に、第1層、第2層の配線は互いに直交す
る方向に形成し、第31曽、第4盾の配線は上記第11
蛤、第21曽の配線の方向とそれぞれ斜交する方向でか
つ互いに直交する方向に形成するとともに、マクロセル
列上に第1層ないし第4層の配線を用いて所定の機能を
持つようにマクロセル紮構成し、上記第1層ないし第4
Itilのうち第1j曽と第21−の配線を用いて所
定の壁能を持つようにマクロセルを構成し、上記両マク
ロセルをその間の配線領域をはさんで相対峙して自装置
するようにしたマスタスライス形半導体集積回路が提供
されている。
線を施す場合に、第1層、第2層の配線は互いに直交す
る方向に形成し、第31曽、第4盾の配線は上記第11
蛤、第21曽の配線の方向とそれぞれ斜交する方向でか
つ互いに直交する方向に形成するとともに、マクロセル
列上に第1層ないし第4層の配線を用いて所定の機能を
持つようにマクロセル紮構成し、上記第1層ないし第4
Itilのうち第1j曽と第21−の配線を用いて所
定の壁能を持つようにマクロセルを構成し、上記両マク
ロセルをその間の配線領域をはさんで相対峙して自装置
するようにしたマスタスライス形半導体集積回路が提供
されている。
〔発明の実施レリ〕
以下図面を参照してこの発明の一笑施しリを説明する。
第5図はこの発明に係るマスクスライス形十等体集積回
路の一笑施しリによるノ9ターン平面図であり、前記第
1図に示すマザーテツゾ本体1に4層配線を施して前記
マクロセル列3相互の配線を形成したものである。第5
図において、21&〜21dはマクロセル列3内の端子
、22mは第1層の金属配線、23a、23bは第2ノ
ーの金属配線、24aは第3層の金夙自己線、25&は
第4層の金属配線、26a、26bは第1層の金属配線
22mと第2層の金属自己線23h 、23bそれぞれ
とを接続するネル−ホール、27aは第3層の金属配線
24hと第4層の金属配線zsaとを接続するスルーホ
ールでおシ、これら第1層ないし第4層の金属自己線2
2〜25は絶縁膜等を介して互いに絶縁分離されている
。また金属配線@′科としてはたとえばアルミニウム等
が用いられている。
路の一笑施しリによるノ9ターン平面図であり、前記第
1図に示すマザーテツゾ本体1に4層配線を施して前記
マクロセル列3相互の配線を形成したものである。第5
図において、21&〜21dはマクロセル列3内の端子
、22mは第1層の金属配線、23a、23bは第2ノ
ーの金属配線、24aは第3層の金夙自己線、25&は
第4層の金属配線、26a、26bは第1層の金属配線
22mと第2層の金属自己線23h 、23bそれぞれ
とを接続するネル−ホール、27aは第3層の金属配線
24hと第4層の金属配線zsaとを接続するスルーホ
ールでおシ、これら第1層ないし第4層の金属自己線2
2〜25は絶縁膜等を介して互いに絶縁分離されている
。また金属配線@′科としてはたとえばアルミニウム等
が用いられている。
ここで端子21aと21dとは、互いに直交する方向に
形成された第1層の金属配線22&と第2層の金属配線
23a、23bとを用いて結線されている。さらに端子
21bと21aとは、上記第11−の金属配線22aお
よび第21−の金属配線23m、23bの方向とそれぞ
れ斜交する方向でかつ互いに直交する方向に形成された
第3層の金属配線24aと第4層の金i4配線25aと
を用いて結線されている。
形成された第1層の金属配線22&と第2層の金属配線
23a、23bとを用いて結線されている。さらに端子
21bと21aとは、上記第11−の金属配線22aお
よび第21−の金属配線23m、23bの方向とそれぞ
れ斜交する方向でかつ互いに直交する方向に形成された
第3層の金属配線24aと第4層の金i4配線25aと
を用いて結線されている。
このように第3層、第4層の金属配線2’4 a *2
’5 aを第1層、第2層の金ル、4配線22a、23
m。
’5 aを第1層、第2層の金ル、4配線22a、23
m。
23bの方向と斜交する方向に形成することによシ、配
線どうしがその延長方向で重なシ合う状態が発生しなく
なり、これによって設計時にその配線状態を明瞭に1′
1」別することができる。
線どうしがその延長方向で重なシ合う状態が発生しなく
なり、これによって設計時にその配線状態を明瞭に1′
1」別することができる。
しかも、第1.2層金属配線間のスルーホール26a、
26bと第3,4層金属配線間のスルーホール27&の
配置関係は、第1,2冶金r4配線に対して第3,4層
金属配線を斜交して形成しているので、マクロセル列3
相互の間隔を広げることなしに互いにlJLな多合わな
い状態とすることができ、配置の制約を受けずらくする
ことができる。したがって、上記実施列によれば多層配
線の配線状態を明瞭に判別できかつスルーホールの配置
の制約が受けずらくなシ、これによって自動自己線シス
テムやグラフィック端末装置を用いた偏集が可能な設計
システムによる配線設計の尚速動作が実現できるととも
に多層配線の効果が十分に実現される。
26bと第3,4層金属配線間のスルーホール27&の
配置関係は、第1,2冶金r4配線に対して第3,4層
金属配線を斜交して形成しているので、マクロセル列3
相互の間隔を広げることなしに互いにlJLな多合わな
い状態とすることができ、配置の制約を受けずらくする
ことができる。したがって、上記実施列によれば多層配
線の配線状態を明瞭に判別できかつスルーホールの配置
の制約が受けずらくなシ、これによって自動自己線シス
テムやグラフィック端末装置を用いた偏集が可能な設計
システムによる配線設計の尚速動作が実現できるととも
に多層配線の効果が十分に実現される。
第6図はこの発明の応用クリを示すノ臂ターン平面図で
ある。図において33a〜33ctdマクロセル列、3
4a、34bはこれらマクロセル列33相互間に設けら
れている配線′領域である。
ある。図において33a〜33ctdマクロセル列、3
4a、34bはこれらマクロセル列33相互間に設けら
れている配線′領域である。
上記マクロセル列33内において、358〜35eはそ
れぞれ第1層ないし第4層の金属配線が飾こされ所定の
機能を持つように構成されたマクロセルであシ、マクロ
セル列33内のそれ以外の領域にはWJ1層および第2
層の金属配線が施こされて所定の伎8シを持つように多
数のマクロセルが形成されている。ここで図示するよう
に第1層ないし第4層の金属配線を用いて構成されるマ
クロセルと第1層および渠2層の金属配線を用いて構成
されるマクロセルとは、その間の配IfiliiR域3
4をはさんで相対峙して配置されている。
れぞれ第1層ないし第4層の金属配線が飾こされ所定の
機能を持つように構成されたマクロセルであシ、マクロ
セル列33内のそれ以外の領域にはWJ1層および第2
層の金属配線が施こされて所定の伎8シを持つように多
数のマクロセルが形成されている。ここで図示するよう
に第1層ないし第4層の金属配線を用いて構成されるマ
クロセルと第1層および渠2層の金属配線を用いて構成
されるマクロセルとは、その間の配IfiliiR域3
4をはさんで相対峙して配置されている。
一方、上記配線領域3411,34bは、第1層および
第2層の金属配線が施こされる領域であシ、また図中各
1対の破線で挾まれた領域36m、36bは第3ノ會の
金椙自己線が施こされる領域であシ、さらに各1対の一
点鎖線で挾まれた領域37a、37bは第4層の金属配
線が施こされる領域である。
第2層の金属配線が施こされる領域であシ、また図中各
1対の破線で挾まれた領域36m、36bは第3ノ會の
金椙自己線が施こされる領域であシ、さらに各1対の一
点鎖線で挾まれた領域37a、37bは第4層の金属配
線が施こされる領域である。
この上う2に第1層ないし第4層の金属配線を用いて構
成されるマクロセルとiA1層および第2層の金属配線
を用いて構成されるマクロセルとを、その間の配線鎖酸
34をはさんで相対峙するように配置することによって
、前記第5図中の第1層の金属配線22および第2層の
金属配線23の方向に対して斜交する方向に形成される
第3層のく荻為11毛口己最メ24および第41°曽の
金属記載25は、配蛛偵域34a、34b上のみでなく
、マクロセル列33a〜33c上にも形成することがで
きる。
成されるマクロセルとiA1層および第2層の金属配線
を用いて構成されるマクロセルとを、その間の配線鎖酸
34をはさんで相対峙するように配置することによって
、前記第5図中の第1層の金属配線22および第2層の
金属配線23の方向に対して斜交する方向に形成される
第3層のく荻為11毛口己最メ24および第41°曽の
金属記載25は、配蛛偵域34a、34b上のみでなく
、マクロセル列33a〜33c上にも形成することがで
きる。
ここでマスクスライス形十尋体集積回路の配線設計を考
えると、自動配線を容易に実現するためには予め配置A
’領域を定めている方が好ましい。そしてこのような
配線手法をチ、ヤンネル・ラウテイングと呼んでいる。
えると、自動配線を容易に実現するためには予め配置A
’領域を定めている方が好ましい。そしてこのような
配線手法をチ、ヤンネル・ラウテイングと呼んでいる。
一方、配a饋域が定まっていず迷路状になっているもの
を迂回・ケ ラウテイグと呼んでいる。この迂回・ラウテイングは最
適最短な配線を0]能とするが、設計に用する計算時間
が美大になシ経済的ではない。
を迂回・ケ ラウテイグと呼んでいる。この迂回・ラウテイングは最
適最短な配線を0]能とするが、設計に用する計算時間
が美大になシ経済的ではない。
たとえば前記第1図に示すマザーテップ本体1において
、左端部に位置するマクロセル列3tLの下部に存在し
ているマクロセルと、右端部に位置するマクロセル列3
dの上部に存在しているマクロセルとの間に、前記第3
層もしくは第4層の金属配線を用いて相互配線を施す場
合、従来では第7図に示すように、迂回・ラウテイング
手法を用いて相互配線5mを施す必要がおる。どころか
、第6図のように拝(成すれば、第8図に示すように第
31曽もしくは第4層の金属配線による相互配線55は
、チャンネル・ラウテイング手法を用いて一直廠に形成
することができる。またこれ以外の位置における相互配
線もチャンネル・ラウテイング手法を用いて、短詩画め
設計計A、で最短距離となるように施すことができる。
、左端部に位置するマクロセル列3tLの下部に存在し
ているマクロセルと、右端部に位置するマクロセル列3
dの上部に存在しているマクロセルとの間に、前記第3
層もしくは第4層の金属配線を用いて相互配線を施す場
合、従来では第7図に示すように、迂回・ラウテイング
手法を用いて相互配線5mを施す必要がおる。どころか
、第6図のように拝(成すれば、第8図に示すように第
31曽もしくは第4層の金属配線による相互配線55は
、チャンネル・ラウテイング手法を用いて一直廠に形成
することができる。またこれ以外の位置における相互配
線もチャンネル・ラウテイング手法を用いて、短詩画め
設計計A、で最短距離となるように施すことができる。
以上説明したようにこの発明によれば、配線状態が多I
4配線であっても明瞭に判別することができ、さらにス
ルーホールの配置の制約が受けずらく、これによって自
動自己線システムやグラフィック端末装置を用いた編集
が可能な設計システムによる配線設計の高速動作が実現
できるとともに多層配線の効果が十分に実現されるよう
なマスタスライス形半導体集積回路が提供できる。
4配線であっても明瞭に判別することができ、さらにス
ルーホールの配置の制約が受けずらく、これによって自
動自己線システムやグラフィック端末装置を用いた編集
が可能な設計システムによる配線設計の高速動作が実現
できるとともに多層配線の効果が十分に実現されるよう
なマスタスライス形半導体集積回路が提供できる。
第1図はマザーチップの平面図、第2図は第1図のマザ
ーチップに2層配縁を施した場合のパターン平面図、第
3図および第4図はそれぞれ、第2図のマザーチップに
4層配#を施した場合の従来のパターン平面図、第5図
はこの発明の一実Im Nによるマザーチップのパター
ン平面図、第6図はこの発明の応用例を示すノ平ターン
平面図、第7図および第8図はそれぞれ第6図の応用列
を説明するためのパターン平面図である。 1・・・マザーチップ本体、2・・・周辺素子列、3.
33・・・マクロセルフQ、4.34・・・配線領域、
5・・・相互配線、21・・・端子、22・・・第1層
の全域配線、23・・・第2層の金城配線、24・・・
第3層の金属配縁、25・・・第4層の金籾配線、26
.27・・・スルーホール。 出願人代理人 弁理士 鈴 江 武 彦第1図 第2図 jllD l/、a RCJ第3図
ーチップに2層配縁を施した場合のパターン平面図、第
3図および第4図はそれぞれ、第2図のマザーチップに
4層配#を施した場合の従来のパターン平面図、第5図
はこの発明の一実Im Nによるマザーチップのパター
ン平面図、第6図はこの発明の応用例を示すノ平ターン
平面図、第7図および第8図はそれぞれ第6図の応用列
を説明するためのパターン平面図である。 1・・・マザーチップ本体、2・・・周辺素子列、3.
33・・・マクロセルフQ、4.34・・・配線領域、
5・・・相互配線、21・・・端子、22・・・第1層
の全域配線、23・・・第2層の金城配線、24・・・
第3層の金属配縁、25・・・第4層の金籾配線、26
.27・・・スルーホール。 出願人代理人 弁理士 鈴 江 武 彦第1図 第2図 jllD l/、a RCJ第3図
Claims (2)
- (1) マクロセル列およびこのマクロセル列相互間
に設けられる配線領域とf:備えてなシ、最終的に少な
くとも3層以上の多1―配線が施されこれら配線の状態
を変えることによって品種の異なる集積回路を実現する
ようにしたマスクスライス形半導体集積回路において、
上記配線領域上に設けられる上記2つの層の配線を互い
に直交する方向に形成し、残シの層の配線を上記2つの
層の配線の方向とそれぞれ斜交する方向に形成するよう
にしたことを特徴とするマスクスライス形半導体集積回
路。 - (2) マクロセル列およびこのマクロセル列相互間
に設けられる配線′咳域とを備えてなシ、最終的に少な
くとも31−以上の多層配線が施されこれら配線の状態
を変えることによって品種の異なる集積回路を実現する
ようにしたマスクスライス形半導体集積回路において、
上記配線領域上に設けられる上記2つの層の配線を互い
に直交する方向に形成し、残シの層の配線を上記2つの
層の配線の方向とそれぞれ斜交する方向に形成し、上記
マクロセル列上に上記すべての層の配線を用いて所定の
機能を持つように構成されるマクロセルと上記311以
上の配線のうち2つの層の配置を用いて所定の機能を持
つように構成されるマクロセルとをその間の配線領域を
はさんで相対峙して配置するようにしたことを特徴とす
るマスタスライス形半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9614083A JPS59220949A (ja) | 1983-05-31 | 1983-05-31 | マスタスライス形半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9614083A JPS59220949A (ja) | 1983-05-31 | 1983-05-31 | マスタスライス形半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59220949A true JPS59220949A (ja) | 1984-12-12 |
Family
ID=14157078
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9614083A Pending JPS59220949A (ja) | 1983-05-31 | 1983-05-31 | マスタスライス形半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59220949A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4673966A (en) * | 1983-04-26 | 1987-06-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit |
US5117277A (en) * | 1989-01-27 | 1992-05-26 | Hitachi, Ltd. | Semiconductor integrated circuit device with improved connection pattern of signal wirings |
JPH05343520A (ja) * | 1991-09-10 | 1993-12-24 | Fujitsu Ltd | 半導体集積回路装置 |
-
1983
- 1983-05-31 JP JP9614083A patent/JPS59220949A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4673966A (en) * | 1983-04-26 | 1987-06-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit |
US5117277A (en) * | 1989-01-27 | 1992-05-26 | Hitachi, Ltd. | Semiconductor integrated circuit device with improved connection pattern of signal wirings |
JPH05343520A (ja) * | 1991-09-10 | 1993-12-24 | Fujitsu Ltd | 半導体集積回路装置 |
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