JPH0240935A

JPH0240935A - 多層配線構造

Info

Publication number: JPH0240935A
Application number: JP19146988A
Authority: JP
Inventors: Masanori Noda; 昌敬野田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1988-07-30
Filing date: 1988-07-30
Publication date: 1990-02-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は複数の配線層を相互に接続するための多層配線
構造に関し、特に高抵抗負荷型のＳＲＡＭやその他の高
集積な半導体装置の多層配線の接続に好適な構造である
。

〔発明の概要〕

本発明は、複数の配線層が絶縁層を介して積層される多
層配線構造において、貫通溝内の配線層の側壁のみで第
２の配線層と接続させる構造とすることにより、或いは
、高抵抗負荷型のＳＲＡＭにおいて、上記構造をいわゆ
るクロスカップルドコンタクトに用いることにより、そ
の高集積化を実現するものである。

〔従来の技術〕

半導体集積回路装置において、多層の配線を相互に接続
するための構造として、例えば第１２図に示す構造があ
る。この構造は、半導体基板ｌ。

ｌ上に、絶縁層１０４をそれぞれ介した３層の配線ｒｔ
Ｊ１０３が設けられており、その絶縁層１０４はそれぞ
れ開口されて各配線層１０３が基板表面の不純物拡散領
域１０２上で積層されている。

また、第９図に示す回路構成を有するＳＲＡＭにおいて
は、選択トランジスタ１１１．一方の駆動トランジスタ
１１２のゲート及び他方の駆動トランジスタ１１２のド
レイン、及び抵抗負荷１１３の一端が相互にノード１１
４で接続される。このノード１１４すなわちクロスカッ
プルドコンタクトは、多層配線を相互に接続する構造と
なり、従来のコンタクト構造としては、第１０図に示す
シェアードコンタクト構造や第１１１１Ｎに示すバリー
ドコンタクト構造がある。シヱアードコンタクト構造は
、第１０図に示すように、第１層目のポリシリコン層１
２２に対してセルファラインで形成された半導体基板１
２０の表面の不純物拡散領域１２１を、開口部１２３内
でそのポリシリコン層１２２へ第２層目のポリシリコン
層１２４を介して相互に接続する構造である。また、バ
リードコンタクト構造は、第１１図に示すように、半導
体基板１３１の表面の不純物拡散領域１３２に直接第１
層目のポリシリコンＮ１３３が接続され、その第１層目
のポリシリコン層１３３に介して開口部１３４を介して
第２層目のポリシリコン層１３５が形成される構造とな
っている。

また、このような多層の配＆ｉＩＮを接続する技術とし
ては、特公昭６１−４０１３３号公報や特公昭６１−４
１１３８号公報に記載される技術がある。

〔発明が解決しようとする課題］しかしながら、上述の各技術では、微細化を図る上で次
のような問題点がある。

まず、第１２図に示した多層配線構造では、各層毎に別
々の開口部を形成する必要があり、３つの配線層１０３
に対して３つの開口部１０５をそれぞれ異なる工程で形
成する必要がある。このため、その工程数が増加し、そ
れぞれのマージンを確保するために微細化が困難になっ
ていた。

また、第１Ｏ図に示したシェアードコンタクト構造では
、不純物拡散領域１２１上に重ねて第１層目のポリシリ
コンＩｔ！１１２２を形成することができず、さらに不
純物拡散領域１２１も接続に十分な面積を要するためコ
ンタクト領域が拡がることになる。

また、第１１図に示したバリードコンタクト構造では、
各配線層を重ねられる分だけ、微細化が可能である。し
かし、第１層目のポリシリコン層１３３とセルファライ
ンで不純物拡散領域１３２を設けることができずにマス
ク数が増加し、さらに不純物拡散領域１３２にトレンチ
１３６が形成される等の問題が生ずる。

そこで、本発明は上述の技術的な課題に鑑み、容易に微
細化を実現するような多層配線構造を提供することを目
的とする。

〔課題を解決するための手段〕

上述の目的を達成するため、本発明の多層配線構造は、
被接続部上に層間絶縁層を介した単層若しくは多層の配
線層と、それら層間絶縁層及び配線層を貫通する貫通溝
が形成され、その貫通溝の側壁には、その側壁のみで上
記配線層と接続する第２の配線層が形成されることを特
徴とする。上記被接続部は半導体基板に形成された不純
物拡散領域や配線層であっても良い。また、他の本発明
の多層配線構造は、不純物拡散領域上に絶縁層を介して
ゲート配線層が設けられ、そのゲート配線層上に絶縁層
を介して高抵抗層が形成された高抵抗負荷型のＳ　ＲＡ
　Ｍにおける多層配線構造において、ゲート配線層及び
その上下の絶縁層を貫通する貫通溝が形成され、上記高
抵抗層は上記ゲート配線層に該ゲート配線層の側壁のみ
で接続され、上記貫通溝の底部で不純物拡散領域に接続
することを特徴とする。

〔作用〕

側壁のみで多層の配線層の相互の接続を図ることで、そ
の接続のための領域は貫通溝だけで良い。

その配線層の側壁とは第２の配線層や高抵抗層が接続し
、相互の接続が図られる。

〔実施例〕

本発明の好適な実施例を図面を参照しながら説明する。

第１の実施例第１の実施例の多層配線構造は、第１図に示すようなＳ
ＲＡＭのクロスカップルドコンタクトに適用した例であ
る。

その構造は、第１図に示すように、シリコン基板Ｉの表
面に選択酸化により形成されたフィールド酸化膜２が形
成され、このフィールド酸化膜２のないシリコン基板１
の表面にフィールド酸化膜２に囲まれる形で不純物拡散
領域３が形成されている。この不純物拡散領域３は例え
ば選択トランジスタのソース・ドレイン領域であり、駆
動トランジスタのドレイン領域ともされる。上記フィー
ルド酸化膜２はその不純物拡散領域３の設けられた基板
表面へ延在され、そこに薄い酸化膜からなるゲート絶縁
層４が設けられている。

上記フィールド酸化膜２の上部には、さらにゲート配線
層としての第１層目のポリシリコン層５が形成されてお
り、この第１Ｎ目のポリシリコン層５は眉間絶縁層６に
被覆されている。そして、これら層間絶縁Ｎ６．第１Ｎ
目のポリシリコン層５、及びゲート酸化ＷＪ４を貫通す
るように貫通溝７が形成されている。この貫通溝７は、
上記不純物拡ｔｌｔ領域３の上部で略基板の主面に対し
て垂直な側壁を有した開口部であって、その側壁には上
記第１層目のポリシリコンＮ５の側壁５ａが臨んでいる
。そして、この貫通溝７を被覆するように、底部及び側
壁に亘って形成され、さらに層間絶縁層６の上部で延在
される第２の配線層としての高抵抗Ｎ８が形成されてい
る。高抵抗層８は、貫通溝７の内部で上記第１層目のポ
リシリコンＮ５の側壁５ａと接続し、貫通溝７の底部で
上記不純物拡散領域３と接続する。従って、第１ｆ目の
ポリシリコンＮ５は高抵抗層８を介して不純物拡散領域
３に接続する。この高抵抗Ｎ８は、他の一端に電ａ電圧
Ｖｄｄが供給されて抵抗負荷としてＩＭ能する。

第２図は上記構造の概略平面を示す。層間絶縁層等は省
略されている。第１層目のポリシリコン層５を略方形状
のパターンで貫通した貫通溝７を高抵抗層８が被覆して
おり、第１層目のポリシリコン層５と高抵抗層８は、第
１層目のポリシリコン層５の側壁のみで接続する。

このような構造の多層配線構造においては、最低限貫通
溝７の領域があれば接続が行われることになり、大変微
細な領域での接続が行なえる。また、工程上も複数の工
程数を必要とするものではなく、相互の接続のための構
造が完成する。

次に、第３図ａ〜第３図ｅを参照しながら、製造方法に
ついて説明する。

まず、第３図ａに示すように、シリコン基板ｌＯの表面
を選択的に酸化して、フィールド酸化膜１１を形成する
と共にゲート酸化膜１２を形成する。そして、選択トラ
ンジスタのソース・ドレイン領域や駆動トランジスタの
ドレインとなる不純物拡ｆｌｔ領域１３をゲート酸化膜
１２の下部に形成する。

次に、第３図すに示すように、第１層目のポリシリコン
ＦＪ１４が形成され、パターニングされる。

この第１層目のポリシリコン層１４は、駆動トランジス
タのゲートとして機能する。

次に、第３図Ｃに示すように、全面に眉間絶縁層１５が
形成される。そして、レジスト膜１６が形成され、この
レジスト膜１６が選択的に露光される。レジスト膜１６
の窓１７は、貫通溝を形成するためのパターンとされる
。

次に、選択露光された上記レジスト１９１６をマスクと
して異方性エツチングを行う。この異方性エツチングか
ら上記窓１７のパターンを反映したパターンで眉間絶縁
層１５．第１Ｎ目のポリシリコン層１４．ゲート酸化膜
１２が除去され、貫通溝１８が形成される。そして、第
３図ｄに示すように、レジスト膜１６が除去される。

次に、全面に薄いポリシリコン層を被着させ、このポリ
シリコン層をパターニングして、第３図ｅに示すように
、高抵抗層１９を形成する。この高抵抗層１９は、上記
貫通溝１８の側面で上記第１ＩＷ目のポリシリコン層１
４の側壁に接続する。

また、この貫通溝１８の底部で上記不純物拡散領域１３
に接続する。このため、上記第１層目のポリシリコン層
１４と上記不純物拡散領域１３は、高抵抗層１９を介し
て相互に接続することになり、しかもその接続のための
面積は十分に小さくできる。

第２の実施例本実施例は、第４図及び第５図に示すように、３つの配
線層を接続させる例である。

その構造は、半導体基板２１に不純物拡散領域２２が形
成され、その上部に１１面に層間絶縁層２３第１層目の
配線層２４２層間絶縁層２５．第２層目の配線層２６１
層間絶縁層２７が形成されている。そして、これら各層
２３〜２７を貫通して貫通溝２９が形成され、この貫通
溝２９の底面及び側壁に被着し且つ層間絶縁層２７上に
亘って第２の配線１２８が形成されている。従って、第
１層目の配線Ｎ２４．第２Ｎ目の配線層２６の貫通溝２
９の側壁の一部をなす側壁は、第２の配線層２８に接続
することになり、これら各層及び不純物拡散領域２２は
相互に電気的に接続する。第５図に示すように、第２層
目の配線層２６は、第２の配線Ｎ２８及び第１の配線層
２４と直交する方向に延在されており、その交点に貫通
溝２９がある。

このような構造の多層配線構造においては、微細なコン
タクト領域だけで、各配線層２４，２６゜２８及び不純
物拡散領域２２の接続が可能である。

また、その接続だめの製造工程も後述するように、−度
の共通した貫通溝２９を形成するだけで良く、従って、
工程数も低減できる。

なお、半導体基板２１の不純物拡散領域２２を被接続部
とするのではなく、他の配線層の一部を被接続部として
も良い。

次に、第６図ａ〜第６図ｄを参照しながら、その製造方
法について説明する。

まず、第６図ａに示すように、半導体基板３１の所定の
領域に不純物拡散領域３２を形成する。

そして、その上部に層間絶縁層３３．第１層目の配線層
３４３層間絶縁層３５を順次形成する。

次に、第６図すに示すように、不純物拡散領域３２の形
成された領域上で少なくとも重なるパターンで、第２層
目の配線Ｎ３６を形成する。続いて、第２層目の配線層
３６を被覆するように層間絶縁層３７を形成する。

次に、第６図Ｃに示すように、リソグラフィー技術によ
り、上記層間絶縁層３７、第２層目の配線層３６１層間
絶縁層３５．第１層目の配線層３４及び層間絶縁層３３
を同じマスクで異方性エンチングを行う。このエツチン
グによって貫通溝３８が形成され、貫通溝３８の側壁で
は各配線Ｎ３６．３４の側壁が露出し、貫通溝３８の底
部では上記不純物拡散領域３２の表面が露出する。本実
施例においてはコンタクトのための急明けは、この工程
のみで済む。

次に、第６図ｄに示すように、第２の配線Ｎ３９を形成
する。この第２の配線Ｆ１３９は上記層間絶縁層３７の
上部から貫通溝３８の側壁及び底部を被覆する。従って
、これら配線層３４．３６３９及び不純物拡散領域２２
は相互に電気的に接続することになる。

第３の実施例本実施例の多層配線構造は、第２の配線層が埋め込み層
となり、貫通溝の内部に充填される例である。

その構造は、第７図に示すように、半導体基板４１の表
面に不純物拡散領域４２が形成され、その上部に順に眉
間絶縁層４３．第１層目の配線層４４、層間絶縁層４５
．第２Ｊ１目の配線層４６層間絶縁層４７が形成されて
いる。これら各層４３〜４７には各配線層の側壁を露出
させるための貫通溝４８が形成される。この貫通溝４８
の内部には、第２の配線層としての埋め込み１４９が貫
通溝４８の内部を充填するように形成される。従って、
埋め込みＮ４９を介して各配線ＪＨ４４，４６及び不純
物拡散領域４２は接続される。

この構造においては、微細な領域で各配線層４４．４６
及び不純物拡散領域４２が相互に接続されるのみならず
、上部に他の配線層や素子を形成することもできる。ま
た、選択タングステン法や選択ＣＶＤ等の手段によって
、埋め込みＪｉ２Ｊ４９を形成することもできる。

第４の実施例本実施例は、上述の第１〜第３の実施例の変形例であり
、交差する２つの配線層５１．５２の接続を図る例であ
る。

第８圀の模式図に示すように、貫通溝５３は、その側壁
５３ａ全部が各配線層５１．５２に囲まれるのではなく
、一部でのみ配線ＪＷ５１．５２が側壁５３ａに臨む。

しかしながら、配線Ｎ５１゜５２の一部でもかすめる構
造であれば、これら各配線層５１．５２は接続されるこ
とになり、マスク合わせ等のマージンを小さくできる。

なお、このように貫通溝５３の一部のみで配線層と接続
する構成としながら、溝の上部又は下部に配線層を形成
したり、素子や不純物拡散領域を形成する構造とするこ
ともできる。

〔発明の効果〕

本発明の多層配線構造は、貫通溝の側壁から複数の配線
層が接続され、しかじもその側壁のみで配線層に接続す
ることから、接続の面積を小さくしてレイアウトの縮小
化を実現することができる。

また、貫通溝の形成は、複数の配線層等を貫通するよう
に１度のマスクによって行えばよく、全体の工程数も増
加しない。

【図面の簡単な説明】

第１図は本発明の多層配線構造の一例の断面図、第２図
はその平面図、第３図ａ〜第３図ｅはその製造工程を説
明する工程断面図である。また、第４図は本発明の多層
配線構造の他の一例の断面図、第５図はその平面図、第
６図ａ〜第６図ｄはその製造工程を説明する工程断面図
である。また、第７図は本発明の多層配線構造のさらに
他の一例の断面図、第８図は本発明の多層配線構造のま
た更に他の一例の模式図である。また、第９図は一般的なＳＲＡＭのメモリセルの回路図
、第１Ｏ図はシエアードコンタクト構造を示す断面図、
第１１図はバリードコンタクト構造を示す断面図、第１
２図は従来の多層配線構造の一例を示す断面図である。３．２２．４２・・・不純物拡散領域（被接続部）５２
４．２６．４４・・・配線層７．２！Ｌ　　４Ｂ・・・貫通溝特許出願人　　　ソニー株式会社代理人弁理士　小泡　晃（他２名）第２図第３図ａ］ｊ第３図ｂ第３図Ｃ四第５図第３図ｄ第３図ｅ第６図ａ第６図す第６図Ｃ第６図ｄ第７図第８図第９図シェアートコ〉タクヒｇ遣− 第１０図第１１図第１２図

Claims

【特許請求の範囲】

（１）被接続部上に層間絶縁層を介した単層若しくは多
層の配線層と、それら層間絶縁層及び配線層を貫通する
貫通溝が形成され、その貫通溝の側壁には、その側壁の
みで上記配線層と接続する第２の配線層が形成される多
層配線構造。
（２）不純物拡散領域上に絶縁層を介してゲート配線層
が設けられ、そのゲート配線層上に絶縁層を介して高抵
抗層が形成された高抵抗負荷型のＳＲＡＭにおける多層
配線構造において、ゲート配線層及びその上下の絶縁層
を貫通する貫通溝が形成され、上記高抵抗層は上記ゲー
ト配線層に該ゲート配線層の側壁のみで接続され、上記
貫通溝の底部で不純物拡散領域に接続することを特徴と
する多層配線構造。