JPH0240950A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は高抵抗負荷型のメモリセルの回路構成を存する
スタチンク型のメモリ装置（ＳＲＡＭ）に関し、特に、
そのレイアウトに関する。

〔発明の概要〕

本発明は高抵抗負荷型のメモリセルの回路構成を有し、
一方の駆動トランジスタの不純物拡散領域が他方の駆動
トランジスタのゲートを介してクロスカップルドコンタ
クトに接続するメモリ装置において、その不純物拡散領
域とゲートの接続のための配線領域を、抵抗負荷のため
の抵抗層と別個の層より構成することにより、そのメモ
リセルの縮小化を実現するものである。

〔従来の技術〕

高抵抗負荷型のＳＲＡＭのメモリセルは、一般に、第５
図に示す回路構成を有し、電源電圧Ｖｄｄと接地電圧Ｖ
ｓｓの間に直列接続された駆動トランジスタＬｏｔ及び
抵抗素子１０２が一対設けられ、それらの素子の接続点
には、選択トランジスタ１０３がビット線との間で接続
すると共に、互いに他の駆動トランジスタ１０１のゲー
トが接続している。

このような回路構造のメモリセルとしては、第３図に示
すような回路配置が知られる。半導体基板の表面では、
フィールド酸化膜１１０が選択的に形成され、そのフィ
ールド酸化膜１１０に囲まれた不純物拡散領域をソース
・ドレインとする選択トランジスタ１１１，１１１及び
駆動トランジスタ１１２ａ、１１２ｂが形成されている
。各トランジスタのゲートは第１層目のポリシリコン層
１１３から形成され、抵抗負荷は第２層目の薄いポリシ
リコン層１１４からなる。そして、これら各トランジス
タの接続点はいわゆるシェアードコンタクト構造にされ
ている。すなわち、第４図に示すように、フィールド酸
化膜１１０の端部のゲート酸化膜上で第１層目のポリシ
リコン層１１３が終端し、不純物拡散領域１１５とその
ポリシリコンＩＪｌ１３に亘って層間絶縁膜１１６を除
去してなる開口部１１７を覆うように、第２層目の薄い
ポリシリコン層１１４が形成され、いわゆるクロース力
ップンルドコンタクトの電気的な接続がなされる。

この第３図のレイアウトにおいては、駆動トランジスタ
１１２ｂの不純物拡散領域１１８が、駆動トランジスタ
１１２ａのゲートを介してシェアードコンタクトに接続
する。このため、不純物拡散領域１１Ｂと第１層目のポ
リシリコン層１１３の接続が必要であり、第２層目の薄
いポリシリコン７５１１４からなる配線層１１４ｃを用
いて、上記シェアードコンタクトと同工程にて接続がな
されている。

また、このような配線の接続技術に関する文献としては
、特公昭６１−４０１３３号公報や特公昭６１−４１１
３８号公報がある。

〔発明が解決しようとする課題〕

ところが、上述のレイアウトではその縮小化に限界が生
ずる。すなわち、第３図のＷ方向の縮小化を図る場合に
は、同じ第２層目のポリシリコン層１１４をパターニン
グした配線層１１４ｃと高抵抗負荷素子の間の間隔１０
は、リソグラフィーの限界に制限され、十分に狭くする
ことができない。また、高抵抗負荷のパターン幅や配線
層１１４ｃのサイズも接続や信頼性を確保する上で限界
になっている。従って、このようなレイアウトのメモリ
セルにおいては、Ｗ方向の縮小化が困難となっている。

そこで、本発明は上述の技術的な課題に鑑み、そのメモ
リセルの縮小化を実現するメモリ装置の提供を目的する
。

〔課題を解決するための手段〕

上述の目的を達成するために、本発明のメモリ装置は、
一対の高抵抗負荷と一対の駆動トランジスタとで形成さ
れたフリップフロップ回路と、対の選択トランジスタで
メモリセルが構成されたメモリ装置において、第１の選
択トランジスタの不純物拡散領域と第１の駆動トランジ
スタの不純物拡散領域と第２の駆動トランジスタのゲー
トと第１の抵抗負荷が接続される第１のコンタクト領域
と、第１の駆動トランジスタのゲートと第２の抵抗負荷
と第２の選択トランジスタの不純物拡散領域が接続され
る第２のコンタクト領域と、第２の駆動トランジスタの
不純物拡散領域と第１の駆動トランジスタのゲートが配
線層を介して接続される第３のコンタクト領域とを有し
、その第３のコンタクト領域の配線層は、上記第その第
３のコンタクト領域に接続される抵抗層とは別の層から
なることを特徴とする。

ここで、上記第１の駆動トランジスタと第１の抵抗負荷
及び上記第２の駆動トランジスタと第２の抵抗負荷はそ
れぞれ直列接続され、電源電圧と接地電圧の間に接続さ
れる。第１の選択トランジスタは第１の駆動トランジス
タと第１の抵抗負荷の接続点に接続され、第２の選択ト
ランジスタは第２の駆動トランジスタと第２の抵抗負荷
の接続点に接続される。各選択トランジスタの一方のソ
ース・ドレインはビット線に接続する。上記不純物拡Ｉ
Ｐ１　領域は各トランジスタのソース・ドレイン領域と
なり、例えば半導体基板上のフィールド酸化膜に囲まれ
て形成される。上記各駆動トランジスタのゲートは、例
えば第１層目のポリシリコン層とすることができ、この
第１層目のポリシリコン層で選択トランジスタのゲート
を構成しても良い。上記第その第３のコンタク）６Ｕ域
はいわゆるシエアードコンタクト構造やいわゆるバリー
ドコンタクト構造にできる。そして、上記抵抗層は抵抗
素子を形成する層であり、その抵抗層を例えば第３Ｎ目
の薄いポリシリコン層を用いて形成し、上記配線層を第
２層目のポリシリコン層で形成することができる。

なお、別の層とは眉間絶縁膜を介して別個に形成された
構成を言う。

〔作用〕

第３のコンタクト領域の配線層を、第その第３のコンタ
クト領域の抵抗層と別の層とすることで、これら配線層
と抵抗層は眉間絶縁膜を介して設けられることになり、
従って、平面状型なり合うようなレイアウトであっても
、眉間絶縁膜から電気的に分離される。このため第３の
コンタクト領域と抵抗素子間の距離を十分に小さくする
こと＼ ができ、メモリセルのレイアウトを縮小化させることが
できる。

〔実施例〕

本発明の好適な実施例を図面を参照しながら説明する。

本実施例は、３層のポリシリコン層とＡ１層を用いた高
抵抗負荷型のＳＲＡＭであり、そのメモリセルのレイア
ウトは、第１図に示す構成とされる。このレイアウトは
、一対の選択トランジスタ４．５と一対の駆動トランジ
スタ６．７及び抵抗負荷８．９を有している。これら各
素子の接続に第１〜第３のコンタクト領域１〜３が設け
られている。

シリコン基板１０を選択酸化して形成されたフィールド
酸化ｌｌ＊１１が不純物拡散領域１２と選択的に基板表
面に形成されており、そのフィールド酸化膜１１は不純
物拡散領域１２を囲む。不純物拡散領域１２は各トラン
ジスタ４〜７のソース・ドレイン領域とされる。このよ
うな構成の基板上には図示しないゲート酸化膜を介して
第１Ｎ目のポリシリコン層が形成され、このポリシリコ
ン層はトランジスタのゲート（ワード線を含む）とされ
る。その第１層目のポリシリコン層とは眉間絶縁膜を介
して第２Ｎ目のポリシリコン層が形成される。第２Ｎ目
のポリシリコン層は、本実施例では、第３のコンタクト
領域３の配線層１３としてのみ用いられる。そして、点
を付した領域として示す第３層目の薄いポリシリコン層
が抵抗層として抵抗負荷８．９を構成する。

詳しくは、ビット線と接続が行われるコンタクトホール
２１．２２と第１のコンタクト領域１゜第２のコンタク
ト領域２の間で、第１．第２の選択トランジスタ４．５
が形成されている。これら選択トランジスタ４．５のゲ
ートは、図中Ｗ方向に延在された第１層目のポリシリコ
ン層からなるワード線２３である。

第１の選択トランジスタ４の不純物波ＩＰｉ領域はプイ
ールド酸化膜１１に挾まれながら第１の駆動トランジス
タ６の不純物拡１ｔｊＪｌ域（ドレイン）と連続してお
り、その途中であって上記コンタクトホール２１の図中
Ｂ方向の延長線上に第１のコンタクト領域１が形成され
ている。この第１のコンタクト領域ｌはいわゆるシェア
ードコンタクト構造とされる。第２の駆動トランジスタ
７のゲート２４ば、眉間絶縁膜の開口部２５の内部まで
引き出され、不純物拡散領域に一部重複して終端してい
る。開口部２５は略方形のパターンであり、その全面が
第３層目の薄いポリシリコン層よりなる抵抗層３１に覆
われている。すなわち、不純物拡散領域は抵抗１’ｉ３
１を介して第２の駆動トランジスタフのゲート２４に接
続される。

第２の選択トランジスタ５の不純物拡散領域も同様に、
第２のコンタクト領域２まで図中Ｂ方向の延長線上に延
在される。その第２のコンタクト領域２はシェアードコ
ンタクト構造とされる。開口部２６は、第１の駆動トラ
ンジスタ６のゲート２７と第２の選択トランジスタ５の
不純物拡散領域上に亘って形成され、その開口部２６の
全面に第３層目の薄いポリシリコン層よりなる抵抗層３
２が形成されている。この抵抗Ｍ３２を介して第２の選
択トランジスタ５と第１の駆動トランジスタ６のゲート
２７の接続が行われる。また、抵抗［３２は抵抗層３１
と連続な層であり、抵抗負荷として機能する。この第２
のコンタクト領域２では、第１のコンタクト領域ｌと異
なり、第２の駆動トランジスタ７のドレイン領域が接続
しない。

第１の駆動トランジスタ６のドレインが図中斜めに引き
出されているからであり、第３のコンタクト領域３によ
ってその接続が行われる。

第１の駆動トランジスタ６は、そのゲート２７が上記第
２のコンタクト領域Ｉ域２から図中Ｂ方向に引き出され
ており、それからフィールド酸化膜１１上で曲げられて
、一対の抵抗Ｊ！Ｊ３１，３２の略中央に設けられた第
３のコンタクト領域３まで引き回されている。このゲー
ト２７の形状は略逆Ｇ字状である。第３のコンタクト領
域３には、その開口部２８で第２の駆動トランジスタ７
のドレイン領域が臨んでいる。ドレイン領域は開口部２
８内で上記ゲート２７と共に眉間絶縁膜が除去され、そ
こに図中斜線を付して示す略方形状の配線層１３が設け
られ、ゲート２７と第２の駆動トランジスタ７のドレイ
ン領域が接続する。この配線層１３は第２層目のポリシ
リコン層からなり、抵抗層３１．３２とは別の層とされ
ている。開口部２８は第２層目のポリシリコン層の下部
の層間絶縁膜を選択的に除去して形成されている。

このようなレイアウトにすることで、本実施例のメモリ
装置は、図中Ｗ方向の縮小化が容易に行なえる。すなわ
ち、第３のコンタクト領域３の配線層１３は全面に形成
された後、パターニングされる。この時、パターニング
されるのは、当該配線７１１３のみであり、抵抗層３−
１．３２との間隔りに影響されない。次に、全面に層間
絶縁膜が形成された後、高抵抗負荷として機能する第３
層目の薄いポリシリコン層が形成される。これをパター
ニングして抵抗層３１．３２を得る。この時、配線層１
３は絶縁膜に被覆されており、リソグラフィーの限界に
よって間隔Ｉ！、１が問題となることはない。従って、
パターニングの限界から図中Ｗ方向の縮小化に限界が生
じるような問題が解決されることになり、間隔２１のサ
イズを十分に小さくしてメモリセルの縮小化を実現でき
る。また、配線層１３自体をセル全体に対して大きくし
確実な接続を行うこともできる。

なお、抵抗層３１，３２．配線層１３．ゲート２４．２
７及びワード線２３をポリシリコン層としたが、シリサ
イド、ポリサイド等の他の材料層でも良い。配線層１３
を大きくすることも自由であり、極端な場合、抵抗層３
１．３２と眉間絶縁膜を介して一部重ならせても良い。

また、第２Ｎ目のポリシリコン層で抵抗負荷を形成し、
第３層目のポリシリコン層から配線層１３を設けても良
い。

次に、本実施例のメモリ装置を明確にするために、その
製造方法について第２図ａ〜第２図ｅを参照しながら説
明する。４０Ａは第２のコンタクト領域２の断面であり
、４０Ｂは第３のコンタクト領域３のの断面となる。

まず、第２図ａに示すように、シリコン基Ｆｉ１０の表
面に選択酸化によりフィールド酸化膜１１を形成する。

このフィールド酸化膜１１を延在したシリコン基板１１
の表面にはゲート酸化膜４１が形成される。そして、第
１層目のポリシリコン層が形成され、この第１層目のポ
リシリコン層をパターニングして、ゲート２７が形成さ
れる。この時同時にワード線等も形成される。ゲート２
７はフィールド酸化膜１１の端部よりややゲート酸化膜
４１上でそれぞれ終端する。次に、ゲート２７、フィー
ルド酸化膜１１をマスクとして不純物のイオン注入が行
われる。これでソース・ドレイン領域となる不純物拡散
領域５ｓ、７ｄがセルファラインで形成される。これは
他のトランジスタのソース・ドレイン領域の形成と同時
である。

次に、全面に眉間絶縁＠４２を形成する。この眉間絶縁
膜４２はゲート酸化膜４１、ゲート２７゜フィールド酸
化膜１１等の上部に亘って形成される。そして、第２図
すに示すように、第３のコンタクト領域側のゲート２７
の端部の層間絶縁膜４２を除去し、開口部２８を形成す
る。開口部２８の形成より基板表面では不純物拡散領域
７ｄが露出し、さらにゲート２７の端部の上面が露出す
る。

次に、配線層１３を設けるための第２層目のポリシリコ
ン層の形成が行われる。この第２Ｎ目のポリシリコン層
のバターニングから配線層１３が得られる。配線層１３
は、抵抗負荷を形成するための層とは別の層とされ、リ
ソグラフィーの限界からのサイズの規制を受けない。配
線１１３は上記開口部２８の全体を覆う範囲で形成され
、この配線層１３を介して上記不純物拡散領域７ｄとゲ
ート２７は電気的に接続される。そして、第２図Ｃに示
すように、全面に第２の眉間絶縁膜４３が形成される。

この第２の眉間絶縁膜４３によって上記配線１ｉｉ１３
は被覆される。

次に、第２図ｄに示すように、第２のコンタクト領域に
対して開口部２６が形成される。開口部２６は上記第２
の眉間絶縁膜４３と眉間絶縁膜４２を貫通するように形
成され、その底部で不純物拡散領域５Ｓが露出すると共
にゲート２７の端部の上面が露出する。

このような開口部２６を形成した後、第２図ｅに示すよ
うに、全面に第３層目の薄いポリシリコン層を形成し、
これをバターニングして抵抗層３２を開口部２６を含む
領域に残す。その結果、上記不純物拡散領域５ｓはその
抵抗層３２を介して上記ゲート２７に接続することにな
り、第２のコンタク）！域の電気的な接続が行われる。

この時のリソグラフィーも、配線層１３のパターニング
と同様に余裕を以て行えるため、特にメモリセルの縮小
化を図った場合に有利である。

〔発明の効果］ 本発明のメモリ装置は、第その第３のコンタクト領域に
接続する抵抗層と第３のコンタクト領域に設けられる配
線層が別個の層から形成されるため、これらのパターン
の間の間隔を短くすることが可能となる。従って、メモ
リセルのサイズを縮小化することができ、高集積化に有
利である。

５・・・選択トランジスタ ７・・・駆動トランジスタ ９・・・抵抗負荷 ３・・・配線層 ４．２７・・・ゲート ５．２６．２８・・・開口部 ｌ、３２・・・抵抗層

【図面の簡単な説明】

第１図は本発明のメモリ装置の要部のレイアウト例を示
す平面図、第２図ａ〜第２図ｅは本発明のメモリ装置の
一例の製造の方法をその工程に従って説明するための工
程断面図、第３図は従来のＳＲＡＭのメモリセルのレイ
アウト例を示す平面図、第４図は従来のメモリ装置にか
かるいわゆるシェアードコンタクト構造を説明するため
の断面図、第５図は一般的なＳＲＡＭのメモリセルの回
路を示す回路図である。 特許出願人　　　ソニー株式会社 代理人弁理士　小泡　晃（他２名） １〜３・・・コンタクト領域 第２図ａ 第２図す 第２図Ｃ 第２図ｄ 第２図ｅ 第４図

Claims (1)

1. 【特許請求の範囲】 一対の高抵抗負荷と一対の駆動トランジスタとで形成さ
   れたフリップフロップ回路と、一対の選択トランジスタ
   でメモリセルが構成されたメモリ装置において、 第１の選択トランジスタの不純物拡散領域と第１の駆動
   トランジスタの不純物拡散領域と第２の駆動トランジス
   タのゲートと第１の抵抗負荷が接続される第１のコンタ
   クト領域と、 第１の駆動トランジスタのゲートと第２の抵抗負荷と第
   ２の選択トランジスタの不純物拡散領域が接続される第
   ２のコンタクト領域と、 第２の駆動トランジスタの不純物拡散領域と第１の駆動
   トランジスタのゲートが配線層を介して接続される第３
   のコンタクト領域とを有し、その第３のコンタクト領域
   の配線層は、上記第１及び第２のコンタクト領域に接続
   される抵抗層とは別の層からなるメモリ装置。