JPH0653327A - 半導体素子のコンタクト及びその製造方法 - Google Patents
半導体素子のコンタクト及びその製造方法Info
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- JPH0653327A JPH0653327A JP5145061A JP14506193A JPH0653327A JP H0653327 A JPH0653327 A JP H0653327A JP 5145061 A JP5145061 A JP 5145061A JP 14506193 A JP14506193 A JP 14506193A JP H0653327 A JPH0653327 A JP H0653327A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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Abstract
(57)【要約】
【目的】 コンタクト領域の第２電導線の線幅を最小化
した後、第２電導線を第１導電層にコンタクトさせる半
導体のコンタクト及びその製造方法を提供することであ
る。 【構成】 本発明は半導体素子のコンタクト及びその製
造方法において、半導体基板の所定の部分に形成された
第１導電層と、第１導電層の上部に形成された第１絶縁
膜と、第１絶縁膜の上部にパターン化され形成された第
２電導線と、予定のコンタクト領域の第２絶縁膜、第２
電導線と第１絶縁膜がエッチングされ第１導電層が露出
されたコンタクトホールとこのコンタクトホールに形成
された第３電導層コンタクトプラグにより、第２電導線
と第１導電層が相互コンタクトできるようにする技術で
ある。
した後、第２電導線を第１導電層にコンタクトさせる半
導体のコンタクト及びその製造方法を提供することであ
る。 【構成】 本発明は半導体素子のコンタクト及びその製
造方法において、半導体基板の所定の部分に形成された
第１導電層と、第１導電層の上部に形成された第１絶縁
膜と、第１絶縁膜の上部にパターン化され形成された第
２電導線と、予定のコンタクト領域の第２絶縁膜、第２
電導線と第１絶縁膜がエッチングされ第１導電層が露出
されたコンタクトホールとこのコンタクトホールに形成
された第３電導層コンタクトプラグにより、第２電導線
と第１導電層が相互コンタクトできるようにする技術で
ある。
Description
【０００１】
【産業上の利用分野】本発明は、高集積度半導体素子の
コンタクト及びその製造方法に関するもので、特に第１
導電層に第２電導線をコンタクトする時、コンタクト領
域で形成される第２電導線の線幅を最少化して半導体素
子の集積度を高めるようにすることと同時に、第１導電
層に損傷を与えないようにする、半導体素子のコンタク
ト及びその製造方法に関するものである。
コンタクト及びその製造方法に関するもので、特に第１
導電層に第２電導線をコンタクトする時、コンタクト領
域で形成される第２電導線の線幅を最少化して半導体素
子の集積度を高めるようにすることと同時に、第１導電
層に損傷を与えないようにする、半導体素子のコンタク
ト及びその製造方法に関するものである。
【０００２】
【従来の技術】一般的に半導体素子を製造する時、第１
導電層の上部に絶縁層を形成し、絶縁層の上部に形成さ
れる第２電導線を第１導電層にコンタクトさせるために
は、コンタクト領域で第２電導線が十分オーバラップ
（Overlap)するように第２電導線のパターンを形成すべ
きである。第２電導線がコンタクト領域を十分オーバラ
ップできない場合、第２電導線のパターンを形成する工
程でコンタクト底部の第１導電層に損傷を与えてしま
い、半導体素子が不良になる。
導電層の上部に絶縁層を形成し、絶縁層の上部に形成さ
れる第２電導線を第１導電層にコンタクトさせるために
は、コンタクト領域で第２電導線が十分オーバラップ
（Overlap)するように第２電導線のパターンを形成すべ
きである。第２電導線がコンタクト領域を十分オーバラ
ップできない場合、第２電導線のパターンを形成する工
程でコンタクト底部の第１導電層に損傷を与えてしま
い、半導体素子が不良になる。
【０００３】図１は従来の技術において第１導電層に第
２電導線をコンタクトするために第１導電層マスク１、
コンタクトマスク２、第２電導線マスク３を配置したレ
イアウト図として、コンタクト領域にアライメント（al
ignment ）される第２電導線の線幅が大きく形成され、
第２電導線がコンタクトを十分オーバラップするものを
示す。
２電導線をコンタクトするために第１導電層マスク１、
コンタクトマスク２、第２電導線マスク３を配置したレ
イアウト図として、コンタクト領域にアライメント（al
ignment ）される第２電導線の線幅が大きく形成され、
第２電導線がコンタクトを十分オーバラップするものを
示す。
【０００４】しかしながら、図１に示した通り、コンタ
クト領域にオーバラップする第２電導線の線幅を第１導
電層より大きく形成する場合、半導体素子の集積度が落
ちる問題がある。
クト領域にオーバラップする第２電導線の線幅を第１導
電層より大きく形成する場合、半導体素子の集積度が落
ちる問題がある。
【０００５】
【発明が解決しようとする課題】従って、コンタクト設
計の時、コンタクトマスク、第１導電層マスクおよび第
２電導線マスクは一定の設計規則に従うべきである。即
ち、第２電導線を第１導電層にコンタクトさせるために
は、第２電導線がいつもコンタクトをオーバラップすべ
きであるが、コンタクトマスクと第２電導線マスクの間
は、マスク製作の時に発生する重ね合わせ（registrati
on）および寸法精度のばらつき（CD variation）、ある
いはウェーハ上にパターンを形成する時に発生するミス
アライメントの許容量（misalignment tolerance）、レ
ンズ歪み（lens distortion ）、寸法精度のばらつきが
考慮されるべきであるから、コンタクト領域において第
２電導線の線幅が大きくなってしまい、その結果、半導
体素子の集積度が低下してしまう要因となる。
計の時、コンタクトマスク、第１導電層マスクおよび第
２電導線マスクは一定の設計規則に従うべきである。即
ち、第２電導線を第１導電層にコンタクトさせるために
は、第２電導線がいつもコンタクトをオーバラップすべ
きであるが、コンタクトマスクと第２電導線マスクの間
は、マスク製作の時に発生する重ね合わせ（registrati
on）および寸法精度のばらつき（CD variation）、ある
いはウェーハ上にパターンを形成する時に発生するミス
アライメントの許容量（misalignment tolerance）、レ
ンズ歪み（lens distortion ）、寸法精度のばらつきが
考慮されるべきであるから、コンタクト領域において第
２電導線の線幅が大きくなってしまい、その結果、半導
体素子の集積度が低下してしまう要因となる。
【０００６】本発明の目的は、コンタクト領域の第２電
導線の線幅を最小化した後、第２電導線を第１導電層に
コンタクトさせる半導体のコンタクト及びその製造方法
を提供することである。
導線の線幅を最小化した後、第２電導線を第１導電層に
コンタクトさせる半導体のコンタクト及びその製造方法
を提供することである。
【０００７】
【課題を解決するための手段】前述の目的は、半導体基
板の所定部分に形成された第１導電層と、第１導電層の
上部に形成された第１絶縁膜と、第１絶縁膜の上部にパ
ターン化され形成された第２電導線と、第２電導線の上
部に形成された第２絶縁膜と、予定されたコンタクト領
域の第２絶縁膜、第２電導線および第１絶縁膜がエッチ
ングされることにより第１導電層が露出されたコンタク
トホールとを含む半導体素子のコンタクトにおいて、コ
ンタクトホールに形成された第３電導層コンタクトプラ
グにより第２電導線と第１導電層とが相互コンタクトさ
れることによって達成される。あるいは、本発明の製造
方法によれば、半導体基板に第１導電層を形成する工程
と、第１導電層の上部に第１絶縁膜を形成する工程と、
第１絶縁膜の上部に第２電導層を堆積し第２電導層マス
クのパターンにより第２電導線を形成する工程と、第２
電導線および露出された第１絶縁膜の上部に第２絶縁膜
を形成する工程と、第２絶縁膜の上部にコンタクトマス
ク用感光膜パターンを形成する工程と、コンタクトマス
ク用感光膜パターンによりコンタクト領域の第２絶縁膜
をエッチングし第２電導線を露出する工程と、コンタク
ト領域の露出された第２電導線と第１絶縁膜とを順次に
エッチングし第１導電層を露出することによりコンタク
トホールを形成する工程と、コンタクトマスク用感光膜
パターンを除去しコンタクトホールに第３電導層を埋め
込むことにより第３電導層コンタクトプラグを形成し第
２電導線を第１導電層にコンタクトする工程とを含むこ
とによって達成される。
板の所定部分に形成された第１導電層と、第１導電層の
上部に形成された第１絶縁膜と、第１絶縁膜の上部にパ
ターン化され形成された第２電導線と、第２電導線の上
部に形成された第２絶縁膜と、予定されたコンタクト領
域の第２絶縁膜、第２電導線および第１絶縁膜がエッチ
ングされることにより第１導電層が露出されたコンタク
トホールとを含む半導体素子のコンタクトにおいて、コ
ンタクトホールに形成された第３電導層コンタクトプラ
グにより第２電導線と第１導電層とが相互コンタクトさ
れることによって達成される。あるいは、本発明の製造
方法によれば、半導体基板に第１導電層を形成する工程
と、第１導電層の上部に第１絶縁膜を形成する工程と、
第１絶縁膜の上部に第２電導層を堆積し第２電導層マス
クのパターンにより第２電導線を形成する工程と、第２
電導線および露出された第１絶縁膜の上部に第２絶縁膜
を形成する工程と、第２絶縁膜の上部にコンタクトマス
ク用感光膜パターンを形成する工程と、コンタクトマス
ク用感光膜パターンによりコンタクト領域の第２絶縁膜
をエッチングし第２電導線を露出する工程と、コンタク
ト領域の露出された第２電導線と第１絶縁膜とを順次に
エッチングし第１導電層を露出することによりコンタク
トホールを形成する工程と、コンタクトマスク用感光膜
パターンを除去しコンタクトホールに第３電導層を埋め
込むことにより第３電導層コンタクトプラグを形成し第
２電導線を第１導電層にコンタクトする工程とを含むこ
とによって達成される。
【０００８】
【作用】本発明の半導体素子のコンタクトによれば、半
導体基板の所定部分に第１導電層、第１絶縁膜、パター
ン化された第２電導線および第２絶縁膜が、順次に形成
され、予定されたコンタクト領域においてコンタクトホ
ールが第２絶縁膜、第２電導線および第１絶縁膜を順次
にエッチングすることにより形成され、このコンタクト
ホールに形成された第３導電線コンタクトプラグを介し
て第２電導線と第１導電層とが相互コンタクトされてい
る。従って、このコンタクトホールの形成において、先
ず第２絶縁膜のエッチングは第２電導線あるいは第１絶
縁膜を露出した時に終了とし、次に第２電導線のエッチ
ングは第１絶縁膜および第２絶縁膜のエッチングに対し
て高度の選択比を有する条件により行われ第１絶縁膜を
露出した時に終了とし、最後に第１絶縁膜を第１導電層
に対して高度の選択比を有する条件によりエッチングし
第１導電層を露出させることにより形成される。従っ
て、第２電導線を形成する時に第１絶縁膜には第１導電
層と連通するコンタクトホールが形成されていないので
第２電導線がコンタクト領域と十分にオーバラップしな
くても第１導電層が損傷されない。その結果、コンタク
ト領域の上部に形成される第２電導線の線幅を最少化す
ることと同時に、第１導電層が損傷されることを防止し
て半導体素子の集積度を向上することができる。
導体基板の所定部分に第１導電層、第１絶縁膜、パター
ン化された第２電導線および第２絶縁膜が、順次に形成
され、予定されたコンタクト領域においてコンタクトホ
ールが第２絶縁膜、第２電導線および第１絶縁膜を順次
にエッチングすることにより形成され、このコンタクト
ホールに形成された第３導電線コンタクトプラグを介し
て第２電導線と第１導電層とが相互コンタクトされてい
る。従って、このコンタクトホールの形成において、先
ず第２絶縁膜のエッチングは第２電導線あるいは第１絶
縁膜を露出した時に終了とし、次に第２電導線のエッチ
ングは第１絶縁膜および第２絶縁膜のエッチングに対し
て高度の選択比を有する条件により行われ第１絶縁膜を
露出した時に終了とし、最後に第１絶縁膜を第１導電層
に対して高度の選択比を有する条件によりエッチングし
第１導電層を露出させることにより形成される。従っ
て、第２電導線を形成する時に第１絶縁膜には第１導電
層と連通するコンタクトホールが形成されていないので
第２電導線がコンタクト領域と十分にオーバラップしな
くても第１導電層が損傷されない。その結果、コンタク
ト領域の上部に形成される第２電導線の線幅を最少化す
ることと同時に、第１導電層が損傷されることを防止し
て半導体素子の集積度を向上することができる。
【０００９】ここで、第２絶縁膜はＢＰＳＧないしアン
ドープトシリケートガラスとＢＰＳＧとの二層構造であ
ることが好ましく、第２電導線はポリシリコン層である
ことが好ましい。また、第３電導層コンタクトプラグ
は、ポリシリコン層又はタングステン層であることが好
ましい。
ドープトシリケートガラスとＢＰＳＧとの二層構造であ
ることが好ましく、第２電導線はポリシリコン層である
ことが好ましい。また、第３電導層コンタクトプラグ
は、ポリシリコン層又はタングステン層であることが好
ましい。
【００１０】本発明の製造方法によれば、上記半導体素
子のコンタクトが形成される。特に第３電導層は、ポリ
シリコン層により形成することが好ましく、選択タング
ステンにより堆積しコンタクトホールを埋め込むことに
より形成することも可能である。
子のコンタクトが形成される。特に第３電導層は、ポリ
シリコン層により形成することが好ましく、選択タング
ステンにより堆積しコンタクトホールを埋め込むことに
より形成することも可能である。
【００１１】また、第２電導線マスクがコンタクト領域
と完全にオーバラップしなくても、第２電導線を形成す
る時に下地基板となる第１絶縁膜にはコンタクトホール
が形成されていないので第１導電層を損傷しない。
と完全にオーバラップしなくても、第２電導線を形成す
る時に下地基板となる第１絶縁膜にはコンタクトホール
が形成されていないので第１導電層を損傷しない。
【００１２】さらに、第１導電層は、半導体基板の所定
部分に不純物を注入することにより形成することが可能
である。
部分に不純物を注入することにより形成することが可能
である。
【００１３】
【実施例】以下、添付された図面を参照にして半導体素
子のコンタクトを説明する。
子のコンタクトを説明する。
【００１４】第１導電層に第２電導線をコンタクトしな
がら、半導体素子の集積度を高めるために、コンタクト
領域の第２電導線の線幅を第１導電線の線幅よりも小さ
くしコンタクトの線幅よりは大きくした第２電導線マス
ク３を第１導電層マスク１とコンタクトマスク２がオー
バラップするように配置した。ここでは各々のマスクに
ミスアライメントが発生しておらず、正常的に配列され
たものを示す（図２（ａ）参照）。つぎに、コンタクト
領域とオーバラップする第２電導線の線幅を第１導電層
の線幅よりは小さくてコンタクトの線幅よりは大きく形
成した第２電導線マスクを配置しながら、第１導電層マ
スク１とコンタクトマスク２が配列された所から第２電
導線マスクが右側にミスアライメントされたものを示す
（図２（ｂ）参照）。ここで周知すべきことはコンタク
ト領域とオーバラップする第２電導線の線幅をコンタク
トの線幅と同じくできることである。
がら、半導体素子の集積度を高めるために、コンタクト
領域の第２電導線の線幅を第１導電線の線幅よりも小さ
くしコンタクトの線幅よりは大きくした第２電導線マス
ク３を第１導電層マスク１とコンタクトマスク２がオー
バラップするように配置した。ここでは各々のマスクに
ミスアライメントが発生しておらず、正常的に配列され
たものを示す（図２（ａ）参照）。つぎに、コンタクト
領域とオーバラップする第２電導線の線幅を第１導電層
の線幅よりは小さくてコンタクトの線幅よりは大きく形
成した第２電導線マスクを配置しながら、第１導電層マ
スク１とコンタクトマスク２が配列された所から第２電
導線マスクが右側にミスアライメントされたものを示す
（図２（ｂ）参照）。ここで周知すべきことはコンタク
ト領域とオーバラップする第２電導線の線幅をコンタク
トの線幅と同じくできることである。
【００１５】コンタクト領域にオーバラップする第２電
導線の線幅を最少化しながら、第２電導線マスク用感光
膜パターンがミスアライメント又は寸法精度のばらつき
により、コンタクトホールが完全にオーバラップしない
状態で、従来技術において第２電導線を第１導電層にコ
ンタクトさせたものを図３（ａ）、（ｂ）に示す。これ
は図２（ｂ）のＩ−Ｉに沿って示した断面図である。
導線の線幅を最少化しながら、第２電導線マスク用感光
膜パターンがミスアライメント又は寸法精度のばらつき
により、コンタクトホールが完全にオーバラップしない
状態で、従来技術において第２電導線を第１導電層にコ
ンタクトさせたものを図３（ａ）、（ｂ）に示す。これ
は図２（ｂ）のＩ−Ｉに沿って示した断面図である。
【００１６】従来の半導体素子のコンタクトは、半導体
基板１０の一定の部分に素子分離絶縁膜１１を形成し、
露出した基板に不純物を注入して第１導電層１２を形成
し、全体構造の上部に絶縁膜１３を形成してから、コン
タクトマスクを利用して絶縁膜１３の一定の部分をエッ
チングすることにより第１導電層１２が露出されたコン
タクトホール１４を形成し第２電導線１５を全体構造の
上部に形成することにより終了する。ここで、第２電導
線１５はビット線に利用でき、ポリシリコン層により形
成することもできる（図３（ａ）参照）。
基板１０の一定の部分に素子分離絶縁膜１１を形成し、
露出した基板に不純物を注入して第１導電層１２を形成
し、全体構造の上部に絶縁膜１３を形成してから、コン
タクトマスクを利用して絶縁膜１３の一定の部分をエッ
チングすることにより第１導電層１２が露出されたコン
タクトホール１４を形成し第２電導線１５を全体構造の
上部に形成することにより終了する。ここで、第２電導
線１５はビット線に利用でき、ポリシリコン層により形
成することもできる（図３（ａ）参照）。
【００１７】次に、第２電導層１５をパターン化するた
めに第２電導線マスク用感光膜パターン１６を形成し、
露出された第２電導層１５をエッチングする。ここでミ
スアライメントあるいは寸法精度のばらつきにより第２
電導線マスク用感光膜パターン１６がコンタクトホール
１４を完全にはオーバラップさせられない場合は、コン
タクトホール１４内の第２電導層１５がエッチングされ
ることになり、ステップ段差（図示せず）などによって
オーバエッチングを実施すると、コンタクトホール１４
の底部の第１導電層１２がエッチングされ、ホーム３０
が形成されてしまう。これを第２電導線１５´パターン
を形成した断面図として図３（ｂ）に示す。
めに第２電導線マスク用感光膜パターン１６を形成し、
露出された第２電導層１５をエッチングする。ここでミ
スアライメントあるいは寸法精度のばらつきにより第２
電導線マスク用感光膜パターン１６がコンタクトホール
１４を完全にはオーバラップさせられない場合は、コン
タクトホール１４内の第２電導層１５がエッチングされ
ることになり、ステップ段差（図示せず）などによって
オーバエッチングを実施すると、コンタクトホール１４
の底部の第１導電層１２がエッチングされ、ホーム３０
が形成されてしまう。これを第２電導線１５´パターン
を形成した断面図として図３（ｂ）に示す。
【００１８】上記のように、従来のコンタクトの製造方
法によれば、第２電導線マスク用感光膜パターン１６が
コンタクトホール１４を完全にオーバラップできない場
合は、第１導電層１２が損傷されてしまうという問題点
が発生する。
法によれば、第２電導線マスク用感光膜パターン１６が
コンタクトホール１４を完全にオーバラップできない場
合は、第１導電層１２が損傷されてしまうという問題点
が発生する。
【００１９】次に、本発明の半導体素子のコンタクトお
よびその製造方法について説明する。
よびその製造方法について説明する。
【００２０】図４（ａ）、図４（ｂ）、図５（ｃ）、図
５（ｄ）および図６（ｅ）は本発明の製造方法におい
て、コンタクト領域の第２電導線の線幅を最小化させた
場合、第２電導線のマスク用感光膜パターンがミスアラ
イメント又は寸法精度のばらつきによりコンタクトホー
ルを完全にオーバラップしていない状態のプロセスを説
明する断面図であり、これらは図２（ｂ）のＩ−Ｉに沿
った断面図である。
５（ｄ）および図６（ｅ）は本発明の製造方法におい
て、コンタクト領域の第２電導線の線幅を最小化させた
場合、第２電導線のマスク用感光膜パターンがミスアラ
イメント又は寸法精度のばらつきによりコンタクトホー
ルを完全にオーバラップしていない状態のプロセスを説
明する断面図であり、これらは図２（ｂ）のＩ−Ｉに沿
った断面図である。
【００２１】先ず、半導体基板１０の一定の部分に素子
分離絶縁膜１１を形成し、露出した半導体基板１０に不
純物を注入してから第１導電線１２を形成し、全体構造
の上部に第１絶縁膜１８を形成し、その上部に第２電導
層２５を堆積し、第２電導線マスクを利用したパターン
工程で第２電導線２５´を形成し、第２電導線２５´を
包んだ全体構造の上部に、例えばＢＰＳＧ（Boron Phos
pho-Silicate Glass）あるいはアンドープトシリケート
ガラス（Undoped Silicate Glass）とＢＰＳＧとの二層
構造である第２絶縁膜２０を形成する。この断面図とし
て、第２電導線マスク（図示されない）がミスアライメ
ントにより第２電導線２５´が第１導電層１２と完全に
オーバラップしていない状態を図４（ａ）に示す。次
に、第２絶縁膜２０の上部にコンタクトマスク用感光膜
パターン２１を形成し、コンタクト領域の第２絶縁膜２
０をエッチングして第２導電層２５´の一部と第１絶縁
層１８を露出させる。図４（ｂ）は第２電導線２５´が
ミスアライメントしているから、コンタクトマスク用感
光膜パターン２１のコンタクト領域が第２電導線２５と
完全にオーバラップしていないことを示す断面図であ
る。
分離絶縁膜１１を形成し、露出した半導体基板１０に不
純物を注入してから第１導電線１２を形成し、全体構造
の上部に第１絶縁膜１８を形成し、その上部に第２電導
層２５を堆積し、第２電導線マスクを利用したパターン
工程で第２電導線２５´を形成し、第２電導線２５´を
包んだ全体構造の上部に、例えばＢＰＳＧ（Boron Phos
pho-Silicate Glass）あるいはアンドープトシリケート
ガラス（Undoped Silicate Glass）とＢＰＳＧとの二層
構造である第２絶縁膜２０を形成する。この断面図とし
て、第２電導線マスク（図示されない）がミスアライメ
ントにより第２電導線２５´が第１導電層１２と完全に
オーバラップしていない状態を図４（ａ）に示す。次
に、第２絶縁膜２０の上部にコンタクトマスク用感光膜
パターン２１を形成し、コンタクト領域の第２絶縁膜２
０をエッチングして第２導電層２５´の一部と第１絶縁
層１８を露出させる。図４（ｂ）は第２電導線２５´が
ミスアライメントしているから、コンタクトマスク用感
光膜パターン２１のコンタクト領域が第２電導線２５と
完全にオーバラップしていないことを示す断面図であ
る。
【００２２】次に、コンタクト用感光膜パターン２１を
マスクにして第２電導線２５´の露出部分をエッチング
により形成し、第１絶縁膜１８を露出させる。図５
（ｃ）はコンタクトホールの形成により露出されない第
２電導線２５´はエッチングされないことを示す断面図
である。
マスクにして第２電導線２５´の露出部分をエッチング
により形成し、第１絶縁膜１８を露出させる。図５
（ｃ）はコンタクトホールの形成により露出されない第
２電導線２５´はエッチングされないことを示す断面図
である。
【００２３】さらに、第１絶縁膜１８の露出部分をエッ
チングし第１導電層１２が露出されたコンタクトホール
１４を形成した後、コンタクトマスク用感光膜パターン
２１を除去し、全体構造の上部に第３電導層５５、例え
ば、ポリシリコン層を堆積して露出された第１導電層１
２にコンタクトさせると同時に第２電導線２５´にコン
タクトさせる。ここでコンタクトホール１４にのみ選択
的なタングステン層を堆積し埋め込むことにより第３電
導層５５を形成し第２電導線２５´と第１導電層１２と
を相互コンタクトさせることができる（図５（ｄ）参
照）。
チングし第１導電層１２が露出されたコンタクトホール
１４を形成した後、コンタクトマスク用感光膜パターン
２１を除去し、全体構造の上部に第３電導層５５、例え
ば、ポリシリコン層を堆積して露出された第１導電層１
２にコンタクトさせると同時に第２電導線２５´にコン
タクトさせる。ここでコンタクトホール１４にのみ選択
的なタングステン層を堆積し埋め込むことにより第３電
導層５５を形成し第２電導線２５´と第１導電層１２と
を相互コンタクトさせることができる（図５（ｄ）参
照）。
【００２４】最後に、第３電導層５５を第２絶縁膜２０
が露出されるまでエッチバックして、コンタクトホール
１４にのみ上記の第３電導層５５を残して、第３電導層
コンタクトプラグ５５´を形成する。これにより、第１
電導線１２の損傷なしで第２電導線２５´を第３電導層
のコンタクトプラグ５５´を通して第１導電層１２にコ
ンタクトさせることができる（図６（ｅ）参照）。
が露出されるまでエッチバックして、コンタクトホール
１４にのみ上記の第３電導層５５を残して、第３電導層
コンタクトプラグ５５´を形成する。これにより、第１
電導線１２の損傷なしで第２電導線２５´を第３電導層
のコンタクトプラグ５５´を通して第１導電層１２にコ
ンタクトさせることができる（図６（ｅ）参照）。
【００２５】図７は、図６（ｅ）まで本発明の製造方法
で工程を進行して、図２（ｂ）のＩＩ−ＩＩに沿って図
示した断面図として、第２電導線２５´が長く延長され
て形成され、第３電導層コンタクトプラグ５５´により
第２電導線２５´が第１導電層１２にコンタクトされる
ことを図示する。
で工程を進行して、図２（ｂ）のＩＩ−ＩＩに沿って図
示した断面図として、第２電導線２５´が長く延長され
て形成され、第３電導層コンタクトプラグ５５´により
第２電導線２５´が第１導電層１２にコンタクトされる
ことを図示する。
【００２６】
【発明の効果】上記の如く本発明によれば下部の第１導
電層に第２電導線をコンタクトする時、コンタクト領域
の上部に形成される第２電導線の線幅を最小化すること
と同時に、第１導電層が損傷されることを防止して半導
体素子の集積度を向上することができる。
電層に第２電導線をコンタクトする時、コンタクト領域
の上部に形成される第２電導線の線幅を最小化すること
と同時に、第１導電層が損傷されることを防止して半導
体素子の集積度を向上することができる。
【図１】図１は従来の技術により第１導電層に第２電導
線をコンタクトするために、コンタクト領域の第１導電
層マスク、コンタクトマスク及び第２電導線マスクの配
置を図示したレイアウト図である。
線をコンタクトするために、コンタクト領域の第１導電
層マスク、コンタクトマスク及び第２電導線マスクの配
置を図示したレイアウト図である。
【図２】図２（ａ）は第１導電層に第２電導線をコンタ
クトするために第１導電線マスク、コンタクトマスクを
配置し、半導体素子の集積度を高めるためにコンタクト
領域で第２電導線の線幅を最小化した、第２電導線マス
クを配置したレイアウト図であり、図２（ｂ）は第１導
電層マスク、コンタクトマスクを配置しコンタクト領域
で第２電導線の線幅を最小化させた場合に第２電導線マ
スクがミスアライメントしているレイアウト図である。
クトするために第１導電線マスク、コンタクトマスクを
配置し、半導体素子の集積度を高めるためにコンタクト
領域で第２電導線の線幅を最小化した、第２電導線マス
クを配置したレイアウト図であり、図２（ｂ）は第１導
電層マスク、コンタクトマスクを配置しコンタクト領域
で第２電導線の線幅を最小化させた場合に第２電導線マ
スクがミスアライメントしているレイアウト図である。
【図３】図３（ａ）および図３（ｂ）は従来の製造方法
に従ってコンタクトを製造する工程により図２（ｂ）の
Ｉ−Ｉに沿った断面図。
に従ってコンタクトを製造する工程により図２（ｂ）の
Ｉ−Ｉに沿った断面図。
【図４】図４（ａ）および図４（ｂ）は本発明の製造方
法において、図２（ｂ）のＩ−Ｉに沿った断面図。
法において、図２（ｂ）のＩ−Ｉに沿った断面図。
【図５】図５（ａ）および図５（ｂ）は本発明の製造方
法において、図２（ｂ）のＩ−Ｉに沿った断面図。
法において、図２（ｂ）のＩ−Ｉに沿った断面図。
【図６】図６（ｅ）は本発明の製造方法において、図２
（ｂ）のＩ−Ｉに沿った断面図。
（ｂ）のＩ−Ｉに沿った断面図。
【図７】図７は本発明により製造されたコンタクトを図
示しながら、図２（ｂ）のＩＩ−ＩＩに沿った断面図。
示しながら、図２（ｂ）のＩＩ−ＩＩに沿った断面図。
１…第１導電層マスク、２…コンタクトマスク、３…第
２電導線マスク、１０…半導体基板、１１…素子分離絶
縁膜、１２…第１導電層、１３…絶縁膜、１４…コンタ
クトホール、１５，２５…第２電導層、１５´，２５´
…第２電導線、１６…第２電導線マスク用感光膜パター
ン、１８…第１絶縁層、２０…第２絶縁膜、２１…コン
タクトマスク用感光膜パターン、３０…ホーム、５５…
第３電導層、５５´…第３電導層コンタクトプラグ。
２電導線マスク、１０…半導体基板、１１…素子分離絶
縁膜、１２…第１導電層、１３…絶縁膜、１４…コンタ
クトホール、１５，２５…第２電導層、１５´，２５´
…第２電導線、１６…第２電導線マスク用感光膜パター
ン、１８…第１絶縁層、２０…第２絶縁膜、２１…コン
タクトマスク用感光膜パターン、３０…ホーム、５５…
第３電導層、５５´…第３電導層コンタクトプラグ。
Claims (11)
- 【請求項１】半導体基板の所定部分に形成された第１導
電層と、 前記第１導電層の上部に形成された第１絶縁膜と、 前記第１絶縁膜の上部にパターン化され形成された第２
電導線と、 前記第２電導線の上部に形成された第２絶縁膜と、 予定されたコンタクト領域の前記第２絶縁膜、前記第２
電導線および前記第１絶縁膜がエッチングされることに
より第１導電層が露出されたコンタクトホールとを含む
半導体素子のコンタクトにおいて、前記コンタクトホー
ルに形成された第３電導層コンタクトプラグにより前記
第２電導線と第１導電層とが相互コンタクトされる半導
体素子のコンタクト。 - 【請求項２】 前記第２絶縁膜はＢＰＳＧ（Boron Phos
pho-Silicate Glass）であることを特徴とする請求項１
記載の半導体素子のコンタクト。 - 【請求項３】 前記第２絶縁膜はアンドープトシリケー
トガラス（UndopedSilicate Glass）とＢＰＳＧの二層
構造であることを特徴とする請求項１記載の半導体素子
のコンタクト。 - 【請求項４】 前記第２電導線はポリシリコン層である
ことを特徴とする請求項１記載の半導体素子のコンタク
ト。 - 【請求項５】 前記第３電導層コンタクトプラグは、ポ
リシリコン層又はタングステン層であることを特徴とす
る請求項１記載の半導体素子のコンタクト。 - 【請求項６】 半導体基板に第１導電層を形成する工程
と、 前記第１導電層の上部に第１絶縁膜を形成する工程と、 前記第１絶縁膜の上部に第２電導層を堆積し前記第２電
導層マスクのパターンにより第２電導線を形成する工程
と、 前記第２電導線および露出された前記第１絶縁膜の上部
に第２絶縁膜を形成する工程と、 前記第２絶縁膜の上部にコンタクトマスク用感光膜パタ
ーンを形成する工程と、 前記コンタクトマスク用感光
膜パターンによりコンタクト領域の前記第２絶縁膜をエ
ッチングし前記第２電導線を露出する工程と、 前記コンタクト領域の露出された前記第２電導線と前記
第１絶縁膜とを順次にエッチングし前記第１導電層を露
出することによりコンタクトホールを形成する工程と、 前記コンタクトマスク用感光膜パターンを除去し前記コ
ンタクトホールに第３電導層を埋め込むことにより第３
電導層コンタクトプラグを形成し前記第２電導線を前記
第１導電層にコンタクトする工程とを含む半導体素子の
コンタクト製造方法。 - 【請求項７】 前記コンタクトする工程は、前記コンタ
クトホールと前記第２絶縁膜の上部に第３電導層を形成
し前記第２絶縁膜が露出されるまで第３電導層をエッチ
ングし前記コンタクトホールにのみ埋め込むことにより
前記第３電導層コンタクトプラグを形成する工程を含む
ことを特徴とする請求項６記載の半導体素子のコンタク
ト製造方法。 - 【請求項８】 前記第３電導層は、ポリシリコン層で形
成することを特徴とする請求項７記載の半導体素子のコ
ンタクト製造方法。 - 【請求項９】 前記第３電導層コンタクトプラグを形成
する工程は、選択タングステンにより堆積し前記コンタ
クトホールを埋め込むことを特徴とする請求項６記載の
半導体素子のコンタクト製造方法。 - 【請求項１０】 前記第２電導層マスクより形成される
前記第２電導線が、前記第２電導線の上部においてコン
タクトマスクより形成される前記コンタクトホールと完
全にオーバラップ（Overlap ）しなくてもできることを
特徴とする請求項６記載の半導体素子のコンタクト製造
方法。 - 【請求項１１】 前記第１導電層は、半導体基板の所定
部分に不純物を注入することにより形成することを特徴
とする請求項６記載の半導体素子のコンタクト製造方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR92-10445 | 1992-06-16 | ||
| KR1019920010445A KR950011555B1 (ko) | 1992-06-16 | 1992-06-16 | 반도체 접속장치 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0653327A true JPH0653327A (ja) | 1994-02-25 |
| JP2530097B2 JP2530097B2 (ja) | 1996-09-04 |
Family
ID=19334760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5145061A Expired - Fee Related JP2530097B2 (ja) | 1992-06-16 | 1993-06-16 | 半導体素子のコンタクト製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5358903A (ja) |
| JP (1) | JP2530097B2 (ja) |
| KR (1) | KR950011555B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08107147A (ja) * | 1994-08-29 | 1996-04-23 | Micron Technol Inc | 半導体製造方法および集積回路 |
| US6596632B2 (en) | 1995-02-17 | 2003-07-22 | Micron Technology, Inc. | Method for forming an integrated circuit interconnect using a dual poly process |
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|---|---|---|---|---|
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| KR0137978B1 (ko) * | 1994-10-12 | 1998-06-15 | 김주용 | 반도체 소자 제조방법 |
| KR0172255B1 (ko) * | 1995-03-04 | 1999-03-30 | 김영환 | 반도체 소자의 금속 배선 형성방법 |
| US5874359A (en) * | 1995-04-27 | 1999-02-23 | Industrial Technology Research Institute | Small contacts for ultra large scale integration semiconductor devices without separation ground rule |
| US5525552A (en) * | 1995-06-08 | 1996-06-11 | Taiwan Semiconductor Manufacturing Company | Method for fabricating a MOSFET device with a buried contact |
| JP2739855B2 (ja) * | 1995-12-14 | 1998-04-15 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JP3068462B2 (ja) * | 1996-05-29 | 2000-07-24 | 日本電気株式会社 | 半導体装置の製造方法 |
| KR100243272B1 (ko) * | 1996-12-20 | 2000-03-02 | 윤종용 | 반도체 소자의 콘택 플러그 형성방법 |
| KR100253702B1 (ko) * | 1996-12-30 | 2000-04-15 | 김영환 | 반도체 소자의 제조방법 |
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| KR100335488B1 (ko) | 1999-09-16 | 2002-05-04 | 윤종용 | 자기 정렬 콘택을 가지는 반도체 소자 및 그 제조방법 |
| KR100645721B1 (ko) * | 2005-05-11 | 2006-11-14 | 삼성에스디아이 주식회사 | 반도체장치 및 그 제조방법 |
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1992
- 1992-06-16 KR KR1019920010445A patent/KR950011555B1/ko not_active IP Right Cessation
-
1993
- 1993-06-15 US US08/077,136 patent/US5358903A/en not_active Expired - Lifetime
- 1993-06-16 JP JP5145061A patent/JP2530097B2/ja not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US5358903A (en) | 1994-10-25 |
| KR950011555B1 (ko) | 1995-10-06 |
| KR940001273A (ko) | 1994-01-11 |
| JP2530097B2 (ja) | 1996-09-04 |
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