KR100365743B1 - 반도체소자의콘택형성방법 - Google Patents

Abstract

본 발명은 소정의 도전구조를 구비한 하부층 상에 콘택홀을 갖는 층간절연막을 형성하는 단계; 상기 콘택홀이 형성된 전체 구조 표면을 따라 상기 도전구조와 접속되는 제1 전도층을 형성하는 단계; 상기 콘택홀의 프로파일에 의해 상기 제1 전도층이 이루는 홈 내에 제2 절연막을 형성하는 단계; 상기 제2 절연막이 형성된 전체구조 상부에 상기 제1 전도층과 접속하는 제2 전도층을 형성하는 단계; 및 상기 제1 전도층 상의 홈 내에 형성되어 있는 상기 제2 절연막이 노출되도록 상기 제2 전도층의 일부영역을 선택 식각하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 콘택 형성방법에 관한 것으로, 콘택의 상부층이 콘택홀을 오버랩하지 않고서도 하부층과 충분한 접촉면적을 확보할 수 있다.

Description

반도체 소자의 콘택 형성방법

본 발명은 반도체 기술에 관한 것으로, 특히 충분한 공정마진을 확보할 수 있는 반도체 소자의 콘택 형성방법에 관한 것이다.

일반적으로, 반도체 소자의 집적도가 증가함에 따라 단위 셀 면적이 감소되고 이에 따른 공정상의 디자인룰(DESIGN RULE)이 상당히 제한을 받게 된다. 따라서, 가능한 한 동일면적에서 충분한 공정마진을 얻고자 많은 노력이 있어왔다.

제 1 도는 종래기술에 따른 반도체 소자의 콘택 형성 공정을 도시한 도면이다.

도면부호 1은 하부층, 2는 절연막, 3은 콘택홀, 4는 상기 콘택홀을 통해 하부층과 접속되는 상부 전도층을 나타낸다.

종래기술은 먼저, 제 1 도에 도시된 바와 같이 소정의 하부공정이 완료된 하부층(1)을 노출시키는 콘택홀(3)을 형성한 후 상기 노출된 하부층(1)의 전도층(도시되지 않음)에 접속되는 상부 전도층(4)을 접속하여 콘택을 형성하였다.

그러나, 상기 종래의 콘택 형성 방법은 콘택홀 형성 후 콘택의 상부 매립층이 홀을 충분히 덮지 못할 경우 상부 매립층 패턴 형성 시 콘택의 하부층이 손상 (DAMAGE)을 입거나 후속 공정에서 불순물 등이 유입되는 등 많은 문제점을 가지고 있었다.

또한, 충분히 상부 전도층을 오버랩 시킬 경우에는 제 2 도에 나타난 바와 같이 콘택을 이루는 상부 전도층(7)은 인접한 다른 상부 전도층(7')과 일정거리(d) 이격되어야 하기 때문때 소자의 면적을 증가시키는 문제점이 있었다.

따라서, 상기 문제점을 해결하기 위하여 안출된 본 발명은 레이아웃(LAYOUT)상에서 콘택의 상부층이 콘택홀을 오버랩하지 않고서도 하부층과 충분한 접측면적을 확보할 수 있는 반도체 소자의 콘택 형성방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, 소정의 도전구조를 구비한 하부층 상에 콘탠홀을 갖는 층간절연막을 형성하는 단계; 상기 콘택홀이 형성된 전체 구조표면을 따라 상기 도전구조와 접속되는 제1 전도층을 형성하는 단계; 상기 콘택홀의 프로파일에 의해 상기 제1 전도층이 이루는 홈 내에 제2 절연막을 형성하는 단계; 상기 제2 절연막이 형성된 전체구조 상부에 상기 제1 전도층과 접속하는 제2 전도층을 형성하는 단계; 및 상기 제1 전도층 상의 홈 내에 형성되어 있는 상기 제2 절연막이 노출되도록 상기 제2 전도층의 일부영역을 선택 식각하는 단계를 포함하여 이루어지는 것을 특징으로 한다.

이하, 첨부된 도면 제 3A 도 내지 제 3G 도를 참조하여 본 발명에 따른 콘택 제조방법을 상세히 살펴보면 다음과 같다.

본 발명은 먼저, 제 3A 도에 도시된 바와 같이 소정의 하부 공정이 완료된 하부층(11) 상부에 절연막(12) 및 콘택홀을 디파인(define)하기 위한 감광막 패턴 (13)을 차례로 적층 형성한다.

다음으로, 제 3B 도에 도시된 바와 같이 감광막 패턴(13)을 식각 마스크로 사용하여 상기 절연막(12)을 선택식각하여 상기 하부층(11)의 일부영역을 노출시킨 후 전체 구조 표면을 따라 제1전도층(14)을 증착하여 노출된 콘택홀의 모든 면적과 상기 제1전도층(14)이 접촉되도록 한다.

다음으로, 제 3C 도 및 제 3D 도에 도시된 바와 같이 플로우(flow) 특성이 양호한 BPSG막(15)을 도포하고 에치백을 실시하여 상기 제1전도층(14)을 노출시키면서 전체구조 상부를 평탄화시키면 콘택홀내를 매립하는 잔류 BPSG막(16)이 형성되게 된다.

계속하여, 제 3E 도와 같이 전체구조 상부에 제2전도층(17)을 도포하여 상기제1전도층(14)과 접촉 되도록 한다.

다음으로, 제 3F 도에 도시된 바와 같이 상기 제2전도층(17)을 일정크기로 패턴하기 위한 상기 제2전도층(17) 상부에 감광막 패턴(18)을 형성하여 콘택홀 중앙의 상당한 면적이 오픈(open)되도록 한다.

즉, 상기 제1전도층(14)과 제2전도층(17)의 접속부위중 한쪽 부위만이 노출되고, 상기 절연막(12)의 상부에 위치하는 제2전도층(17)이 노출되도록 형성한다.

다음으로, 제 3G 도에 도시된 바와 같이 상기 잔류되어 있는 상기 BPSG막 (16)이 노출되도록 상기 감광막 패턴(18)에 의해 노출된 상기 제1 및 제2전도층 (14,17) 선택식각을 실시한다. 이때, 상기 제2전도층(17)은 콘택홀 전면에서 하부층(11)과 접하여 있는 제1전도층(14)을 통해 하부층(11)과 전기적으로 접속되게 된다.

상기 구조의 평면도를 도시한 제 4 도에서 콘택 상부의 매립층이 콘택홀을 완전히 오버랩 하지 않고도 콘택을 이루게 됨으로써 상기 제 2 상부 전도층 (20,20')을 이격(d')시키기 위한 거리를 충분히 확보할 수 있다.

상기와 같이 이루어지는 본 발명은 콘택홀의 상부 매립층이 홀을 오버랩 하지 않아도 콘택을 형성할 수 있으므로 오버랩에 따른 디자인룰이 상당히 여유를 갖게되어 셀 및 칩의 면적을 대폭 줄일 수 있다. 또한 미스얼라인(MISALIGN) 등에 의한 하부층의 손상 및 콘택을 통한 불순물의 유입 등을 막을 수 있어 반도체 소자의 수율 및 신뢰도를 향상시킬 수 있는 효과가 있다.

제 1 도는 종래의 콘택제조 방법을 설명하는 콘택구조의 단면도.

제 2 도는 제 1 도의 평면도.

제 3A도 내지 제 3G도는 본 발명에 따른 콘택 제조 공정 단면도.

제 4 도는 제 3G 도의 평면도.

*도면의 주요 부분에 대한 부호의 설명

11 : 하부층 12 : 절연막

13 : 감광막 패턴 14 : 제1전도층

15 : BPSG막 16 : 잔류 BPSG막

17 : 제2전도층

Claims (3)

1. 소정의 도전구조를 구비한 하부층 상에 콘택홀을 갖는 층간절연막을 형성하는 단계;

   상기 콘택홀이 형성된 전체 구조 표면을 따라 상기 도전구조와 접속되는 제1 전도층을 형성하는 단계;

   상기 콘택홀의 프로파일에 의해 상기 제1 전도층이 이루는 홈 내에 제2 절연막을 형성하는 단계;

   상기 제2 절연막이 형성된 전체구조 상부에 상기 제1 전도층과 접속하는 제2 전도층을 형성하는 단계; 및

   상기 제1 전도층 상의 홈 내에 형성되어 있는 상기 제2 절연막이 노출되도록 상기 제2 전도층의 일부영역을 선택 식각하는 단계

   를 포함하는 반도체 소자의 콘택 형성방법.
2. 제 1 항에 있어서,

   상기 제1 전도층이 이루는 홈 내에 상기 제2 절연막을 형성하는 단계는,

   상기 콘택홀을 매립하면서 상기 제1 전도층 상부에 제2 절연막을 도포하는 단계; 및

   상기 제1 절연막 상의 상기 제1 전도층이 노출되도록 상기 제2 절연막을 에치백하여 평탄화하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 콘택형성방법.
3. 제 1 항에 있어서,

   상기 제2 절연막은 BPSG막인 것을 특징으로 하는 반도체 소자의 콘택 형성방법.