JPH0638450B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は層間絶縁膜を介して形成された複数の配線層を
有する、主としてゲートアレー等のカスタムＬＳＩに適
用される半導体装置の製造方法に関する。

〔発明の技術的背景〕 半導体装置においては、集積度の向上に伴ってアルミニ
ウム等の配線層を２層以上有するのが現在は普通となっ
ている。このような多層配線を有するＣＭＯＳゲートア
レーを例にとって、従来の半導体装置の製造方法を説明
する。

まず、第１０図〜第１２図に示すようにｎチャネルおよ
びｐチャネルＭＯＳトランジスタのソースドレイン層と
なるｎ^＋拡散層とｐ^＋拡散層とを所望の領域部分に形成
し、ゲート酸化膜を介してソースドレイン間にポリシリ
コンゲート電極を形成し、さらにこの上に層間絶縁膜を
形成する。

通常は、ここまでの工程を共通プロセスとして構成して
おく。この共通プロセスをベースにして任意のＬＳＩ回
路を形成する際には、まず前述した層間絶縁膜の所望の
部分にコンタクトホールを開孔して所望の拡散層間を接
続する第１配線層を層間絶縁膜上に形成する。

この第１配線層によって構成される配線を第１ロジック
配線と称する。次いで、この第１配線層上に再び層間絶
縁膜を付着し、所望の部分に再びコンタクトホールを開
孔して第２配線層を形成する。

この第２配線層によって構成される配線を第２ロジック
配線と称する。このようにして第１ロジック配線と第２
ロジック配線とを接続することにより所望のＬＳＩ回路
を構成する。このような技術はマスタスライス方式と称
されている。

第７図〜第９図はゲートアレー等において広く用いられ
るロジック回路を示したもので、第７図はインバータ、
第８図はＮＡＮＤゲート、第９図はＮＯＲゲートを示し
たものである。これらの回路を前述した従来のゲートア
レーの製造方法に従って実現したのが第１０図〜第１２
図である。

これらの図中にＸ印で示した部分にコンタクトホールが
開孔され、第１ロジック配線を構成する第１配線層が形
成される。

〔背景技術の問題点〕

しかしながら、このような従来の製造方法では、共通プ
ロセスより後の工程が長いため、カスタムＬＳＩ等のよ
うに開発期間が短いことが要求される場合には大きな障
害となる。

さらに通常カスタムＬＳＩ等は個数が少なく、極端な場
合には数個だけ作るということも有り得る。この場合、
共通プロセスを施した半導体ウェーハに対して、このカ
スタムＬＳＩの種類ごとにコンタクトおよび第１配線層
用のマスクを個別に作製するようになるため非常に煩雑
であり、原価が高くなってしまうという欠点がある。

〔発明の目的〕

本発明は上述した欠点を解消するためになされたもの
で、共通プロセスをなるべく多くすることにより、それ
以降の製造工程を短縮して、任意のロジックの半導体装
置を短期間で製造を可能とする半導体装置の製造方法を
提供することを目的とする。

〔発明の概要〕

上記目的達成のため、本発明にかかる半導体装置の製造
方法においては、半導体基板上に複数の共通回路素子部
分を形成する工程と、前記複数の共通回路素子部分間に
互いに接続する１層以上の共通配線層を形成する工程
と、この共通配線層の最上層の所望部分を切断して第１
の配線を形成する工程と、前記共通配線層の上に層間絶
縁膜を介して形成された個別配線層を形成する工程とを
備えたことを特徴とする。

この方法によれば、共通配線に関しては配線用のマスク
は１種類で済み、かつ共通工程部分が増加する結果、特
に多品種少量生産において低価格化を図ることができ
る。

〔発明の実施例〕

第１図はこの発明による半導体装置の製造方法を適用し
た場合の第１配線層の状態を示した図である。

まず従来の場合と同様にｎ^＋拡散層１、ｐ^＋拡散層２、
ゲート酸化膜およびポリシリコンゲート３をそれぞれ形
成した後、その上に被着される層間絶縁膜にコンタクト
ホール４を開孔し、素子形成上必要なすべての配線トラ
ック５を接続して第１配線層を形成する。第１図中にＸ
印で示した部分はコンタクトホール４により第１配線層
と素子部分が接続されていることを示している。

この第１配線層の形成までの工程を共通プロセスとして
おく。

次に、このようにして形成された第１配線層から第１ロ
ジック配線を形成するには、この配線トラックの所望部
分を切断する。

第３図は第１図のＢ−Ｂ線に沿って切断した様子を示す
断面図である。これによればｎ型半導体基板１０上に、
厚い素子分離用酸化膜１１で分離された領域内に素子部
分となるｎ^＋拡散層１、ｐ^＋拡散層２が形成されてい
る。これらの上には約１μｍ厚の層間絶縁膜１３が形成
されてその上に第１配線層５ａが形成されている。この
第１配線層５ａを形成後、第３図（ｂ）に参照番号６で
示されるように、例えばレーザ光により切断し、その上
に約１．５μｍ厚の層間絶縁膜１４を形成し、所定箇所
にコンタクト光４を形成し、その上に第２配線層５ｂを
形成している。

第２図はこのようにしてできた半導体装置の第１図にお
けるＡ−Ａ線に沿って切断した様子を示すものであっ
て、半導体基板上にゲート酸化膜１２を介してポリシリ
コンゲート３が形成されており、その両側の基板１０中
にはｐ^＋拡散領域が形成されている様子が示されてい
る。

第４図〜第６図は第７図〜第９図に示すインバータ、Ｎ
ＡＮＤゲート、ＮＯＲゲートを形成する場合にどのよう
な切断を行うかを示した図である。図中にあるＶ印の箇
所をレーザ等によって切断することにより第１ロジック
配線が形成される。なお、第１ロジック配線を形成する
に際して第１配線層を切断するにはレーザ光や電子ビー
ムによる溶断だけではなく、エッチング等の溶解による
手段やその他のいかなる機械的な手法を用いてもよい。

このようにして第１ロジック配線を構成した後、従来と
同様に、この上に形成される間絶縁膜に第１配線層との
接続孔を設け、層間絶縁膜上に形成された第２配線層に
よって構成される第２ロジック配線によりいくつかの第
１ロジック配線を接続して所望のＬＳＩ回路を形成す
る。

この実施例では、開発期間を約１／２に短縮することが
可能となった。

また、従来の方法ではコンタクト、第１配線層、層間絶
縁膜、第２配線層およびパッドの形成のために少なくと
も５枚の個別のマスクが必要であったのに対し、本実施
例によれば層間絶縁膜、第２配線層およびパッドの形成
のための３枚の個別マスクを用意するのみで所望のＬＳ
Ｉ回路を構成することが可能となった。

以上の実施例においては配線層が２層であったが、３層
以上の配線層を有する半導体装置にも同様に適用するこ
とができる。この場合、共通配線層が多層構造をなして
いても良く、その場合、切断が行われるのは最上層とな
る。

〔発明の効果〕

以上、実施例にもとづいて詳細に説明したように、本発
明によれば、共通プロセスとして形成した共通配線層の
うちの所望の配線トラックを切断して第１ロジック配線
を形成するようにしたため、従来の製造方法に比べ開発
期間を著しく短縮することが可能となる。

また、共通配線層に対する半導体装置毎の個別マスクの
作成が不要となるため、安価にゲートアレー等を製造す
ることが可能となる。

【図面の簡単な説明】

第１図は本発明による製造方法を用いて第１配線層を構
成した半導体装置の平面図、第２図および第３図は本発
明にかかる半導体装置の製造方法を説明する断面図、第
４図〜第６図はこの発明による製造方法を用いてインバ
ータ、ＮＡＮＤゲートおよびＮＯＲゲートをそれぞれ構
成した場合の半導体装置のパターン図、第７図、第８図
および第９図はそれぞれインバータ、ＮＡＮＤゲートお
よびＮＯＲゲートの回路図、第１０図〜第１２図は従来
の製造方法によりインバータ、ＮＡＮＤゲートおよびＮ
ＯＲゲートを構成した場合のパターン図である。 １……ｎ^＋拡散層、２……ｐ^＋拡散層、３……ポリシリ
コンゲート、４……コンタクト孔、５……アルミニウム
配線、６……切断部、１３，１４……層間絶縁膜。

Claims (5)

【特許請求の範囲】
1. 【請求項１】半導体基板上に複数の共通回路素子部分を
   形成する工程と、 前記複数の共通回路素子部分間に互いに接続する１層以
   上の共通配線層を形成する工程と、 この共通配線層の最上層の所望部分を切断して第１の配
   線を形成する工程と、 前記共通配線層の上に層間絶縁膜を介して形成された個
   別配線層を形成する工程とを備えた半導体装置の製造方
   法。
2. 【請求項２】配線層の切断をレーザビームにより行なう
   ことを特徴とする特許請求の範囲第１項記載の半導体装
   置の製造方法。
3. 【請求項３】配線層の切断をエッチングにより行なうこ
   とを特徴とする特許請求の範囲第１項記載の半導体装置
   の製造方法。
4. 【請求項４】配線層の切断を機械的に行なうことを特徴
   とする特許請求の範囲第１項記載の半導体装置の製造方
   法。
5. 【請求項５】共通配線層がすべての回路素子部分間を結
   合する配線トラックからなる第１ロジック配線であり、
   個別配線層が半導体装置の論理状態に応じた配線トラッ
   クからなる第２ロジック配線であることを特徴とする特
   許請求の範囲第１項記載の半導体装置の製造方法。